JP2023008566A - 半導体装置及び電力変換装置 - Google Patents

Abstract

【課題】セルピッチの縮小とチャネル抵抗の増大の抑制とを両立可能な技術を提供することを目的とする。【解決手段】半導体装置は、半導体層と、ソース領域と、ボディ領域と、ゲート配線とを備える。ソース領域は、平面視においてゲート配線に沿って延設され、ボディ領域は、平面視において、ソース領域のゲート配線と逆側の部分と接し、かつ、ゲート配線に沿って蛇行して設けられ、ソース領域及びボディ領域を露出するコンタクトホールが、平面視においてゲート配線に沿って延設されている。【選択図】図１

Description

本開示は、半導体装置及び電力変換装置に関する。

電力半導体装置の一種であるプレーナーゲート型の縦型炭化珪素半導体装置の平面視の構造として、四角のセルが並んだ構造（以下格子構造）と、ゲート電極などのゲート配線がストライプ状に並んだ構造（以下ストライプ構造）との２種類が提案されている。

このうち、ストライプ構造について様々な構造が提案されている。例えば、ソース領域及びボディ領域が、ゲート配線の延設方向と直交する方向に交互に並べられた構成が提案されている（例えば特許文献１）。また例えば、ソース領域及びボディ領域が、ゲート配線の延設方向と同じ方向に交互に並べられ、かつ、それら領域を露出するコンタクトホールがゲート配線の延設方向と同じ方向に延設された構成が提案されている（例えば特許文献２）。

特開２０１６－５２８９５５号公報 特開２０１２－２３２９１号公報

しかしながら特許文献１の技術のように、ソース領域及びボディ領域が、ゲート配線の延設方向と直交する方向に交互に並べられた構成では、コンタクトホール及びボディ領域のマスクずれ許容範囲が小さく、レジスト幅のマージンが少ない。このため、そのような構成では、セルピッチを十分に縮小できないという問題がある。

一方、特許文献２の技術のように、ソース領域及びボディ領域が、ゲート配線の延設方向と同じ方向に交互に並べられた構成では、ゲート配線とソース領域とが近接する領域が小さいので、チャネル抵抗が増大するという問題がある。

そこで、本開示は、上記のような問題点に鑑みてなされたものであり、セルピッチの縮小とチャネル抵抗の増大の抑制とを両立可能な技術を提供することを目的とする。

本開示に係る半導体装置は、半導体層と、半導体層に選択的に設けられた第１導電型のソース領域及び第２導電型のボディ領域と、平面視において半導体層に延設されたゲート配線とを備え、ソース領域は、平面視においてゲート配線に沿って延設され、ボディ領域は、平面視において、ソース領域のゲート配線と逆側の部分と接し、かつ、ゲート配線に沿って蛇行して設けられ、ソース領域及びボディ領域を露出するコンタクトホールが、平面視においてゲート配線に沿って延設されている。

本開示によれば、ボディ領域は、平面視において、ソース領域のゲート配線と逆側の部分と接し、かつ、ゲート配線に沿って蛇行して設けられ、ソース領域及びボディ領域を露出するコンタクトホールが、平面視においてゲート配線に沿って延設されている。このような構成によれば、セルピッチの縮小とチャネル抵抗の増大の抑制とを両立することができる。

実施の形態１に係る半導体装置の構成を模式的に示す平面図である。 実施の形態１に係る半導体装置の構成を模式的に示す斜視図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１の変形例１に係る半導体装置の構成を模式的に示す平面図である。 実施の形態２に係る電力変換装置図の構成を示す模式図である。

以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置及び方向は、実際の実施時の位置及び方向とは必ず一致しなくてもよい。また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。また、以下では第１導電型がｎ型であり、第２導電型がｐ型であるとして説明するが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。

＜実施の形態１＞
以下、本実施の形態１に係る半導体装置は、電力半導体装置の一種であり、炭化珪素（ＳｉＣ）からなるプレーナーゲート型の縦型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）であるものとして説明する。

図１は、本実施の形態１に係る半導体装置１００の構成を模式的に示す平面図である。図２は、その構成を模式的に示す斜視図であり、図２のｘ方向は図１のＡ－Ａ線の延設方向に対応している。図３は、本実施の形態１に係る半導体装置１００のセル内部及びセル外周部の構成を示す断面図であり、図３の左側の図に示される構成は、図１のＡ－Ａ線に沿った断面の構成に対応している。なお、図３の左側の図のセル内部は、半導体装置１００の活性領域に相当し、図３の右側の図のセル外周部は、半導体装置１００の終端領域に相当する。

まず、本実施の形態１に係る半導体装置１００の概略について説明する。図１に示すように半導体装置１００は、ｎ^＋型の拡散層であるソース領域３４と、ｐ^＋型の拡散層であるボディ領域５１と、ゲート電極を含むゲート配線３６とを備える。

また、半導体装置１００は半導体層を備える。本実施の形態１に係る半導体層は、図３に示すように、ｎ^＋型の炭化珪素半導体基板３１と、ｎ^－型の炭化珪素エピタキシャル層であるドリフト層３２と、ｐ型の拡散層であるベース領域３３とを含む。なお、半導体層は、これに限ったものではない。ベース領域３３は、ドリフト層３２の上部に選択的に設けられ、ソース領域３４及びボディ領域５１は、ベース領域３３の上部に選択的に設けられている。

図１に示すように、ゲート領域のゲート配線３６は、平面視において半導体層に延設されている。本実施の形態１では、図２及び図３に示すように、ゲート配線３６は、プレーナーゲート構造を有しており、ゲート配線３６は、半導体層のドリフト層３２上にゲート絶縁膜３５を介して設けられている。

図１に示すように、ソース領域３４は、平面視においてゲート配線３６に沿って延設されており、ゲート配線３６の延設方向と同じ方向に延設されている。

ボディ領域５１は、平面視においてソース領域３４のゲート配線３６と逆側の部分と接して設けられており、ボディ領域５１の両側のそれぞれはソース領域３４と接している。ボディ領域５１は、平面視においてゲート配線３６に沿って蛇行しており、ゲート配線３６側に突出する第１突出部分５１ａと、ゲート配線３６と逆側に突出する第２突出部分５１ｂとを有している。なお、ボディ領域５１形成時のレジストと、ソース領域３４形成時のレジストとは多少ずれてもよく、そのずれによって、ゲート配線３６側に突出する第１突出部分５１ａが、ソース領域３４のゲート配線３６側の端部まで達していてもよい。

図２及び図３に示されるように、層間絶縁膜３９はゲート配線３６を覆う。ゲート絶縁膜３５及び層間絶縁膜３９のコンタクトホール３８は、図２及び図３に示すように、ソース領域３４及びボディ領域５１を露出しており、図１に示すように、平面視においてゲート配線３６に沿って延設されている。

本実施の形態１に係るコンタクトホール３８は、図１に示すように平面視において、第１突出部分５１ａのゲート配線３６と逆側の端５１ｃと、第２突出部分５１ｂのゲート配線３６側の端５１ｄとの間に位置する。コンタクトホール３８は、端５１ｃ，５１ｄと接触しなくてもよいし、ボディ領域５１形成時のレジストと、コンタクトホール３８形成時のレジストとのずれによって、端５１ｃ，５１ｄと接触してもよい。

図３に示すように、ソース電極３７は、ゲート絶縁膜３５及び層間絶縁膜３９のコンタクトホール３８から露出されたソース領域３４及びボディ領域５１と接続される。

ここで、以上のようなプレーナーゲート型の縦型ＭＯＳＦＥＴでは、ゲート配線３６のトレンチが設けられないため、トレンチ形成時のエッチングによるダメージがない半導体層の面に、ゲート絶縁膜３５が成膜される。このため、プレーナーゲート型の縦型ＭＯＳＦＥＴは、トレンチゲート型の縦型ＭＯＳＦＥＴに比べて、特性の劣化及び歩留まり低下が生じにくく、製造が容易であり、製造コストを削減できる。しかしながらプレーナーゲート型の縦型ＭＯＳＦＥＴでは、ゲート配線３６の幅が比較的大きく、セルピッチが比較的大きくなってしまい、オン抵抗が比較的高くなってしまう。

これに対して、本実施の形態１に係る半導体装置１００によれば、ボディ領域５１は、ゲート配線３６に沿って蛇行して設けられ、ソース領域３４及びボディ領域５１を露出するコンタクトホール３８は、平面視においてゲート配線３６に沿って延設されている。このような構成によれば、マスクずれ許容範囲が大きく、必要なレジスト幅のマージンを大きくすることができる。このため、セルピッチを縮小しても、ソース領域３４及びボディ領域５１のうちコンタクトホール３８から露出されたコンタクト領域とソース電極３７との間のコンタクトを十分に取ることができる。また、ソース領域３４及びボディ領域５１が、ゲート配線３６の延設方向と同じ方向に１つずつ交互に並べられた構成よりも、ゲート配線３６とソース領域３４とが近接する領域を大きくすることができるので、チャネル抵抗の増大を抑制することができる。

＜製造方法＞
図３に示すように、半導体装置１００は、上述した構成要素に加えて、ゲート絶縁膜３５と、ソース電極３７と、層間絶縁膜３９と、配線電極４０と、絶縁膜４３と、ドレイン電極である裏面電極４４と、表面メッキ４５とを備える。半導体装置１００の構成要素の詳細な説明は、半導体装置１００の製造方法の説明と重複する部分があるため、以下では、図３の半導体装置１００を形成する製造方法を図４～図１３に沿って説明しながら、半導体装置１００の構成要素の詳細を適宜説明する。

まず、炭化珪素半導体基板３１を準備する。炭化珪素半導体基板３１は、４Ｈのポリタイプを有する低抵抗のｎ^＋型の基板である。炭化珪素半導体基板３１は、第１主面である表面と、第１主面と逆側の第２主面である裏面とを有し、表面は、例えば面方位が（０００１）面であるカーボン面を有している。

図４に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法によって、炭化珪素半導体基板３１の表面上にｎ^－型の炭化珪素エピタキシャル層３２ａをエピタキシャル成長によって形成する。炭化珪素半導体基板３１の厚みは、例えば５０～１０００μｍであり、炭化珪素エピタキシャル層３２ａのｎ型不純物濃度は、例えば１×１０^１５ｃｍ^－３～１×１０^１７ｃｍ^－３であり、炭化珪素エピタキシャル層３２ａの厚みは、例えば５～５０μｍである。

図５に示すように、炭化珪素エピタキシャル層３２ａの表面にマスク４１を形成し、マスク４１を用いて、炭化珪素エピタキシャル層３２ａにｐ型不純物であるアルミニウム（Ａｌ）を選択的にイオン注入する。このときのＡｌのイオン注入の深さは、例えば０．５～３μｍ程度であり、炭化珪素エピタキシャル層３２ａの厚さを超えないようにする。イオン注入されるＡｌの不純物濃度は、炭化珪素エピタキシャル層３２ａのｎ型不純物濃度より多いものとする。炭化珪素エピタキシャル層３２ａのうち、このようにＡｌがイオン注入されたｐ型の領域は、ベース領域３３となる。

図６に示すようにマスク４１の除去後、炭化珪素エピタキシャル層３２ａの表面にマスク４２を形成し、マスク４２を用いて、セル内部のベース領域３３の表面にｎ型不純物である窒素（Ｎ）を選択的にイオン注入する。このときのＮのイオン注入の深さは、ベース領域３３の厚さより浅くする。イオン注入されるＮの不純物濃度は、ベース領域３３のｐ型不純物濃度より多いものとする。炭化珪素エピタキシャル層３２ａのうち、このようにＮが注入されたｎ^＋型の領域は、ソース領域３４となる。

図７に示すようにマスク４２の除去後、炭化珪素エピタキシャル層３２ａの表面にマスク５０を形成し、マスク５０を用いて、セル内部のソース領域３４の表面にｐ型不純物であるＡｌを選択的にイオン注入する。このときのＡｌのイオン注入深さはベース領域３３の厚さより浅く、ソース領域３４の厚さより深くする。イオン注入されるＡｌ不純物濃度は、ソース領域３４のうちマスク５０から露出された表面からベース領域３３までの部分がｐ型の領域となるように調整される。炭化珪素エピタキシャル層３２ａのうち、このようにＡｌが注入されたｐ^＋型の領域は、ボディ領域５１となる。このボディ領域５１は、上述したように平面視（図１参照）においてソース領域３４と接して蛇行するように設けられる。

以上により、半導体層であるｎ^－型の炭化珪素エピタキシャル層３２ａの上部に、ｐ型のベース領域３３と、ｎ^＋型のソース領域３４と、ｐ^＋型のボディ領域５１とが選択的に形成される。炭化珪素エピタキシャル層３２ａのうち、ベース領域３３、ソース領域３４及びボディ領域５１以外の部分は、ドリフト層３２として機能する。

次に、図８に示すようにマスク５０の除去後、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００～１９００℃の温度で、３０秒～１時間のアニールを行い、これまでにイオン注入されたｎ型不純物及びｐ型不純物を活性化させる。

また図８に示すように、例えば、絶縁膜の成膜後、ドライエッチングを用いて、絶縁膜のパターニングを行うことにより、セル内部の表面の絶縁膜を除去し、セル外周部の表面の絶縁膜を選択的に除去することによって、第１絶縁膜３９ａを形成する。第１絶縁膜３９ａは、セル外周部においてドリフト層３２及びベース領域３３上に設けられる。なお、第１絶縁膜３９ａは、図３の層間絶縁膜３９の一部となる。第１絶縁膜３９ａの材料には、例えばＢＰＳＧ、ＰＳＧ、ＴＥＯＳ等が用いられる。第１絶縁膜３９ａは、炭化珪素半導体基板３１の裏面側にも成膜される。

次に図９に示すように、第１絶縁膜３９ａから露出された炭化珪素エピタキシャル層３２ａの表面に、例えば熱酸化法によってゲート絶縁膜３５を形成する。ゲート絶縁膜３５の厚さは、例えば約３０～７０ｎｍである。

次に図１０に示すように、ゲート絶縁膜３５及び第１絶縁膜３９ａ上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、当該多結晶珪素膜をパターニングすることによりゲート配線３６を形成する。ゲート配線３６は、セル内部のベース領域３３及びドリフト層３２を挟む二つのソース領域３４の間の部分上に、ゲート絶縁膜３５を介して設けられている。

次に、ゲート配線３６上などに第２絶縁膜をＣＶＤ法により成膜することによって、図１１に示すように、ゲート配線３６を覆い、第１絶縁膜３９ａと第２絶縁膜とを含む第３絶縁膜３９ｂが形成される。第２絶縁膜の材料には、例えばＢＰＳＧ、ＰＳＧ、ＴＥＯＳ等が用いられる。第２絶縁膜は、炭化珪素半導体基板３１の裏面側にも成膜されるため、第３絶縁膜３９ｂも、炭化珪素半導体基板３１の裏面側に成膜される。

次に図１２に示すように、例えばドライエッチングを用いて、ゲート絶縁膜３５及び第３絶縁膜３９ｂのパターニングを行う。これにより、セル内部の表面にて、コンタクトホール３８を有するゲート絶縁膜３５及び層間絶縁膜３９が形成される。また、炭化珪素半導体基板３１の裏面に成膜された多結晶珪素膜、及び、第３絶縁膜３９ｂなどを、ウェットエッチまたはドライエッチで除去する。

この図１２の工程のエッチングによって形成されるコンタクトホール３８は、ソース領域３４及びボディ領域５１のうちソース電極３７と接続されるコンタクト領域を露出し、図１などを用いて説明したように、平面視においてゲート配線３６に沿って延設される。

次に図１３に示すように、コンタクト領域の表面に、熱処理及び薬品処理などにより、ソース電極３７として、ニッケル（Ｎｉ）金属膜またはそのシリサイド膜を成膜する。ここでは、ソース電極３７の材料がＮｉである例を挙げて説明したが、ソース電極３７の材料は、低抵抗な他の金属であってもよい。

また図１３に示すように、セル外周部の表面にて、ゲート配線３６の一部を露出するコンタクトホール３９ｃを層間絶縁膜３９に形成する。

また図１３に示すように、ソース電極３７及び層間絶縁膜３９上に、配線電極４０をパターニングして形成する。配線電極の材料は、例えば、アルミニウムなどである。図１３の例では、配線電極４０は、セル外周部のコンタクトホール３９ｃを介してゲート配線３６と接続されるが、ゲート配線３６と離間されてもよい。

次に図３に示すように、耐圧を維持するために、セル外周部において配線電極４０を覆うポリイミドなどからなる絶縁膜４３を堆積する。

また図３に示すように、炭化珪素半導体基板３１の裏面上に裏面電極４４を形成する。本実施の形態１では、裏面電極４４は、チタンシリサイド（ＴｉＳｉ）層４４ａと、チタニウム（Ｔｉ）層４４ｂと、金（Ａｕ）層４４ｃとを含む。ＴｉＳｉ層４４ａは、炭化珪素半導体基板３１の裏面上に厚さが１００～３０００Åであるチタニウム（Ｔｉ）の金属膜を堆積し、当該金属膜にレーザーアニールを行うことで形成される。Ｔｉ層４４ｂの厚さは、例えば５０００～３００００Åである。Ａｕ層４４ｃの厚さは、例えば５０～５０００Åである。

また図３に示すように、メッキ処理を行うことによって、セル内部において配線電極４０を覆う表面メッキ４５を形成する。本実施の形態１では、表面メッキ４５は、Ｎｉ－Ｐからなる無電解ニッケル４５ａと、金（Ａｕ）層４５ｂとを含む。

以上により、図３に示す半導体装置１００が完成する。以上のように構成された半導体装置１００は、ゲート配線３６に閾値電圧が印加されると、ゲート配線３６と近接するソース領域３４に隣接するベース領域３３のうち、ゲート配線３６と近接する部分にチャネルが形成される。

＜実施の形態１のまとめ＞
本実施の形態１と異なり、ソース領域及びボディ領域が、ゲート配線の延設方向と直交する方向に交互に並べられた構成では、コンタクトホール及びボディ領域がそれぞれボディ領域の端及びソース領域の端と接触すると半導体装置として正常に動作しない。このため、そのような構成では、マスクずれ許容範囲が小さく、必要なレジスト幅のマージンが少ないため、セルピッチを十分に縮小できない。

これに対して本実施の形態１に係る半導体装置１００によれば、ボディ領域５１は、ゲート配線３６に沿って蛇行して設けられ、ソース領域３４及びボディ領域５１を露出するコンタクトホール３８は、平面視においてゲート配線３６に沿って延設されている。このため、コンタクトホール３８及びボディ領域５１のマスクずれ許容範囲を大きくすることができるので、セルピッチを縮小しても半導体装置１００の機能を維持することができる。また、ソース領域３４及びボディ領域５１が、ゲート配線３６の延設方向と同じ方向に１つずつ交互に並べられた構成よりも、ゲート配線３６とソース領域３４とが近接する領域を大きくすることができ、その結果としてチャネル領域を大きくすることができる。このため、チャネル抵抗の増大を抑制することができる。

また本実施の形態１によれば、コンタクトホール３８は、平面視において、第１突出部分５１ａのゲート配線３６と逆側の端５１ｃと、第２突出部分５１ｂのゲート配線３６側の端５１ｄとの間に位置する。このような構成によれば、コンタクトホール３８及びボディ領域５１のマスクずれによるチャネル抵抗の変化を抑制することができるので、半導体装置１００の信頼性を高めることができる。

＜変形例１＞
実施の形態１では、図１のように、ボディ領域５１は、直線の屈曲によって蛇行していたが、これに限ったものではない。例えば、図１４のように、ボディ領域５１は、曲線状の丸いコーナー部分を有することによって蛇行してもよい。

＜変形例２＞
実施の形態１では、半導体装置が、プレーナーゲート型の縦型ＭＯＳＦＥＴであり、ゲート配線３６が、プレーナーゲート構造を有していたが、これに限ったものではない。例えば、半導体装置が、トレンチゲート型の縦型ＭＯＳＦＥＴまたはＩＧＢＴ（Insulated Gate Bipolar Transistor）であり、ゲート配線３６が、トレンチゲート構造を有してもよい。このような構成によれば、半導体層がトレンチ形成時のエッチングによりダメージを受けるため、特性の劣化及び歩留まり低下が多少生じやすいが、セルピッチを小さくすることができる。

＜変形例３＞
実施の形態１では、半導体層は、炭化珪素を含んだが、これに限ったものではない。例えば、半導体層は、炭化珪素ではなく珪素を含んでもよいし、炭化珪素以外のワイドバンドギャップ半導体（例えば窒化ガリウム、ダイヤモンドなど）を含んでもよい。これらの場合であっても、上述した効果を得ることができる。特に、炭化珪素からなる半導体層の製造プロセスは、珪素からなる半導体層の製造プロセスよりも加工難易度が高いため、上述した効果は有効である。

＜実施の形態２＞
本実施の形態２は、上述した実施の形態１に係る半導体装置を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態２として、三相のインバータに本開示を適用した場合について説明する。

図１５は、本実施の形態２に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。

図１５に示す電力変換システムは、電源１０１、電力変換装置２００、負荷３００から構成される。電源１０１は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１０１は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１０１を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

電力変換装置２００は、電源１０１と負荷３００の間に接続された三相のインバータであり、電源１０１から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１５に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。

駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。

負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。

以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０１から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態２に係る主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１のいずれかに係る半導体装置の製造方法で製造された半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。

駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より大きい電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より小さい電圧信号（オフ信号）となる。

制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。

本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１に係る半導体装置を適用するため、サイズが低減され、かつ、信頼性が高められた電力変換装置を実現することができる。

本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。

また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。

３１ 炭化珪素半導体基板、３２ ドリフト層、３３ ベース領域、３４ ソース領域、３６ ゲート配線、３８ コンタクトホール、５１ ボディ領域、５１ａ 第１突出部分、５１ｂ 第２突出部分、５１ｃ，５１ｄ 端、１００ 半導体装置、２０１ 主変換回路、２０２ 駆動回路、２０３ 制御回路。

Claims (5)

1. 半導体層と、
   前記半導体層に選択的に設けられた第１導電型のソース領域及び第２導電型のボディ領域と、
   平面視において前記半導体層に延設されたゲート配線と
   を備え、
   前記ソース領域は、平面視において前記ゲート配線に沿って延設され、
   前記ボディ領域は、平面視において、前記ソース領域の前記ゲート配線と逆側の部分と接し、かつ、前記ゲート配線に沿って蛇行して設けられ、
   前記ソース領域及び前記ボディ領域を露出するコンタクトホールが、平面視において前記ゲート配線に沿って延設されている、半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記ボディ領域は、平面視において、前記ゲート配線側に突出する第１突出部分と、前記ゲート配線と逆側に突出する第２突出部分とを有し、
   前記コンタクトホールは、平面視において、前記第１突出部分の前記ゲート配線と逆側の端と、前記第２突出部分の前記ゲート配線側の端との間に位置する、半導体装置。
3. 請求項１または請求項２に記載の半導体装置であって、
   前記ゲート配線は、プレーナーゲート構造を有する、半導体装置。
4. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
   前記半導体層は、ワイドバンドギャップ半導体を含む、半導体装置。
5. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
   前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
   前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と
   を備える、電力変換装置。

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