KR102644806B1 - 반도체 장치 제조 방법 - Google Patents
반도체 장치 제조 방법 Download PDFInfo
- Publication number
- KR102644806B1 KR102644806B1 KR1020180030472A KR20180030472A KR102644806B1 KR 102644806 B1 KR102644806 B1 KR 102644806B1 KR 1020180030472 A KR1020180030472 A KR 1020180030472A KR 20180030472 A KR20180030472 A KR 20180030472A KR 102644806 B1 KR102644806 B1 KR 102644806B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- barrier film
- metal
- pattern
- barrier
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 135
- 230000004888 barrier function Effects 0.000 claims abstract description 102
- 229910052751 metal Inorganic materials 0.000 claims abstract description 90
- 239000002184 metal Substances 0.000 claims abstract description 90
- 238000010438 heat treatment Methods 0.000 claims abstract description 39
- 239000010937 tungsten Substances 0.000 claims abstract description 18
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 18
- 238000005137 deposition process Methods 0.000 claims abstract description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 16
- 238000011065 in-situ storage Methods 0.000 claims abstract description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000002243 precursor Substances 0.000 claims abstract description 14
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 239000007789 gas Substances 0.000 claims abstract description 12
- 125000002524 organometallic group Chemical group 0.000 claims abstract description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 7
- 238000007669 thermal treatment Methods 0.000 claims abstract 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 9
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 7
- 238000000231 atomic layer deposition Methods 0.000 claims description 7
- 239000000460 chlorine Substances 0.000 claims description 7
- 229910052801 chlorine Inorganic materials 0.000 claims description 7
- 229910052731 fluorine Inorganic materials 0.000 claims description 7
- 239000011737 fluorine Substances 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 claims description 5
- 230000006911 nucleation Effects 0.000 claims description 5
- 238000010899 nucleation Methods 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 229910001930 tungsten oxide Inorganic materials 0.000 claims description 5
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 description 61
- 239000010410 layer Substances 0.000 description 42
- 238000001816 cooling Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 장치 제조 방법에서, 유기금속 전구체를 사용하는 증착 공정을 통해 티타늄 질화물을 포함하는 배리어 막을 형성하고, 질소를 포함하는 가스 분위기 하에서 상기 배리어 막에 급속 열처리 공정(RTP)을 수행하고, 상기 배리어 막 상에 텅스텐을 함유하는 금속막을 형성할 수 있다. 이때, 상기 배리어 막 형성, 상기 급속 열처리 공정, 및 상기 금속막 형성은 모두 동일 공정 설비 내에서 인-시튜로 수행될 수 있다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것이다. 보다 자세하게, 본 발명은 금속을 포함하는 배선을 구비하는 반도체 장치의 제조 방법에 관한 것이다.
게이트 전극 혹은 콘택 플러그는 저항이 낮은 텅스텐을 포함하는 금속막으로 형성될 수 있으며, 절연막과의 접착력 향상을 위해 배리어 막이 추가로 형성될 수 있다. 소자의 미세화에 따라 상기 배리어 막에 의한 저항 증가 문제가 발생할 수 있으며, 상기 배리어 막 형성을 위해 사용되는 전구체가 염소 혹은 불소를 포함하는 경우, 이들이 잔류하여 저항을 증가시킬 수 있다.
본 발명의 과제는 우수한 특성을 갖는 반도체 장치 제조 방법을 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 유기금속 전구체를 사용하는 증착 공정을 통해 티타늄 산화물을 포함하는 배리어 막을 형성하고, 질소를 포함하는 가스 분위기 하에서 상기 배리어 막에 급속 열처리 공정(RTP)을 수행하고, 상기 배리어 막 상에 텅스텐을 함유하는 금속막을 형성할 수 있다. 이때, 상기 배리어 막 형성, 상기 급속 열처리 공정, 및 상기 금속막 형성은 모두 동일 공정 설비 내에서 인-시튜로 수행될 수 있다.
상기한 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치 제조 방법에서, 유기금속 전구체를 사용하는 증착 공정을 통해 텅스텐 산화물을 포함하는 배리어 막을 형성하고, 수소 가스 분위기 하에서 상기 배리어 막에 급속 열처리 공정(RTP)을 수행하고, 상기 배리어 막 상에 텅스텐을 함유하는 금속막을 형성할 수 있다. 이때, 상기 배리어 막 형성, 상기 급속 열처리 공정, 및 상기 금속막 형성은 모두 동일 공정 설비 내에서 인-시튜로 수행될 수 있다.
상기한 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치 제조 방법에서, 염소 및 불소를 포함하지 않는 유기금속 전구체를 사용하는 유기금속 원자층 증착(MOALD) 공정을 통해 금속 산화물을 포함하는 배리어 막을 형성하고, 질소 혹은 수소를 포함하는 가스 분위기 하에서 상기 배리어 막에 급속 열처리 공정(RTP)을 수행하여 상기 배리어 막의 저항을 감소시키고, 상기 배리어 막 상에 핵 형성 막 및 벌크 텅스텐 막을 순차적으로 적층하여 금속막을 형성할 수 있다. 이때, 상기 배리어 막 형성, 상기 급속 열처리 공정, 및 상기 금속막 형성은 모두 동일 공정 설비 내에서 인-시튜로 수행될 수 있다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 배리어 막 및 금속막 증착 공정 및 열처리 공정이 모두 동일한 공정 설비 내에서 인-시튜로 수행되므로, 상기 배리어 막 표면이 산화되어 금속 산화막이 형성되는 현상이 감소 혹은 방지될 수 있다. 따라서, 상기 배리어 막 및 상기 금속막을 포함하는 구조물의 저항이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 증착 공정 및 열처리 공정을 인-시튜로 수행할 수 있는 공정 설비의 구성도이다.
도 2는 예시적인 실시예들에 따른 증착 공정 및 열처리 공정을 하나의 공정 설비 내에서 인-시튜로 수행하는 방법을 설명하기 위한 순서도이다.
도 3 내지 도 8은 예시적인 실시예들에 따른 게이트 구조물 형성 방법의 단계들을 설명하기 위한 단면도들이다.
도 9, 11, 15, 21 및 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 10, 12-14, 16-20, 22-24 및 26-27은 상기 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 2는 예시적인 실시예들에 따른 증착 공정 및 열처리 공정을 하나의 공정 설비 내에서 인-시튜로 수행하는 방법을 설명하기 위한 순서도이다.
도 3 내지 도 8은 예시적인 실시예들에 따른 게이트 구조물 형성 방법의 단계들을 설명하기 위한 단면도들이다.
도 9, 11, 15, 21 및 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 10, 12-14, 16-20, 22-24 및 26-27은 상기 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
[실시예]
도 1은 예시적인 실시예들에 따른 증착 공정 및 열처리 공정을 인-시튜로 수행할 수 있는 공정 설비의 구성도이다.
도 1을 참조하면, 상기 공정 설비는 로드 포트(10), 포트 선택 모듈(20), 로드 락 챔버(30), 이송 챔버(40), 공정 챔버(50), 및 냉각 챔버(60)를 포함할 수 있다.
로드 포트(10)는 기판을 수납하는 기판 수납 부재를 포함할 수 있다. 상기 기판 수납 부재는 예를 들어, 웨이퍼 카세트나 풉(FOUP)을 포함할 수 있다. 일 실시예에 있어서, 로드 포트(10)는 가공할 기판을 수용하는 제1 포트(12), 및 가공이 완료된 기판을 수용하는 제2 포트(14)를 포함할 수 있다.
포트 선택 모듈(20)은 로드 포트(10)로부터 가공할 기판을 추출하고 가공이 완료된 기판을 로드 락 챔버(30)로부터 수납할 수 있다. 즉, 포트 선택 모듈(20)은 제1 포트(12)로부터 가공할 기판을 추출하여 로드 락 챔버(30)로 이송하거나, 혹은 가공이 완료된 기판을 로드 락 챔버(30)로부터 전달받아 제2 포트(14)로 이송할 수 있다.
포트 선택 모듈(20)은 하우징(22) 및 그 내부에 배치된 이송 수단(28)을 포함할 수 있다. 하우징(22)은 로드 포트(10) 및 로드 락 챔버(30) 사이에 배치될 수 있으며, 이송 수단(28)은 하우징(22) 내에서 일 방향으로 연장되는 가이드 레일(24), 및 가이드 레일(24)에 탑재되어 선형 이동을 하여 제1 포트(12) 또는 제2 포트(14)와 나란하게 정렬되는 로봇 암(26)을 포함할 수 있다.
로봇 암(26)은 회전할 수 있으며, 이에 따라 제1 포트(12)로부터 추출된 기판은 로봇 암(26)의 180˚ 회전에 의해 로드 락 챔버(30)로 이송될 수 있고, 로드 락 챔버(30)로부터 추출된 기판은 로봇 암(26)의 180˚ 회전에 의해 제2 포트(14)로 이송될 수 있다.
로드 락 챔버(30)는 포트 선택 모듈(20)과 이송 챔버(40) 사이에 배치되어, 기판을 이송하기 위한 인터페이스로 사용될 수 있다. 로드 락 챔버(30)는 가공할 기판을 포트 선택 모듈(20)로부터 이송 챔버(40)로 공급하는 제1 로드 락 챔버(32), 및 가공이 완료된 기판을 이송 챔버(40)로부터 포트 선택 모듈(20)로 배출하는 제2 로드 락 챔버(34)를 포함할 수 있다.
공정 챔버(50)는 복수의 챔버들을 포함할 수 있다. 예를 들어, 공정 챔버(50)는 제1 내지 제3 공정 챔버들(52, 54, 56)을 포함할 수 있으나, 본 발명이 개념은 반드시 이에 한정되지는 않는다. 일 실시예에 있어서, 제1 공정 챔버(52)는 배리어 막을 형성하기 위한 증착 챔버로 사용될 수 있고, 제2 공정 챔버(54)는 열처리 공정을 수행하기 위한 가열 챔버로 사용될 수 있으며, 제3 공정 챔버(56)는 금속막을 형성하기 위한 증착 챔버로 사용될 수 있다.
이송 챔버(40)는 로드 락 챔버(30)와 공정 챔버(50) 사이, 혹은 제1 내지 제3 공정 챔버들(52, 54, 56) 사이에서 기판을 이송할 수 있다. 이송 챔버(40)는 하우징, 및 상기 하우징의 내에서 배치되어 기판을 이송하는 기판 이송수단을 포함할 수 있다. 이에 따라, 이송 챔버(40)는 가공할 기판을 로드 락 챔버(30)로부터 공정 챔버(50)로 이송하고, 가공이 완료된 기판을 공정 챔버(50)로부터 로드 락 챔버(30)로 이송할 수 있으며, 각 제1 내지 제3 공정 챔버들(52, 54, 56) 사이에서 기판을 서로 교환할 수 있다. 일 실시예에 있어서, 이송 챔버(40)는 제1 및 제2 이송 챔버들(42, 44)을 포함할 수 있다.
냉각 챔버(60)는 열처리 공정에 따라 상승한 막 구조물의 온도를 낮출 수 있다. 일 실시예에 있어서, 냉각 챔버(60)는 제1 및 제2 이송 챔버들(42, 44) 사이에 배치될 수 있으며, 제1 및 제2 냉각 챔버들(62, 64)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 공정 설비에 포함된 이송 챔버(40), 공정 챔버(50), 및 냉각 챔버(60)는 각각 예를 들어, 10-8 Torr 이상의 고진공 상태를 유지할 수 있다. 이에 따라, 기판 상에 배리어 막 혹은 금속막을 증착하는 증착 공정, 상기 기판에 대한 열처리 공정, 및 상기 기판에 대한 냉각 공정을 수행하는 기간과, 상기 공정들의 사이 기간에서 상기 기판은 고진공 상태를 유지할 수 있으며, 이에 따라 상기 기판 상에 형성된 각종 막들의 표면이 산소에 의해 산화되는 현상이 감소 혹은 방지될 수 있다.
도 2는 예시적인 실시예들에 따른 증착 공정 및 열처리 공정을 하나의 공정 설비 내에서 인-시튜로 수행하는 방법을 설명하기 위한 순서도이다.
도 1 및 2를 함께 참조하면, 제1 단계(S1)에서, 예를 들어, 10-8 Torr 이상의 고진공 상태가 유지되는 제1 공정 챔버(52) 내에서 기판 상에 배리어 막을 형성할 수 있다.
구체적으로, 제1 포트(12)에 수용된 상기 기판이 포트 선택 모듈(20)에 의해 추출되어 제1 로드 락 챔버(32)로 공급될 수 있으며, 상기 기판은 제1 및 제2 이송 챔버들(42, 44)를 통해 제1 공정 챔버(52)로 이송될 수 있다. 일 실시예에 있어서, 상기 기판은 제1 이송 챔버(42)로부터 제2 이송 챔버(44)로 이송될 때, 제1 냉각 챔버(62)를 통과할 수 있다.
예시적인 실시예들에 있어서, 상기 배리어 막은 유기금속 전구체를 사용하는 유기금속 원자층 증착(Metal Organic Atomic Layer Deposition: MOALD) 공정 혹은 유기금속 화학 기상 증착(Metal Organic Chemical Vapor Deposition: MOCVD) 공정에 의해 형성될 수 있다.
제2 단계(S2)에서, 제1 공정 챔버(52) 내의 상기 기판이 제2 이송 챔버(44)를 통해 제2 공정 챔버(54)로 이송될 수 있으며, 상기 기판 상에 형성된 상기 배리어 막에 대해 열처리 공정이 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 열처리 공정은 예를 들어, 섭씨 700도 이상의 고온에서 수행되는 급속 열처리 공정(Rapid Thermal Processing: RTP)일 수 있다. 상기 열처리 공정을 수행함에 따라, 상기 배리어 막에 포함된 불순물이 감소 혹은 제거될 수 있으며, 또한 상기 배리어 막의 밀도가 증가할 수 있다.
예시적인 실시예들에 있어서, 제2 이송 챔버(44) 및 제2 공정 챔버(54)는 제1 공정 챔버(52)와 같이, 예를 들어, 10-8 Torr 이상의 고진공 상태가 유지될 수 있다. 이에 따라, 상기 기판 상에 상기 배리어 막을 형성한 후, 상기 열처리 공정을 수행하기 이전 및 이를 수행하는 동안에도, 상기 기판은 예를 들어, 10-8 Torr 이상의 고진공 하에 계속 머무를 수 있다. 그 결과, 산소 공급에 의한 상기 배리어 막 표면의 산화 현상이 감소 혹은 방지될 수 있다.
제3 단계(S3)에서, 제2 공정 챔버(54) 내의 상기 기판이 제2 이송 챔버(44)를 통해 제2 냉각 챔버(64)로 이송되어 냉각될 수 있으며, 이후 제1 이송 챔버(42)를 통해 제3 공정 챔버(56)로 이송되어, 상기 배리어 막 상에 금속막이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 금속막은 유기금속 전구체를 사용하는 유기금속 화학 기상 증착(MOCVD) 공정 혹은 유기금속 원자층 증착(MOALD) 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 공정 챔버(56) 역시 예를 들어, 10-8 Torr 이상의 고진공 상태가 유지될 수 있으며, 이에 따라 상기 냉각 공정 및 상기 금속막 형성 공정을 수행하는 동안과, 상기 공정들 사이의 기간에도, 상기 기판은 예를 들어, 10-8 Torr 이상의 고진공 하에 계속 머무를 수 있다. 그 결과, 산소 공급에 의한 상기 배리어 막 표면의 산화 현상이 감소 혹은 방지될 수 있다.
전술한 바와 같이, 상기 기판 상에 상기 배리어 막을 형성하는 증착 공정, 상기 배리어 막에 대한 열처리 공정, 및 상기 배리어 막 상에 상기 금속막을 형성하는 공정은 모두 하나의 공정 설비 내에서 예를 들어, 10-8 Torr 이상의 고진공 하에서 인-시튜로 수행될 수 있으며, 또한 상기 공정들 사이에서도 상기 기판은 고진공 하에 머무를 수 있다. 이에 따라, 상기 배리어 막 표면이 산화되는 것이 감소 혹은 방지될 수 있으며, 상기 배리어 막 및 상기 금속막을 포함하는 배선 구조물의 저항이 감소될 수 있다.
또한, 상기 배리어 막 형성 이후 이에 대한 열처리 공정을 수행함으로써, 상기 배리어 막에 포함된 불순물이 감소 혹은 제거되고 밀도가 증가할 수 있으며, 이에 따라 상기 배선 구조물 저항 감소 효과가 극대화될 수 있다.
이하에서는, 증착 공정 및 열처리 공정을 하나의 공정 설비 내에서 인-시튜로 수행하는 방법에 대해 구체적인 예를 들어 설명하기로 한다.
도 3 내지 도 8은 예시적인 실시예들에 따른 게이트 구조물 형성 방법의 단계들을 설명하기 위한 단면도들이다.
도 3을 참조하면, 제1 공정 설비에 포함된 식각 챔버 내에서, 기판(100) 상부를 제거하여 트렌치(110)를 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
이후, 트렌치(110)가 형성된 기판(100)을 상기 제1 공정 설비로부터 제2 공정 설비로 이송할 수 있으며, 상기 제2 공정 설비 내의 제4 공정 챔버 내에서 증착 공정을 수행함으로써, 트렌치(110) 내벽 및 기판(100) 상면에 게이트 절연막(120)을 형성할 수 있다.
게이트 절연막(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 공정 설비는 도 1에 도시된 공정 설비와 실질적으로 동일할 수 있으며, 이에 따라 상기 제2 공정 설비 내에 배치된 공정 챔버, 전송 챔버, 및 냉각 챔버는 모두 예를 들어, 10-8 Torr 이상의 고진공 상태가 유지될 수 있다.
게이트 절연막(120)이 형성된 기판(100)을 제1 공정 챔버로 이송한 후, 게이트 절연막(120) 상에 배리어 막(130)을 컨포멀하게 형성할 수 있다.
예시적인 실시예들에 있어서, 배리어 막(130)은 유기금속 전구체를 사용하는 유기금속 원자층 증착(MOALD) 공정 혹은 유기금속 화학 기상 증착(MOCVD) 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 유기금속 전구체는 염소 및 불소를 포함하지 않을 수 있다. 이에 따라, 배리어 막(130) 형성 후 배리어 막(130) 표면에 염소나 불소가 잔류함으로써 저항이 증가되는 현상이 감소 혹은 방지될 수 있다.
일 실시예에 있어서, 상기 유기금속 전구체는 예를 들어, 테트라키스-디메틸아미도-티타늄(TDMAT)을 포함할 수 있으며, 이에 따라 배리어 막(130)은 티타늄 질화물(TiN)을 포함할 수 있다.
다른 실시예에 있어서, 상기 유기금속 전구체는 예를 들어, bis(tert-butylimido)bis(tert-butylamido)tungsten을 포함할 수 있으며, 이에 따라 배리어 막(130)은 텅스텐 질화물(WN) 혹은 텅스텐 탄질화물(WCN)을 포함할 수 있다. 이와는 달리, 배리어 막(130)은 텅스텐 산화물(WOx)(0<x≤3)을 포함하도록 형성될 수도 있다.
도 4를 참조하면, 게이트 절연막(120) 및 배리어 막(130)이 순차적으로 적층된 기판(100)을 제2 전송 챔버를 통해 제2 공정 챔버로 이송한 후, 이에 열처리 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 열처리 공정은 예를 들어, 섭씨 700도 이상의 고온에서 수행되는 급속 열처리 공정(RTP)일 수 있다.
일 실시예에 있어서, 배리어 막(130)이 티타늄 질화물을 포함하는 경우, 상기 급속 열처리 공정은 질소를 포함하는 가스, 예를 들어, 암모니아(NH3) 가스 분위기 하에서 수행될 수 있으며, 이에 따라 배리어 막(130) 표면에 잔류하는 탄소 성분이 감소하거나 제거되고 배리어 막(130)의 밀도가 증가할 수 있다.
다른 실시예에 있어서, 배리어 막(130)이 텅스텐 질화물, 텅스텐 탄질화물 혹은 텅스텐 산화물을 포함하는 경우, 상기 급속 열처리 공정은 수소 가스 분위기 하에서 수행될 수 있다. 이에 따라, 배리어 막(130)에 포함된 질소, 탄소 혹은 산소 성분이 감소하거나 제거될 수 있으며, 상기 원소들이 완전히 제거되는 경우, 배리어 막(130)은 순수한 텅스텐만을 포함할 수 있다.
도 5를 참조하면, 상기 열처리 공정 수행 후, 기판(100)을 제1 및 제2 전송 챔버들을 통해 제3 공정 챔버로 이송하고, 배리어 막(130) 상에 트렌치(110)를 채우는 금속막(140)을 형성할 수 있다.
일 실시예에 있어서, 금속막(140) 형성 이전에, 상기 열처리된 기판(100)을 제2 냉각 챔버로 이송하여 냉각시킬 수 있다.
예시적인 실시예들에 있어서, 배리어 막(130) 상에 핵 형성막(도시되지 않음)을 증착한 후, 상기 핵 형성막 상에 벌크 금속막을 증착함으로써 금속막(140)을 형성할 수 있다.
일 실시예에 있어서, 상기 핵 형성막은 실란(SiH4) 가스, 디보란(B2H6) 가스 혹은 수소 가스와 함께, 육불화텅스텐(WF6) 가스를 사용하는 화학 기상 증착 공정 혹은 원자층 증착 공정을 통해 형성될 수 있으며, 상기 벌크 금속막은 수소 가스 및 육불화텅스텐(WF6) 가스를 사용하는 화학 기상 증착 공정 혹은 원자층 증착 공정을 통해 형성될 수 있다. 이에 따라, 금속막(140)은 텅스텐을 포함하도록 형성될 수 있다.
전술한 바와 같이, 배리어 막(130) 및 금속막(140) 증착 공정 및 열처리 공정이 모두 상기 제2 공정 설비 내에서 인-시튜로 수행되므로, 상기 공정들을 수행하는 기간 및 이들 공정 사이 기간에 배리어 막(130) 및 금속막(140)이 형성된 기판(100)이 고진공 상태에 머무를 수 있으며, 이에 따라 배리어 막(130) 표면이 산화되어 금속 산화막이 형성되는 현상이 감소 혹은 방지될 수 있다. 따라서, 배리어 막(130) 및 금속막(140)을 포함하는 구조물의 저항이 감소될 수 있다.
한편, 금속막(140) 형성 이후에, 이에 대해 수소 가스 분위기에서 급속 열처리 공정을 더 수행할 수도 있으며, 이에 따라 금속막(140)에 포함된 금속, 예를 들어 텅스텐의 그레인 사이즈가 증가하여 저항이 추가적으로 감소될 수 있다.
도 6을 참조하면, 기판(100) 상면이 노출될 때까지 금속막(140), 배리어 막(130) 및 게이트 절연막(120)을 평탄화한 후, 금속막(140) 및 배리어 막(130) 상부를 제거하여 리세스(160)를 형성할 수 있다.
이에 따라, 게이트 절연막(120), 배리어 막(130) 및 금속막(140)은 각각 게이트 절연 패턴(125), 배리어 패턴(135) 및 금속 패턴(145)으로 변환될 수 있다. 이때, 게이트 절연 패턴(125)은 트렌치(110)의 내벽 상에 컨포멀하게 형성될 수 있으며, 배리어 패턴(135)은 게이트 절연 패턴(125) 상의 트렌치(110)의 하부에 컨포멀하게 형성될 수 있고, 금속 패턴(145)은 배리어 패턴(135) 상에 트렌치(110) 하부를 채우도록 형성될 수 있다.
금속 패턴(145) 및 배리어 패턴(135)은 함께 게이트 전극(155)을 형성할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 7을 참조하면, 게이트 절연 패턴(125), 배리어 패턴(135) 및 금속 패턴(145)이 형성된 기판(100)에 질소를 포함하는 가스, 예를 들어 암모니아 가스 분위기 하에서 급속 열처리 공정을 수행할 수 있다.
이에 따라, 금속막(140)의 상부가 질화되어 금속 질화막(170)이 형성될 수 있으며, 금속막(140)이 예를 들어, 텅스텐을 포함하는 경우, 금속 질화막(170)은 텅스텐 질화물을 포함할 수 있다.
도 8을 참조하면, 금속 질화막(170) 및 배리어 패턴(135) 상에 일함수 조절막(180) 및 캐핑막(190)을 순차적으로 적층하여 리세스(160)를 채울 수 있다.
예시적인 실시예들에 있어서, 일함수 조절막(180)은 도핑된 폴리실리콘을 포함할 수 있으며, 캐핑막(190)은 실리콘 질화물을 포함할 수 있다.
트렌치(110) 내에 형성된 게이트 절연 패턴(125), 배리어 패턴(135), 금속 패턴(145), 금속 질화막(170), 일함수 조절막(180) 및 캐핑막(190)은 게이트 구조물(200)을 형성할 수 있으며, 이들 중에서 배리어 패턴(135) 및 금속 패턴(145)은 게이트 전극(155)을 형성할 수 있다.
전술한 바와 같이, 게이트 구조물(200)에 포함된 게이트 전극(155)을 형성할 때, 배리어 막(130) 증착 공정, 열처리 공정, 및 금속막(140) 증착 공정이 동일 설비 내에서 인-시튜로 수행되므로, 배리어 막(130)과 금속막(140) 사이에 산화막 형성에 따른 저항 증가가 방지될 수 있다. 또한, 배리어 막(130)이 염소 및 불소를 포함하지 않는 유기금속 전구체를 사용하는 유기금속 원자층 증착 공정에 의해 형성되므로, 배리어 막(130) 표면에 염소 혹은 불소 잔류로 인한 저항 증가가 방지될 수 있다. 나아가, 배리어 막(130) 형성 이후 질소 혹은 수소를 포함하는 가스 분위기 하에서 급속 열처리 공정을 수행함으로써, 배리어 막(130)으로부터 불순물을 제거하고 밀도를 증가시켜 저항을 감소시킬 수 있다.
지금까지는 디램(Dynamic Random Access Memory: DRAM) 소자의 매립 게이트 구조물 형성 방법을 통해 본 발명의 개념을 설명하였으나, 반드시 이에 한정되지는 않는다. 즉, 배리어 막 및 금속막으로 구성되는 어떠한 구조물도 본 발명의 개념이 적용될 수 있다. 예를 들어, 디램 소자뿐만 아니라 로직 소자에서, 층간 절연막에 트렌치를 형성하고, 상기 트렌치를 채우며 배리어 막 및 금속막을 포함하도록 형성되는 콘택 플러그의 경우도 본 발명의 개념이 적용될 수 있다.
도 9, 11, 15, 21 및 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 10, 12-14, 16-20, 22-24 및 26-27은 상기 반도체 장치 제조 방법을 설명하기 위한 단면도들이다. 상기 각 단면도들은 대응하는 각 평면도들을 B-B'선, C-C'선 및 D-D'선으로 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 3 내지 도 8을 참조로 설명한 게이트 구조물 형성 방법을 디램(DRAM) 소자에 적용한 것이며, 이에 따라 상기 게이트 구조물 형성 방법에 대한 자세한 설명은 생략한다.
도 9 및 10을 참조하면, 기판(300) 상에 액티브 패턴(302)을 형성할 수 있다.
액티브 패턴(302)은 제3 방향을 따라 연장될 수 있으며, 상기 제3 방향으로 서로 이격되도록 복수 개로 형성되어 액티브 패턴 열을 정의할 수 있다. 또한, 상기 제1 액티브 패턴 열은 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 이에 따라 액티브 패턴 어레이가 정의될 수 있다.
한편, 기판(300) 상에는 소자 분리 패턴(312)이 형성될 수 있으며, 소자 분리 패턴(312) 액티브 패턴들(302) 사이에 형성될 수 있다.
도 11 및 도 12를 참조하면, 기판(300) 상에 예를 들어, 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 기판(300) 및 소자 분리 패턴(312)을 부분적으로 식각하여 제1 방향으로 연장되는 트렌치를 형성할 수 있다.
기판(300)과 소자 분리 패턴(312) 사이의 식각 선택비에 의해 상기 트렌치는 이들에서 서로 다른 깊이로 형성될 수 있다. 예시적인 실시예들에 있어서, 기판(300)의 각 액티브 패턴(302)에는 2개의 상기 트렌치들이 형성될 수 있다.
이후, 도 3 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 트렌치 내부에 게이트 구조물(400)을 형성할 수 있다.
게이트 구조물(400)은 상기 트렌치 내벽에 컨포멀하게 형성된 게이트 절연 패턴(325), 게이트 절연 패턴(325) 상의 상기 트렌치 하부에 컨포멀하게 형성된 제1 배리어 패턴(335), 제1 배리어 패턴(335) 상에 형성되어 상기 트렌치 하부를 채우는 제1 금속 패턴(345), 제1 금속 패턴(345) 상부에 형성된 금속 질화막(370), 금속 질화막(370) 및 제1 배리어 패턴(335) 상에 순차적으로 적층된 일함수 조절막(380) 및 캐핑막(390)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 게이트 구조물(400)은 상기 제1 방향을 따라 연장될 수 있으며, 제2 방향을 따라 복수 개로 형성될 수 있다.
도 3 내지 도 8을 참조로 설명한 바와 같이, 게이트 구조물(400)에 포함된 제1 금속 패턴(345) 및 제1 배리어 패턴(335)으로 구성되는 게이트 전극은 낮은 저항을 가질 수 있다.
도 13을 참조하면, 액티브 패턴(302), 소자 분리 패턴(312) 및 캐핑막(390) 상에 패드막(410) 및 제1 식각 저지막(420)을 순차적으로 형성한 후, 제1 식각 저지막(420) 상에 제1 도전막(430)을 형성한다.
패드막(410)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 제1 식각 저지막(420)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 이에 따라, 패드막(410) 및 제1 식각 저지막(420)은 서로 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다.
한편, 제1 도전막(430)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
도 14를 참조하면, 제1 도전막(430) 상에 제1 내지 제3 막들(440, 450, 460) 및 포토레지스트 패턴(470)을 순차적으로 형성한다.
제1 막(440)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 제2 막(450)은 예를 들어, 비정질 탄소막(Amorphous Carbon layer: ACL)으로 형성될 수 있으며, 제3 막(460)은 예를 들어, 실리콘 산질화물(SiON)을 포함하도록 형성될 수 있다.
도 15 및 16을 참조하면, 포토레지스트 패턴(470)을 식각 마스크로 사용하여 제1 내지 제3 막들(440, 450, 460)을 순차적으로 패터닝하고, 상기 패터닝 공정에 의해 형성된 제3 막 패턴(465)을 식각 마스크로 사용하여 제1 도전막(430), 제1 식각 저지막(420), 패드막(410) 및 기판(300) 상부를 부분적으로 식각함으로써, 복수 개의 리세스들(480)을 형성할 수 있다.
예시적인 실시예들에 있어서, 리세스들(480)은 각 액티브 패턴들(302) 상부에 형성될 수 있으며, 이에 따라 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
상기 식각 공정을 수행함에 따라, 기판(300) 상에는 패드 패턴(415), 제1 식각 저지 패턴(425) 및 제1 도전 패턴(435)이 형성될 수 있으며, 상기 식각 공정 시, 캐핑막(390) 및 소자 분리 패턴(312)의 일부가 함께 제거될 수 있다.
도 17 및 도 18을 참조하면, 각 리세스들(480)을 채우는 제2 도전 패턴(490)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전 패턴(490)은 액티브 패턴(302), 캐핑막(390), 소자 분리 패턴(312) 및 제3 막 패턴(445) 상에 리세스(480)를 충분히 채우는 제2 도전막을 형성한 후, 상기 제2 도전막 상부를 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 각 제2 도전 패턴들(490)은 제1 도전 패턴(435)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
제2 도전 패턴들(490)은 서로 고립된 형상을 갖도록 상기 제1 및 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 도전막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 제3 막 패턴(445)을 제거할 수 있다.
도 19를 참조하면, 제1 및 제2 도전 패턴들(435, 490) 상에 제3 도전막(500)을 형성할 수 있으며, 이에 따라 제3 도전막(500)은 제2 도전 패턴(490)의 상면을 커버할 수 있다.
예시적인 실시예들에 있어서, 제3 도전막(500)은 제1 및 제2 도전 패턴들(435, 490)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다. 즉, 제3 도전막(500)은 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있으며, 이에 따라, 제3 도전막(500)은 제1 및 제2 도전 패턴들(435, 490)과 병합될 수도 있다.
도 20을 참조하면, 제3 도전막(500) 상에 제2 배리어 막(510), 제2 금속막(520) 및 제4 막(530)을 순차적으로 형성할 수 있다.
제2 배리어 막(510)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등을 포함하는 금속 및/또는 티타늄 질화물 및 탄탈륨 질화물 등을 포함하는 금속 질화물을 포함하도록 형성될 수 있다. 제2 금속막(520)은 제1 내지 제2 도전 패턴들(435, 490) 및 제3 도전막(500)보다 낮은 저항을 갖는 금속을 포함하도록 형성될 수 있으며, 예를 들어 텅스텐(W)을 포함하도록 형성될 수 있다. 제4 막(530)은 예를 들어 실리콘 질화물을 포함하도록 형성될 수 있다.
도 21 및 도 22를 참조하면, 제4 막(530)을 식각하여 하드 마스크(532)를 형성하고, 이를 식각 마스크로 사용하여 제2 금속막(520), 제2 배리어 막(510), 제3 도전막(500), 제1 및 제2 도전 패턴들(435, 490)을 순차적으로 패터닝한다.
이에 따라, 순차적으로 적층된 제3 도전 패턴(502), 제2 배리어 패턴(512), 제2 금속 패턴(522) 및 하드 마스크(532)를 포함하는 비트 라인 구조물(550)과, 그 하부에 비트 라인 콘택(492)이 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인 콘택(492) 및 비트 라인 구조물(550)이 형성됨에 따라, 제1 식각 저지 패턴(425)의 상면이 부분적으로 노출될 수 있다. 한편, 예시적인 실시예들에 있어서, 제3 도전막(500)이 제1 및 제2 도전 패턴들(435, 490)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있기 때문에, 비트 라인 콘택(492) 및 제3 도전 패턴(502)은 서로 병합될 수도 있다.
비트 라인 콘택(492)은 각 리세스들(480)을 부분적으로 채우며 고립된 형상을 갖도록 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있고, 비트 라인 구조물(550)은 각각이 상기 제2 방향으로 연장될 수 있고, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
이후, 각 비트 라인 콘택(492) 및 비트 라인 구조물(550)의 측벽 상에 스페이서(542)를 형성할 수 있다.
예시적인 실시예들에 있어서, 스페이서(542)는 비트 라인 콘택(492) 및 비트 라인 구조물(550)을 커버하는 스페이서 막을 형성하고, 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 각 스페이서(542)는 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물 등의 절연 물질을 포함하도록 형성될 수 있다.
도 23을 참조하면, 비트 라인 콘택(492) 및 비트 라인 구조물(550)을 감싸는 제2 식각 저지막(560)을 제1 식각 저지 패턴(425), 스페이서(542) 및 하드 마스크(532) 상에 형성한다. 이때, 제2 식각 저지막(560)은 비트 라인 콘택(492) 형성 시 제2 도전 패턴(490)이 부분적으로 제거됨에 따라 노출된 리세스(480)의 상부 측벽 상에도 형성될 수 있다. 이에 따라, 제2 식각 저지막(560)은 리세스(480)의 나머지 부분을 채울 수 있다. 제2 식각 저지막(560)은 예를 들어 실리콘 질화물을 포함하도록 형성될 수 있다.
이후, 비트 라인 구조물(550)을 커버하는 제1 층간 절연막을 제2 식각 저지막(560) 상에 형성하고, 제2 식각 저지막(560)의 상면이 노출될 때까지 상기 제1 층간 절연막 상부를 평탄화함으로써 제1 층간 절연막 패턴(570)을 형성할 수 있다. 이에 따라, 각 제1 층간 절연막 패턴(570)은 서로 이웃하는 2개의 비트 라인 구조물들(550) 사이에 형성되어 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향으로 복수 개로 형성될 수 있다. 상기 제1 층간 절연막은 예를 들어 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
도 24를 참조하면, 제1 층간 절연막 패턴(570), 제2 식각 저지막(560), 제1 식각 저지 패턴(425) 및 패드 패턴(415)을 부분적으로 식각함으로써, 액티브 패턴(302) 상면을 부분적으로 노출시키는 개구(581)를 형성할 수 있다. 이에 따라, 개구(581)는 기판(300) 상부에 형성된 상기 불순물 영역의 상면을 부분적으로 노출시킬 수 있다.
예시적인 실시예들에 있어서, 개구(581)은 상기 제1 방향으로 서로 이웃하는 2개의 비트 라인 구조물들(550) 사이에서 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 개구(581)은 비트 라인 구조물(550) 및 비트 라인 콘택(492)에 자기 정렬(self-aligned)되도록 형성될 수 있으며, 각 액티브 패턴들(302)에는 2개의 개구들(581)이 형성될 수 있다.
한편, 상기 식각 공정에 의해 제2 식각 저지막(560)은 제2 식각 저지 패턴(565)으로 변환될 수 있다. 제2 식각 저지 패턴(565)은 비트 라인 구조물(550)을 감싸며 상기 제2 방향으로 연장될 수 있고, 제2 식각 저지 패턴(565)은 상기 제1 방향으로 복수 개로 형성될 수 있다.
도 25 및 도 26을 참조하면, 개구(581)를 채우는 커패시터 콘택(591)을 형성할 수 있다.
커패시터 콘택(591)은 개구(581)를 충분히 채우도록 액티브 패턴(302), 제2 식각 저지 패턴(565) 및 제1 층간 절연막 패턴(570) 상에 도전막을 형성하고, 제2 식각 저지 패턴(565)의 상면이 노출될 때까지 상기 도전막의 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 커패시터 콘택(591)은 각 액티브 패턴(302) 상에 형성되어 상기 불순물 영역의 상면과 접촉할 수 있다.
상기 도전막은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
도 27을 참조하면, 커패시터 콘택(591)의 상면과 접촉하는 커패시터(640)를 형성할 수 있다.
즉, 제2 식각 저지 패턴(565) 및 커패시터 콘택(591) 상에 제3 식각 저지막(600) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 커패시터 콘택(591)의 상면을 부분적으로 노출시키는 콘택 홀(도시하지 않음)을 형성할 수 있다. 이때, 제2 식각 저지 패턴(565)의 상면 일부도 함께 노출될 수 있다.
상기 콘택 홀의 측벽, 노출된 커패시터 콘택(591)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 콘택 홀의 나머지 부분을 충분히 채우는 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 커패시터 콘택(591)의 상면에는 실린더형(cylindrical) 하부 전극(610)이 형성될 수 있다. 이와는 달리, 상기 콘택 홀을 전부 채우는 필라형(pillar) 하부 전극(610)이 형성될 수도 있다.
이후, 하부 전극(610)의 표면 및 제3 식각 저지막(600) 상에 유전막(620)을 형성하고, 유전막(620) 상에 상부 전극(630)을 형성함으로써, 하부 전극(610), 유전막(620) 및 상부 전극(630)을 각각 포함하는 커패시터(640)를 형성할 수 있다.
예시적인 실시예들에 있어서, 하부 전극(610) 및 상부 전극(630)은 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 예를 들어 도핑된 폴리실리콘 및 금속을 포함하도록 형성될 수 있다. 유전막(620)은 실리콘 산화물, 금속 산화물 등의 산화물 및/또는 실리콘 질화물, 금속 질화물 등의 질화물을 포함하도록 형성될 수 있으며, 이때, 상기 금속은 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등을 포함할 수 있다.
이어, 커패시터(640)를 커버하는 제2 층간 절연막(650)을 형성함으로써, 상기 반도체 장치를 완성할 수 있다.
10: 로드 포트 20: 포트 선택 모듈
30: 로드 락 챔버 40: 이송 챔버
50: 공정 챔버 60: 냉각 챔버
100, 300: 기판 110: 트렌치
120: 게이트 절연막 125, 325: 게이트 절연 패턴
130: 배리어 막 135: 배리어 패턴
140: 금속막 145: 금속 패턴
155: 게이트 전극 160, 480: 리세스
170, 370: 금속 질화막 180, 380: 일함수 조절막
190, 390: 캐핑막 200, 400: 게이트 구조물
335, 512: 제1, 제2 배리어 패턴 345, 522: 제1, 제2 금속 패턴
410: 패드막 415: 패드 패턴
420, 560, 600: 제1 내지 제3 식각 저지막
425, 565; 제1, 제2 식각 저지 패턴 430, 500: 제1, 제3 도전막
435, 490, 502: 제1 내지 제3 도전 패턴 470: 포토레지스트 패턴
492: 비트 라인 콘택 510: 제2 배리어 막
520: 제2 금속막 542: 스페이서
550: 비트 라인 570: 제1 층간 절연막 패턴
650: 제2 층간 절연막 610, 630: 하부, 상부 전극
620: 유전막
30: 로드 락 챔버 40: 이송 챔버
50: 공정 챔버 60: 냉각 챔버
100, 300: 기판 110: 트렌치
120: 게이트 절연막 125, 325: 게이트 절연 패턴
130: 배리어 막 135: 배리어 패턴
140: 금속막 145: 금속 패턴
155: 게이트 전극 160, 480: 리세스
170, 370: 금속 질화막 180, 380: 일함수 조절막
190, 390: 캐핑막 200, 400: 게이트 구조물
335, 512: 제1, 제2 배리어 패턴 345, 522: 제1, 제2 금속 패턴
410: 패드막 415: 패드 패턴
420, 560, 600: 제1 내지 제3 식각 저지막
425, 565; 제1, 제2 식각 저지 패턴 430, 500: 제1, 제3 도전막
435, 490, 502: 제1 내지 제3 도전 패턴 470: 포토레지스트 패턴
492: 비트 라인 콘택 510: 제2 배리어 막
520: 제2 금속막 542: 스페이서
550: 비트 라인 570: 제1 층간 절연막 패턴
650: 제2 층간 절연막 610, 630: 하부, 상부 전극
620: 유전막
Claims (10)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 유기금속 전구체를 사용하는 증착 공정을 통해 텅스텐 산화물을 포함하는 배리어 막을 형성하고;
수소 가스 분위기 하에서 상기 배리어 막에 급속 열처리 공정(RTP)을 수행하고; 그리고
상기 배리어 막 상에 텅스텐을 함유하는 금속막을 형성하는 것을 포함하며,
상기 배리어 막 형성, 상기 급속 열처리 공정, 및 상기 금속막 형성은 모두 동일 공정 설비 내에서 인-시튜로 수행되는 반도체 장치의 제조 방법. - 제7항에 있어서, 상기 배리어 막은 WOx(0<x≤3)를 포함하는 반도체 장치의 제조 방법.
- 제8항에 있어서, 상기 급속 열처리 공정을 수행함에 따라 상기 배리어 막에 포함된 산소 성분이 감소하거나 제거되는 반도체 장치의 제조 방법.
- 염소 및 불소를 포함하지 않는 유기금속 전구체를 사용하는 유기금속 원자층 증착(MOALD) 공정을 통해 텅스텐 산화물을 포함하는 배리어 막을 형성하고;
질소 혹은 수소를 포함하는 가스 분위기 하에서 상기 배리어 막에 급속 열처리 공정(RTP)을 수행하여 상기 배리어 막의 저항을 감소시키고; 그리고
상기 배리어 막 상에 핵 형성 막 및 벌크 텅스텐 막을 순차적으로 적층하여 금속막을 형성하는 것을 포함하며,
상기 배리어 막 형성, 상기 급속 열처리 공정, 및 상기 금속막 형성은 모두 동일 공정 설비 내에서 인-시튜로 수행되는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180030472A KR102644806B1 (ko) | 2018-03-15 | 2018-03-15 | 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180030472A KR102644806B1 (ko) | 2018-03-15 | 2018-03-15 | 반도체 장치 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190108866A KR20190108866A (ko) | 2019-09-25 |
| KR102644806B1 true KR102644806B1 (ko) | 2024-03-07 |
Family
ID=68068376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180030472A KR102644806B1 (ko) | 2018-03-15 | 2018-03-15 | 반도체 장치 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102644806B1 (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617045B1 (ko) * | 2004-12-21 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 베리어 금속막 형성방법 |
| KR20120045484A (ko) * | 2010-10-29 | 2012-05-09 | 에스케이하이닉스 주식회사 | 반도체장치의 매립게이트 제조 방법 |
| KR20150093384A (ko) * | 2014-02-07 | 2015-08-18 | 에스케이하이닉스 주식회사 | 저저항 텅스텐계 매립게이트구조물을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치 |
| KR20170141552A (ko) * | 2016-06-15 | 2017-12-26 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법. |
-
2018
- 2018-03-15 KR KR1020180030472A patent/KR102644806B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190108866A (ko) | 2019-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3375016B1 (en) | Method of making a three-dimensional memory device containing vertically isolated charge storage regions | |
| US10879248B2 (en) | Semiconductor devices including capacitors and methods of manufacturing the same | |
| US8309416B2 (en) | Semiconductor device with buried bit lines interconnected to one-side-contact and fabrication method thereof | |
| KR20170136826A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20150294975A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN110797345A (zh) | 垂直存储器件 | |
| US10593557B2 (en) | Methods of manufacturing a semiconductor device | |
| KR102171265B1 (ko) | 금속 마스크를 이용한 패터닝 방법 및 그 패터닝 방법을 포함한 반도체 소자 제조방법 | |
| KR20140028944A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN112086347A (zh) | 制造半导体器件的方法、半导体制造装置和半导体器件 | |
| CN114068685A (zh) | 半导体装置 | |
| US20230354586A1 (en) | Semiconductor structure and manufacturing method thereof | |
| TWI849611B (zh) | 半導體裝置 | |
| US20230030176A1 (en) | Semiconductor device | |
| US11764119B2 (en) | Integrated circuit devices | |
| JP2023531202A (ja) | 閉じ込められた電荷トラップ層 | |
| US20210066200A1 (en) | Integrated circuit device | |
| CN110875318B (zh) | 存储器及其形成方法 | |
| US20230044391A1 (en) | Selective silicide deposition for 3-d dram | |
| KR102644806B1 (ko) | 반도체 장치 제조 방법 | |
| KR20110060738A (ko) | 반도체장치의 매립게이트 제조 방법 | |
| CN110875317B (zh) | 集成电路存储器及其形成方法 | |
| CN111129016B (zh) | 一种半导体单元接触结构及其形成方法 | |
| US20240244835A1 (en) | Semiconductor device | |
| US20220005810A1 (en) | 3-d dram cell with mechanical stability |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |