CN112086347A - 制造半导体器件的方法、半导体制造装置和半导体器件 - Google Patents

制造半导体器件的方法、半导体制造装置和半导体器件 Download PDF

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Abstract

提供了使用热可分解层制造半导体器件的方法、半导体制造装置和半导体器件。所述方法包括：在衬底上形成蚀刻目标层；在所述蚀刻目标层上形成彼此间隔开的热可分解图案；形成至少覆盖所述热可分解图案的侧壁的第一掩模图案；和通过加热方法去除所述热可分解图案以暴露所述第一掩模图案的侧壁。

Description

制造半导体器件的方法、半导体制造装置和半导体器件
相关申请的交叉引用
本专利申请要求于2019年6月14日在韩国知识产权局提交的韩国专利申请No.10-2019-0070864的优先权，其公开内容通过引用全部合并于此。
技术领域
本发明构思的实施例涉及使用热可分解层制造半导体器件的方法、半导体制造装置和/或半导体器件。
背景技术
由于半导体器件的小尺寸、多功能特性和/或低制造成本，其在电子工业中被广泛使用。半导体器件可以被分类为存储逻辑数据的半导体存储器件、处理逻辑数据的半导体逻辑器件以及具有半导体存储器件的功能和半导体逻辑器件的功能的混合半导体器件。半导体器件已经高度集成，并且半导体器件的结构越来越复杂。
发明内容
在一方面，制造半导体器件的方法可以包括：在衬底上形成蚀刻目标层；在所述蚀刻目标层上形成彼此间隔开的热可分解图案；形成覆盖所述热可分解图案的侧壁的第一掩模图案；和通过加热方法去除所述热可分解图案以暴露所述第一掩模图案的侧壁。
在一方面，制造半导体器件的方法可以包括：在衬底上形成彼此间隔开的导电图案；形成填充所述导电图案之间的空间并且覆盖所述导电图案的热可分解层；通过去除所述热可分解层的上部来形成热可分解图案，所述热可分解图案部分地填充所述导电图案之间的空间并且暴露所述导电图案的上侧壁；共形地形成覆盖所述导电图案和所述热可分解图案的第一覆盖层；去除所述热可分解图案以形成暴露所述导电图案的下侧壁的第一间隙区域；和在所述第一覆盖层上形成第二覆盖层。
在一方面，半导体制造装置可以包括：转移室；至少一个热可分解层沉积室，所述至少一个热可分解层沉积室连接到所述转移室并被配置为通过供应第一单体和第二单体来沉积由聚合物形成的热可分解层；至少一个退火室，所述至少一个退火室连接到所述转移室并被配置为分解所述热可分解层；和至少一个覆盖层沉积室，所述覆盖层沉积室连接到所述转移室并被配置为沉积覆盖层。
在一方面，半导体器件可以包括：在衬底上彼此相邻的第一导电图案和第二导电图案，所述第一导电图案具有与所述第二导电图案相邻的第一上侧壁，所述第二导电图案具有与所述第一上侧壁相邻的第二上侧壁；第一覆盖层，所述第一覆盖层与所述第一上侧壁和所述第二上侧壁接触并且连接所述第一上侧壁和所述第二上侧壁以在所述第一导电图案和所述第二导电图案之间提供间隙区域，所述第一覆盖层在其上限定凹陷区域；和填充所述凹陷区域的第二覆盖层。
附图说明
鉴于附图和随附的详细描述，本发明构思将变得更加显而易见。
图1A至图1I是示出根据本发明构思的一些实施例的制造半导体器件的方法的截面图。
图2是示出根据本发明构思的一些实施例的热可分解层的沉积工艺和分解工艺的视图。
图3是示出根据本发明构思的一些实施例的制造半导体器件的方法的截面图。
图4A至图4I是示出根据本发明构思的一些实施例的制造半导体器件的方法的截面图。
图5A至图5G是示出根据本发明构思的一些实施例的制造半导体器件的方法的截面图。
图6是示出根据本发明构思的一些实施例的半导体制造装置的俯视图。
图7是热可分解层沉积室的截面图。
图8是示出根据本发明构思的一些实施例的半导体制造装置的俯视图。
图9是示出根据本发明构思的一些实施例的半导体器件的俯视图。
图10是沿图9的线A-A'和B-B'截取的截面图。
图11A至图11M是示出根据本发明构思的一些实施例的制造具有图10的截面的半导体器件的方法的截面图。
图12A至图12C是示出根据本发明构思的一些实施例的制造具有图10的截面的半导体器件的方法的截面图。
具体实施方式
将理解的是，尽管术语第一、第二等在本文中可用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅用于将一个元件与另一个元件相区分。例如，在不脱离本发明的示例实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。短语“至少一个”具有与“和/或”相同的含义。
为了便于描述，诸如“下”、“上”等的空间相对术语在本文中可以用于描述如图所示的一个元件或特征与其他元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意图涵盖器件在使用或操作中的不同方位。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征下方的元件将随后被定向为在其他元件或特征的上方。器件可以以其他方式定向(旋转90度或其他方向)，并相应地解释本文中使用的空间相对描述语。另外，当元件被称为位于两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者可以存在一个或更多个其他中间元件。
当元件被称为在另一个元件“上”、“连接到”另一个元件或与另一个元件“接触”时，该元件可以直接在另一个元件上、直接连接到另一个元件或直接与另一个元件接触，或者可以存在一个或更多其他中间元件。相比之下，当元件被称为“直接在”另一个元件“上”、“直接连接到”另一个元件、“直接耦接到”另一个元件或与另一个元件“紧邻”时，则不存在中间元件。
在下文中，将参照附图更详细地描述本发明构思的实施例。
图1A至图1I是示出根据本发明构思的一些实施例的制造半导体器件的方法的截面图。图2是示出根据本发明构思的一些实施例的热可分解层的沉积工艺和分解工艺的视图。图3是示出根据本发明构思的一些实施例的制造半导体器件的方法的截面图。
参照图1A，可以在衬底1上顺序地堆叠蚀刻目标层3、第一掩模层5、第二掩模层7、第三掩模层9和第四掩模层11。可以在第四掩模层11上形成第五掩模图案13。虽然在附图中未示出，但是层间绝缘层、互连结构和晶体管可以位于衬底1和蚀刻目标层3之间。衬底1可以是半导体衬底或绝缘体上硅(SOI)衬底。蚀刻目标层3、第一至第四掩模层5、7、9和11以及第五掩模图案13中的每一者可以包括至少相对于与其相邻的其他层的材料具有蚀刻选择性的材料。例如，蚀刻目标层3可以包括诸如钨的金属。第一掩模层5可以包括例如非晶碳层(ACL)。第二掩模层7可以包括例如非晶硅层。第三掩模层9可以包括例如热可分解层。
参照图2，在形成第三掩模层9的工艺中，可以将第一单体M1的蒸气和第二单体M2的蒸气供应到第二掩模层7上。第一单体M1可以与第二单体M2相同或不同。第一单体M1和第二单体M2可以沉积在第二掩模层7上，并且可以彼此反应和交联(cross-link)以形成热可分解的聚合物层PL。在本说明书中，聚合物层PL可以被称为热可分解层。聚合物层PL可以包括碳和氢。聚合物层PL还可以包括氧或氮中的至少一种。聚合物层PL可以是例如聚苯乙烯。在这种情况下，第一单体M1和第二单体M2可以彼此相同，并且可以是例如苯乙烯。聚合物层PL可以在第一温度下热分解。例如，第一温度的范围可以从250℃到800℃。可以在低于第一温度的第二温度下执行沉积第三掩模层9(例如，聚合物层PL)的工艺。例如，第二温度的范围可以从50℃到200℃。可以在例如0托至环境压力的压力下执行沉积第三掩模层9(例如，聚合物层PL)的工艺。第四掩模层11可以包括例如氮氧化硅层或氮化硅层。第五掩模图案13可以是例如光刻胶图案。
参照图1B和图1C，可以使用第五掩模图案13作为蚀刻掩模来各向异性地蚀刻第四掩模层11，以形成部分地暴露第三掩模层9的第四掩模图案11a。可以使用第四掩模图案11a作为蚀刻掩模来蚀刻第三掩模层9，以形成部分地暴露第二掩模层7的第三掩模图案9a。第三掩模图案9a可以被称为热可分解图案。
参照图1D，可以在第三掩模图案9a上形成第六掩模层15。第六掩模层15可以覆盖第三掩模图案9a的顶表面，并且可以填充第三掩模图案9a之间的空间。第六掩模层15可以是例如旋涂硬掩模(SOH)层。可以通过旋涂法形成含碳复合物，然后，可以对该含碳复合物执行烘烤工艺以形成SOH层。含碳复合物可以包括有机化合物和溶剂。含碳复合物还可以包括从包括交联剂、自由基稳定剂、表面活性剂、pH调节剂和它们的组合的组中选择的添加剂。有机化合物可以包括烃化合物或其衍生物，烃化合物或其衍生物包括诸如苯基、苯或萘的芳环。例如，溶剂可以包括丙二醇甲醚醋酸酯(PGMEA)、丙二醇单甲醚(PGME)、环己酮或乳酸乙酯中的至少一种。包含在含碳复合物中的溶剂可以通过烘烤工艺蒸发。
参照图1E和图2，可以去除第三掩模图案9a以在第六掩模层15中形成间隙区域GP。第六掩模层15的内侧壁可以通过间隙区域GP暴露。可以通过退火工艺来执行第三掩模图案9a的去除。可以在等于或高于第三掩模图案9a的材料(例如，聚合物层PL)的热分解温度(例如，第一温度)的温度下执行退火工艺。
聚合物层PL可以通过退火工艺分解成第一单体M1和第二单体M2。第一单体M1和第二单体M2可以以蒸气状态穿过第六掩模层15，并且可以被释放到外部。在退火工艺中，可以供应氮气、氢气、氦气或氩气中的至少一种气体作为例如载气。氢气可以与热可分解图案(例如，第三掩模图案9a)的碳反应以形成低分子量的烃化合物(例如，甲烷)，因此可以提高热分解速率。
根据示例实施例，可以执行退火工艺以去除第三掩模图案9a。或者，当执行烘烤工艺以形成第六掩模层15时，第三掩模图案9a可以被热分解并且因此可以被去除。在这种情况下，可以简化工艺。
参照图1F，可以对图1E的第六掩模层15执行各向异性蚀刻工艺，以去除位于间隙区域GP上的第六掩模层15，从而可以打开间隙区域GP，并且可以形成第六掩模图案15a。第六掩模图案15a可以彼此间隔开。
或者，如图3所示，可以对图1D的第六掩模层15执行各向异性蚀刻工艺，以去除位于第三掩模图案9a上的第六掩模层15，从而可以在第三掩模图案9a之间形成第六掩模图案15a。此后，可以执行退火工艺以如参照图1E描述的那样去除第三掩模图案9a，因此，第六掩模图案15a的侧壁可以被暴露。
随后，参照图1G至图1I，可以使用第六掩模图案15a作为蚀刻掩模来蚀刻第二掩模层7，以形成部分地暴露第一掩模层5的顶表面的第二掩模图案7a。可以使用第二掩模图案7a作为蚀刻掩模来蚀刻第一掩模层5，以形成部分地暴露蚀刻目标层3的第一掩模图案5a。可以使用第一掩模图案5a作为蚀刻掩模来蚀刻蚀刻目标层3，以形成期望的目标图案3a。
根据参照图1A至图1I、图2和图3描述的示例实施例，第三掩模图案9a可以由热可分解材料形成，并且只有第三掩模图案9a可以通过退火工艺分解而不损坏周围结构。如果第三掩模图案9a不是由热可分解材料形成，则应当执行用于去除第三掩模图案9a的附加蚀刻工艺。如果各向异性地执行该蚀刻工艺，则第六掩模图案15a可能被蚀刻工艺损坏。换句话说，第六掩模图案15a的上部也可能通过蚀刻工艺被去除，因此第六掩模图案15a的厚度可能小于期望厚度。在这种情况下，可能难以精确地形成第二掩模图案7a。如果各向同性地执行蚀刻工艺，则蚀刻剂可能渗透到第二掩模层7和第六掩模图案15a之间，从而引起第六掩模图案15a的剥离。在这种情况下，也可能难以精确地形成第二掩模图案7a。然而，根据实施例，第三掩模图案9a可以由热可分解材料形成，因此可以减小蚀刻损坏或者可以防止或最小化掩模图案的剥离现象。因此，可以精确地形成蚀刻之后的图案轮廓。结果，在制造半导体器件的工艺中，可以减少工艺故障并且可以提高成品率。
图4A至图4I是示出根据本发明构思的一些实施例的制造半导体器件的方法的截面图。
参照图4A，可以在衬底21上顺序地堆叠蚀刻目标层23、第一掩模层25、第二掩模层27和第三掩模层29。可以在第三掩模层29上形成第四掩模图案31。衬底21可以是半导体衬底或绝缘体上硅(SOI)衬底。蚀刻目标层23、第一至第三掩模层25、27和29以及第四掩模图案31中的每一者可以包括至少相对于与其相邻的其他层的材料具有蚀刻选择性的材料。例如，蚀刻目标层23可以包括诸如钨的金属。例如，第一掩模层25可以包括非晶碳层(ACL)、旋涂硬掩模(SOH)层、氮化硅层或氮氧化硅层。
第二掩模层27可以包括例如热可分解层。形成第二掩模层27的工艺可以与参照图2描述的工艺相同或相似。第三掩模层29可以包括例如氮化硅层或氮氧化硅层。第四掩模图案31可以是光刻胶图案。每个第四掩模图案31可以具有第一宽度W1。第四掩模图案31之间的距离可以是第一距离D1。例如，第一宽度W1与第一距离D1之比可以为大约3∶5。
参照图4B，可以在衬底21的整个表面上共形地形成第一间隔物层，然后，可以对第一间隔物层执行各向异性蚀刻工艺以形成分别覆盖第四掩模图案31的侧壁的第一间隔物33。第一间隔物33可以由相对于第三掩模层29具有蚀刻选择性的材料形成。例如，第一间隔物33可以由氧化硅形成。每个第一间隔物33可以具有第二宽度W2。例如，第二宽度W2可以对应于图4A的第一宽度W1的大约1/3。彼此相邻的第一间隔物33之间的第二距离D2可以等于图4A的第一宽度W1。
参照图4C和图4D，可以去除第四掩模图案31以暴露第一间隔物33的侧壁。第一间隔物33之间的距离可以恒定为第二距离D2。可以使用第一间隔物33作为蚀刻掩模来蚀刻第三掩模层29，以形成第三掩模图案29a。可以通过蚀刻工艺去除第一间隔物33的绝大部分，并且可以在第三掩模图案29a上保留第一间隔物33的剩余部分。
参照图4E，可以使用第三掩模图案29a作为蚀刻掩模来蚀刻第二掩模层27，以形成第二掩模图案27a。第二掩模图案27a可以被称为热可分解图案。每个第二掩模图案27a可以具有第二宽度W2。第二掩模图案27a之间的距离可以等于第二距离D2。
参照图4F，可以在衬底21的整个表面上共形地形成第二间隔物层，然后，可以对第二间隔物层执行各向异性蚀刻工艺以形成分别覆盖第二掩模图案27a的侧壁的第二间隔物35。第二间隔物35可以由相对于第一掩模层25具有蚀刻选择性的材料形成。例如，第二间隔物35可以由氧化硅形成。每个第二间隔物35可以具有第三宽度W3。第三宽度W3可以等于图4B的第二宽度W2。彼此相邻的第二间隔物35之间的第三距离D3可以等于第三宽度W3。第二间隔物35的上部的宽度小于其下部的宽度。
参照图4G，可以去除第二掩模图案27a以暴露第二间隔物35的侧壁。可以通过退火工艺去除第二掩模图案27a。第二掩模图案27a的热可分解层可以如参照图2描述的那样被热分解。
参照图4H和图4I，可以使用第二间隔物35作为蚀刻掩模来各向异性地蚀刻第一掩模层25，以形成第一掩模图案25a。可以使用第一掩模图案25a作为蚀刻掩模来蚀刻蚀刻目标层23，以形成目标图案23a。此时，每个目标图案23a可以具有图4F的第三宽度W3。目标图案23a之间的距离可以对应于图4F的第三距离D3。第三宽度W3可以等于第三距离D3。
根据参照图4A至图4I描述的示例实施例，第二掩模图案27a可以由热可分解材料形成，并且只有第二掩模图案27a可以通过退火工艺分解而不损坏周围结构。因此，如上所述，可以减少蚀刻损坏或可以解决掩模图案的剥离现象。因此，可以精确地形成蚀刻之后的图案轮廓。结果，在制造半导体器件的工艺中，可以减少工艺故障并且可以提高成品率。
图5A至图5G是示出根据本发明构思的一些实施例的制造半导体器件的方法的截面图。
参照图5A，可以在衬底41上形成彼此间隔开的导电图案。导电图案可以被称为第一互连图案43。即使在附图中未示出，但层间绝缘层、晶体管和互连结构也可以位于衬底41和第一互连图案43之间。衬底41可以是半导体衬底或SOI衬底。第一互连图案43可以包括诸如钨、铜和/或铝的金属。即使在附图中未示出，但每个第一互连图案43还可以包括扩散阻挡层，该扩散阻挡层包括诸如氮化钛层、氮化钽层或氮化钨层的金属氮化物层。
参照图5B，可以在第一互连图案43上形成热可分解层45。可以通过参照图2描述的工艺来形成热可分解层45。热可分解层45可以填充第一互连图案43之间的空间。
参照图5C，可以通过执行第一退火工艺来去除热可分解层45的上部，从而暴露第一互连图案43的上部并在第一互连图案43之间形成热可分解图案45a。热可分解图案45a可以彼此间隔开。可以将第一退火工艺的时间、温度和/或压力调节成使得热可分解层45不被完全去除，而是保留了热可分解图案45a。
参照图5D，可以在衬底41的整个表面上共形地形成第一覆盖层47。第一覆盖层47可以具有包括氧化硅层、氮化硅层、氮氧化硅层或多孔绝缘层中的至少一种的单层或多层结构。第一覆盖层47可以具有适当的厚度，从而不填充第一互连图案43之间的热可分解图案45a上的空间。因此，第一覆盖层47的截面可以具有不平坦的结构，并且第一覆盖层47可以在热可分解图案45a上具有凹陷区域R。
参照图5E，可以执行第二退火工艺以去除热可分解图案45a，从而可以在第一互连图案43之间形成第一间隙区域GP1。第一间隙区域GP1可以暴露第一互连图案43的下部的侧壁、第一覆盖层47的底表面和衬底41的顶表面。热可分解图案45a可以通过第二退火工艺被热分解为图2的第一单体M1和图2的第二单体M2。处于蒸气状态的第一单体和第二单体可以通过第一覆盖层47释放到外部。
参照图5F，可以在第一覆盖层47上形成第二覆盖层49。第二覆盖层49可以具有包括氧化硅层、氮化硅层、氮氧化硅层或多孔绝缘层中的至少一种的单层或多层结构。第二覆盖层49可以比第一覆盖层47厚。第二覆盖层49可以在位于第一间隙区域GP1上的第一覆盖层47上填充第一互连图案43之间的空间(例如，凹陷区域R)。
在可选的实施例中，可以从第一互连图案43去除第一覆盖层47和第二覆盖层49，从而暴露第一互连图案43的顶表面。可以进一步处理第一互连图案43的暴露区域以形成上导电图案。上导电图案(未示出)可以与第一互连图案43接触。
参照图5G，可以在第二覆盖层49上形成第二互连图案53、第三覆盖层57、第二间隙区域GP2和第四覆盖层59。可以通过与第一覆盖层47相同或相似的工艺来形成第三覆盖层57。可以通过与第一间隙区域GP1相同或相似的工艺来形成第二间隙区域GP2。可以通过与第二覆盖层49相同或相似的工艺来形成第四覆盖层59。
第一覆盖层47和第三覆盖层57的密度可以分别小于第二覆盖层49和第四覆盖层59的密度。第一覆盖层47和第三覆盖层57的孔隙率可以分别大于第二覆盖层49和第四覆盖层59的孔隙率。因此，当形成第一间隙区域GP1和第二间隙区域GP2时，蒸气可以容易地穿过第一覆盖层47和第三覆盖层57。第二覆盖层49和第四覆盖层59可以分别支撑第一互连图案43和第二互连图案53。
在图5G的半导体器件中，第一覆盖层47可以覆盖第一互连图案43的顶表面和第一互连图案43的上部的侧壁。第一覆盖层47可以连接第一互连图案43的上部的侧壁。第一间隙区域GP1可以形成在第一互连图案43的下部的侧壁之间。第一覆盖层47可以在第一间隙区域GP1上具有凹陷区域R。凹陷区域R可以用第二覆盖层49填充。第二覆盖层49能够用作第二互连图案53的支撑件。在半导体器件中，第一间隙区域GP1可以存在于第一互连图案43之间，并且第二间隙区域GP2可以存在于第二互连图案53之间。因此，可以减少第一互连图案43之间以及第二互连图案53之间的信号干扰。结果，可以提高信号传输速度。
图6是示出根据本发明构思的一些实施例的半导体制造装置的俯视图。图7是热可分解层沉积室的截面图。
参照图6和图7，根据本发明构思的一些实施例的半导体制造装置200可以包括第一转移室110。至少一个第一机械臂112可以在第一转移室110中。至少一个热可分解层沉积室120可以连接到第一转移室110。热可分解层沉积室120可以具有等离子体增强化学气相沉积(PECVD)装置、小型批量式(batch-type)装置或热沉积装置的结构。
在一些实施例中，热可分解层沉积室120可以包括室壁125、在其上接收晶片W的晶片接收单元121以及设置在晶片接收单元121上方的喷头123。晶片接收单元121可以是可旋转的。排放管127可以位于晶片接收单元121的侧部处并且在晶片容纳单元121下方。第一单体储存容器122a和第二单体储存容器122b可以连接到热可分解层沉积室120的喷头123。第一蒸发器124a可以位于第一单体储存容器122a和喷头123之间。第二蒸发器124b可以位于第二单体储存容器122b和喷头123之间。参照图2描述的第一单体M1可以储存在第一单体储存容器122a中。参照图2描述的第二单体M2可以储存在第二单体储存容器122b中。
第一单体M1和第二单体M2可以分别被第一蒸发器124a和第二蒸发器124b蒸发，因此处于蒸气状态的第一单体M1和第二单体M2可以供应到喷头123。通过喷头123注入的第一单体M1和第二单体M2可以供应到位于晶片接收单元121上的晶片W上，并且可以参照图2描述的那样彼此反应和交联以沉积热可分解层PL。未反应的第一单体M1和第二单体M2可以通过排放管127排出到外部。
加热器可以位于室壁125和晶片接收单元121中或附近，以将室壁125和晶片接收单元121的温度保持在用于沉积热可分解层的工艺温度。当将热可分解层PL热分解的温度定义为第一温度时，与热可分解层沉积室120中的工艺温度相对应的第二温度可以低于第一温度。例如，第二温度的范围可以从50℃到200℃。例如，热可分解层沉积室120中的压力的范围可以从0托到环境压力。即使在附图中未示出，热可分解层沉积室120还可以包括用于产生等离子体的器件(例如，线圈或电极)。
至少一个退火室130可以连接到第一转移室110。用于供应载气(例如，氢气、氮气、氩气和/或氦气)的管可以另外连接到退火室130。退火室130可以分解在热可分解层沉积室120中沉积的热可分解层，因此可以去除部分或整个热可分解层。与退火室130的工艺温度相对应的第三温度可以高于第一温度。在一些实施例中，退火室130中的压力可以小于在第一温度下热可分解层的材料的蒸气压。
至少一个覆盖层沉积室140可以连接到第一转移室110。覆盖层沉积室140可以具有等离子体增强化学气相沉积(PECVD)装置、小型间歇式装置或热沉积装置的结构。覆盖层沉积室140可以沉积氧化硅层、氮化硅层、氮氧化硅层或多孔绝缘层。
第二转移室160可以连接到第一转移室110。至少一个第二机械臂105可以在第二转移室160中。站点室(station chamber)150可以在第一转移室110和第二转移室160之间。多个晶片盒170可以安装到第二转移室160。
可以使用半导体制造装置200来执行图5A至图5F的工艺。以下将对此进行详细描述。
晶片盒170中的晶片可以通过第二机械臂105转移到站点室150中。可以在晶片上形成图5A的第一互连图案43。第一机械臂112可以将位于站点室150中的晶片转移到热可分解层沉积室120中。在热可分解层沉积室120中，可以形成热可分解层45，如参照图5B所描述的。第一机械臂112可以将具有热可分解层45的晶片从热可分解层沉积室120卸载，然后可以将晶片加载到退火室130中。在退火室130中，热可分解层45的上部可以被热分解并被去除以形成热可分解图案45a，如参照图5C所描述的。第一机械臂112可以从退火室130卸载晶片，然后可以将晶片加载到覆盖层沉积室140中。在覆盖层沉积室140中，可以形成第一覆盖层47，如参照图5D所描述的。第一机械臂112可以从覆盖层沉积室140卸载晶片，然后可以将晶片加载到退火室130中。在退火室130中，热可分解图案45a可以被热分解并被去除以形成第一间隙区域GP1，如参照图5E所描述的。第一机械臂112可以从退火室130卸载晶片，然后可以将晶片加载到覆盖层沉积室140中。在覆盖层沉积室140中，可以形成第二覆盖层49，如参照图5F所描述的。其上形成有第二覆盖层49的晶片可以通过第一机械臂112被转移到站点室150中，并且可以在站点室150中被冷却到室温水平。接下来，可以通过第二机械臂105将晶片转移到晶片盒170中。
根据本发明构思的实施例的半导体制造装置200可以包括作为单个群体的热可分解层沉积室120、退火室130和覆盖层沉积室140，因此可以简化工艺，并且可以消除真空破坏(例如，制造真空所需的时间)。结果，可以减少总处理时间。
图8是示出根据本发明构思的一些实施例的半导体制造装置的俯视图。
参照图8，根据本发明构思的一些实施例的半导体制造装置201可以包括第一转移室110。至少一个热可分解层沉积室120可以连接到第一转移室110。热可分解层沉积室120可以与参照图6和图7描述的相同或相似。第一退火室130a、第一覆盖层沉积室140a、第二退火室130b和第二覆盖层沉积室140b可以连接到第一转移室110。第一退火室130a和第二退火室130b可以与参照图6描述的退火室130相同或相似。第一覆盖层沉积室140a和第二覆盖层沉积室140b可以与参照图6描述的覆盖层沉积室140相同或相似。
第一退火室130a可以用于像图5C那样去除热可分解层45的上部(或使热可分解层45的上部凹陷)。第一覆盖层沉积室140a可以用于沉积图5D的第一覆盖层47。第二退火室130b可以用于像图5E那样去除热可分解图案45a。第二覆盖层沉积室140b可以用于沉积图5F的第二覆盖层49。半导体制造装置201的其他组件和操作可以与参照图6描述的相同或相似。
尽管未示出，但是半导体制造装置200和201还可以包括通过总线连接的电子控制器和存储器。存储器可以是诸如闪存、相变随机存取存储器(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)或铁电RAM(FRAM)的非易失性存储器或者诸如静态RAM(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)的易失性存储器。电子控制器可以是中央处理单元(CPU)、处理器、专用集成电路(ASIC)或其他合适的硬件处理单元，它们在执行存储在存储器中的指令时将控制器配置为用于控制半导体制造装置200和201的专用控制器，以执行上述关于图6和图8中的半导体制造装置200和201、热可分解层沉积室120、退火室130、覆盖层沉积室140以及机械臂105和112描述的一个或更多个上述制造工艺。
图9是示出根据本发明构思的一些实施例的半导体器件的俯视图。图10是沿图9的线A-A'和B-B'截取的截面图。
参照图9和图10，器件隔离图案302可以在衬底301中以限定有源部分ACT。当在俯视图中观察时，每个有源部分ACT可以具有隔离的形状。当在俯视图中观察时，每个有源部分ACT可以具有在第一方向X1上延伸的条形。每个有源部分ACT可以对应于衬底301的一部分，当在俯视图中观察时，其被器件隔离图案302围绕。衬底301可以包括半导体材料。例如，衬底301可以是硅衬底、锗衬底或硅锗衬底。器件隔离图案302可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅)或氮氧化物(例如，氮氧化硅)中的至少一种。有源部分ACT可以在第一方向X1上彼此平行，并且可以被布置为使得每个有源部分ACT的端部邻近于与其相邻的另一个有源部分ACT的中央部分。
字线WL可以与有源部分ACT相交。字线WL可以位于在器件隔离图案302和有源部分ACT中形成的凹槽中。字线WL可以平行于与第一方向X1相交的第二方向X2。字线WL可以由导电材料形成。栅极介电层107可以在每条字线WL和每个凹槽的内表面之间。即使在附图中未示出，凹槽的底部在器件隔离图案302中也可以相对深，而在有源部分ACT中可以相对浅。栅极介电层107可以包括氧化硅、氮化硅、氮氧化硅或高k介电材料中的至少一种。字线WL的底表面可以是圆形的。
第一掺杂区312a可以在一对字线WL之间的每个有源部分ACT中，并且一对第二掺杂区312b可以分别在每个有源部分ACT的两个边缘区域中。第一掺杂区312a和第二掺杂区312b可以掺杂有例如N型掺杂剂。第一掺杂区312a可以对应于公共漏极区，第二掺杂区312b可以对应于源极区。每条字线WL以及与其相邻的第一掺杂区312a和第二掺杂区312b可以构成晶体管。由于字线WL在凹槽中，所以可以在有限的平面区域中增加字线WL下方的沟道区的沟道长度。因此，可以使短沟道效应最小化。
字线WL的顶表面可以低于有源部分ACT的顶表面。字线覆盖图案310可以在每条字线WL上。字线覆盖图案310可以具有在字线WL的纵向上延伸的线形，并且可以完全覆盖字线WL的顶表面。字线覆盖图案310可以填充字线WL上的凹槽。字线覆盖图案310可以由例如氮化硅形成。
层间绝缘图案305可以在衬底301上。层间绝缘图案305可以由包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种的单层或多层形成。在俯视图中，层间绝缘图案305可以具有彼此间隔开的岛状。层间绝缘图案305可以覆盖彼此相邻的两个有源部分ACT的端部。
字线覆盖图案310的上部、衬底301和器件隔离图案302可以部分地凹陷以形成第一凹陷区域R1。在图9的俯视图中，第一凹陷区域R1可以是网状的。第一凹陷区域R1的侧壁可以与层间绝缘图案305的侧壁对准。
位线BL可以在层间绝缘图案305上。位线BL可以与字线覆盖图案310和字线WL相交。如图9所示，位线BL可以平行于与第一方向X1和第二方向X2相交的第三方向X3。每条位线BL可以包括顺序地堆叠的位线多晶硅图案330、位线欧姆图案331和位线含金属图案332。位线多晶硅图案330可以包括掺杂或不掺杂有掺杂剂的多晶硅。位线欧姆图案331可以包括金属硅化物层。位线含金属图案332可以包括金属(例如，钨、钛或钽)或导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)中的至少一种。位线覆盖图案337可以在每条位线BL上。位线覆盖图案337可以由绝缘材料形成。例如，位线覆盖图案337可以包括氮化物(例如，氮化硅)或氮氧化物(例如，氮氧化硅)中的至少一种。
位线接触DC可以在与位线BL相交的第一凹陷区域R1中。位线接触DC可以包括掺杂或不掺杂有掺杂剂的多晶硅。在图10的B-B'截面中，位线接触DC的侧壁可以与层间绝缘图案305的侧壁接触。在图9的俯视图中，与层间绝缘图案305接触的位线接触DC的侧壁可以是凹形的。位线接触DC可以将第一掺杂区312a电连接到位线BL。
下填充绝缘图案341可以在未设置位线接触DC的第一凹陷区域R1中。下填充绝缘图案341可以由包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种的单层或多层形成。
存储节点接触(或者，接触栓)BC可以在彼此相邻的一对位线BL之间。存储节点接触BC可以彼此间隔开。存储节点接触BC可以包括掺杂或不掺杂有掺杂剂的多晶硅。存储节点接触BC的顶表面可以是凹形的。绝缘图案(未示出)可以在位线BL之间的存储节点接触BC之间。
位线间隔物SP可以在位线BL和存储节点接触BC之间。位线间隔物SP可以包括通过间隙区域GP彼此间隔开的第一子间隔物321和第二子间隔物325。间隙区域GP可以被称为空气间隙区域。第一子间隔物321可以覆盖位线BL的侧壁和位线覆盖图案337的侧壁。第二子间隔物325可以与存储节点接触BC相邻。第一子间隔物321和第二子间隔物325可以包括相同的材料。例如，第一子间隔物321和第二子间隔物325可以包括氮化硅。
第二子间隔物325的底表面可以低于第一子间隔物321的底表面。第二子间隔物325的顶端的高度可以低于第一子间隔物321的顶端的高度。因此，可以增加形成定位焊盘(landing pad)LP的后续工艺的余量。结果，可以防止定位焊盘LP和存储节点接触BC之间断开。第一子间隔物321可以延伸以覆盖位线接触DC的侧壁以及第一凹陷区域R1的侧壁和底表面。换句话说，第一子间隔物321可以在位线接触DC与下填充绝缘图案341之间、在字线覆盖图案310与下填充绝缘图案341之间、在衬底301与下填充绝缘图案341之间以及在器件隔离图案302与下填充绝缘图案341之间。
存储节点欧姆层309可以在存储节点接触BC上。存储节点欧姆层309可以包括金属硅化物。扩散阻挡图案311a可以共形地覆盖存储节点欧姆层309、第一子间隔物321、第二子间隔物325和位线覆盖图案337。扩散阻挡图案311a可以包括诸如氮化钛或氮化钽的金属氮化物。定位焊盘LP可以在扩散阻挡图案311a上。定位焊盘LP可以由诸如钨的含金属材料形成，并且可以被称为导电图案。定位焊盘LP的上部可以覆盖位线覆盖图案337的顶表面，并且可以具有比存储节点接触BC的宽度大的宽度。定位焊盘LP的中心可以在第二方向X2上从存储节点接触BC的中心偏移。位线BL的一部分可以与定位焊盘LP垂直交叠。位线覆盖图案337的一个上侧壁可以与定位焊盘LP交叠，并且可以被第三子间隔物327覆盖。第二凹陷区域R2可以形成在位线覆盖图案337的另一个上侧壁处。
定位焊盘LP可以包括彼此相邻的第一定位焊盘LP1和第二定位焊盘LP2。第一定位焊盘LP1可以具有与第二定位焊盘LP2相邻的第一上侧壁sw1。第二定位焊盘LP2可以具有与第一上侧壁sw1相邻的第二上侧壁sw2。第一覆盖图案358a可以覆盖第一上侧壁sw1和第二上侧壁sw2，并且可以连接第一上侧壁sw1和第二上侧壁sw2。第一覆盖图案358a可以具有基本均匀的厚度。第一覆盖图案358a可以在第一定位焊盘LP1和第二定位焊盘LP2之间具有或限定第三凹陷区域R3。第三凹陷区域R3可以填充有第二覆盖图案360a。第一覆盖图案358a和第二覆盖图案360a均可以独立地包括氮化硅层、氧化硅层、氮氧化硅层或多孔层。第一覆盖图案358a的孔隙率可以大于第二覆盖图案360a的孔隙率。第一覆盖图案358a的顶表面和第二覆盖图案360a的顶表面可以与定位焊盘LP的顶表面共面。
在第一子间隔物321和第二子间隔物325之间的间隙区域GP可以在第一定位焊盘LP1和第二定位焊盘LP2之间延伸。第一覆盖图案358a的底表面可以通过间隙区域GP暴露。间隙区域GP可以朝着扩散阻挡图案311a延伸。换句话说，第二定位焊盘LP2和位线覆盖图案337之间的扩散阻挡图案311a的侧壁可以是凹陷的。位线覆盖图案337的顶表面和第二定位焊盘LP2的底表面可以通过间隙区域GP部分地暴露。
数据存储图案DS可以在定位焊盘LP上。数据存储图案DS可以是电容器的下电极，或者可以是相变材料图案、可变电阻材料图案或磁隧道结图案。
在根据本发明构思的实施例的半导体器件中，间隙区域GP在第一子间隔物321和第二子间隔物325的顶端处可以不封闭，而是可以在定位焊盘LP之间延伸，因此，可以稳定地确保第一子间隔物321与第二子间隔物325之间的间隙区域GP的空间。间隙区域GP中的空气、气体或真空的介电常数可以低于氧化硅的介电常数，因此可以减小位线BL与存储节点接触BC之间的寄生电容。另外，可以减小定位焊盘LP之间的寄生电容。结果，可以提高半导体器件的可靠性。
图11A至图11M是示出根据本发明构思的一些实施例的制造具有图10的截面的半导体器件的方法的截面图。
参照图11A，可以在衬底301中形成器件隔离图案302以限定有源部分ACT。可以在衬底301中形成器件隔离沟槽，并且器件隔离图案302可以填充器件隔离沟槽。有源部分ACT和器件隔离图案302可以被图案化以形成凹槽。此时，可以将衬底301的蚀刻配方和器件隔离图案302的蚀刻配方调整成使得器件隔离图案302被蚀刻得比衬底301多。因此，凹槽的底表面可以是不平坦的。
可以分别在凹槽中形成字线WL。一对字线WL可以与每个有源部分ACT相交。如图9所示，通过一对字线WL，每个有源部分ACT可以被分为第一源极/漏极区域SDR1和一对第二源极/漏极区域SDR2。第一源极/漏极区域SDR1可以被限定在一对字线WL之间，并且一对第二源极/漏极区域SDR2可以被限定在每个有源部分ACT的两个边缘区域中。
可以在形成字线WL之前在凹槽的内表面上形成栅极介电层107。栅极介电层107可以通过热氧化工艺、化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺形成。可以形成栅极导电层以填充凹槽，并且可以对栅极导电层执行回蚀工艺以形成字线WL。字线WL的顶表面可以凹陷以低于有源部分ACT的顶表面。可以在衬底301上形成绝缘层(例如，氮化硅层)以填充凹槽，然后可以蚀刻该绝缘层以分别在字线WL上形成字线覆盖图案310。
参照图11B，可以通过使用字线覆盖图案310和器件隔离图案320作为掩模将掺杂剂注入到有源部分ACT中，从而形成第一掺杂区312a和第二掺杂区312b。第一掺杂区312a和第二掺杂区312b可以分别形成在图11A的第一源极/漏极区域SDR1和第二源极/漏极区域SDR2中。可以在衬底301的整个表面上顺序地堆叠绝缘层和第一多晶硅层。第一多晶硅层可以被图案化以形成多晶硅掩模图案330a。可以使用多晶硅掩模图案330a作为蚀刻掩模来蚀刻绝缘层、器件隔离图案302、衬底301和字线覆盖图案310，以同时形成第一凹陷区域R1和层间绝缘图案305。层间绝缘图案305可以具有多个彼此间隔开的岛状。层间绝缘图案305可以覆盖彼此相邻的两个有源部分ACT的端部。当在俯视图中观察时，第一凹陷区域R1可以具有网孔形状。第一凹陷区域R1可以暴露第一掺杂区312a。
参照图11C，可以在衬底301的整个表面上形成第二多晶硅层329以填充第一凹陷区域R1。可以对第二多晶硅层329执行平坦化蚀刻工艺，以去除多晶硅掩模图案330a上的第二多晶硅层329，并暴露多晶硅掩模图案330a的顶表面。可以在多晶硅掩模图案330a和第二多晶硅层329上顺序地堆叠位线欧姆层331a、位线含金属层332a和位线覆盖层337a。位线欧姆层331a可以由诸如硅化钴的金属硅化物形成。可以在多晶硅掩模图案330a和第二多晶硅层329上沉积金属层，然后可以执行热处理工艺以使金属层与多晶硅掩模图案330a和第二多晶硅层329的多晶硅反应，从而形成金属硅化物。此后，可以去除未反应的金属层以形成位线欧姆层331a。
可以在位线覆盖层337a上形成限定位线BL的平面形状的第一掩模图案339。第一掩模图案339可以通过参照图4A至图4H描述的方法形成。第一掩模图案339可以由相对于位线覆盖层337a具有蚀刻选择性的材料(例如，非晶碳层(ACL)、氧化硅层或光刻胶层)形成。第一掩模图案339可以在与第一方向X1和第二方向X2相交的第三方向X3上延伸。
参照图11D，可以使用第一掩模图案339作为蚀刻掩模来顺序地蚀刻位线覆盖层337a、位线含金属层332a、位线欧姆层331a、多晶硅掩模图案330a和第二多晶硅层329，以形成位线BL、位线接触DC和位线覆盖图案337。每条位线BL可以包括位线多晶硅图案330、位线欧姆图案331和位线含金属图案332。另外，层间绝缘图案305的顶表面以及第一凹陷区域R1的内侧壁和底表面可以部分地暴露。可以去除第一掩模图案339。
参照图11E，可以在衬底301的整个表面上共形地形成第一子间隔物层。第一子间隔物层可以共形地覆盖第一凹陷区域R1的底表面和内侧壁。第一子间隔物层可以是例如氮化硅层。可以在衬底301的整个表面上形成绝缘层(例如，氮化硅层)以填充第一凹陷区域R1，然后可以对绝缘层执行各向异性蚀刻工艺以在第一凹陷区域R1中形成下填充绝缘图案341。此时，还可以通过各向异性蚀刻工艺来蚀刻第一子间隔物层，从而可以形成第一子间隔物321。另外，可以暴露层间绝缘图案305的顶表面。可以在衬底301的整个表面上共形地堆叠牺牲间隔物层，然后，可以对牺牲间隔物层执行各向异性蚀刻工艺以形成覆盖第一子间隔物321的侧壁的牺牲间隔物323。牺牲间隔物323可以包括相对于第一子间隔物321具有蚀刻选择性的材料。牺牲间隔物323可以由例如参照图2描述的热可分解层形成。第二子间隔物325可以形成为覆盖牺牲间隔物323的侧壁。第二子间隔物325可以由例如氮化硅层形成。可以在形成第二子间隔物325之后暴露层间绝缘图案305的顶表面。
参照图11E和图11F，可以在衬底301的整个表面上堆叠多晶硅层以填充位线BL之间的空间。可以蚀刻多晶硅层以形成初步存储节点接触350，并暴露第一子间隔物321、牺牲间隔物323和第二子间隔物325的上部。可以去除牺牲间隔物323和第二子间隔物325的上部，使得牺牲间隔物323和第二子间隔物325的顶端的高度类似于初步存储节点接触350的顶表面的高度。因此，可以暴露第一子间隔物321的上侧壁。这些工艺可以增加形成定位焊盘的后续工艺的工艺余量。当去除牺牲间隔物323和第二子间隔物325的上部时，也可以部分地去除第一子间隔物321的上部，因此可以减小第一子间隔物321的上部的宽度。
参照图11F和图11G，可以在衬底301的整个表面上共形地形成第三子间隔物层，并且可以各向异性地蚀刻第三子间隔物层以形成覆盖第一子间隔物321的暴露的上侧壁的第三子间隔物327。第三子间隔物327的下部可以覆盖牺牲间隔物323的暴露的顶端。可以蚀刻初步存储节点接触350以暴露第二子间隔物325的上侧壁，并形成存储节点接触BC。第三子间隔物327可以补偿第一子间隔物321的损坏的上部，并且可以覆盖牺牲间隔物323，以防止形成存储节点接触BC的工艺的蚀刻剂和随后的清洗工艺的清洗液渗透到位线BL。因此，可以防止位线BL的损坏。可以执行清洗工艺以清洗存储节点接触BC的顶表面。可以对存储节点接触BC的顶表面执行金属硅化物工艺以形成存储节点欧姆层309。可以在衬底301的整个表面上共形地形成扩散阻挡层311。之后，可以在衬底301的整个表面上形成定位焊盘层352，以填充位线覆盖图案337之间的空间。定位焊盘层352可以包括例如钨。可以在定位焊盘层352上形成第二掩模图案340。第二掩模图案340可以使用参照图1A至图1H或图3描述的方法形成。第二掩模图案340可以由例如非晶碳层(ACL)形成。第二掩模图案340可以限定定位焊盘的位置。第二掩模图案340可以与存储节点接触BC垂直交叠。第二掩模图案340可以具有彼此间隔开的岛状。
参照图11H，可以使用第二掩模图案340作为蚀刻掩模来执行去除定位焊盘层352的一部分的各向异性蚀刻工艺，以同时形成定位焊盘LP和暴露扩散阻挡层311的开口354。
参照图11I，可以通过各向同性蚀刻工艺去除通过开口354暴露的扩散阻挡层311，以形成彼此分离的扩散阻挡图案311a，并暴露位线覆盖图案337和第三子间隔物327的顶表面的一部分。此时，可以通过各向同性蚀刻工艺对扩散阻挡图案311a进行过蚀刻，从而可以部分地暴露定位焊盘LP的底表面。
参照图11I和图11J，可以执行各向异性蚀刻工艺以去除位线覆盖图案337和第三子间隔物327的通过开口354暴露的部分，因此可以暴露牺牲间隔物323。此时，可以在位线覆盖图案337上形成第二凹陷区域R2。
参照图11K，可以去除第二掩模图案340。通过参照图2描述的方法，可形成热可分解层356以填充开口354和第二凹陷区域R2。热可分解层356也可以形成在定位焊盘LP上。热可分解层356可以与牺牲间隔物323接触。热可分解层356可以在参照图6至图8描述的半导体制造装置200或201的热可分解层沉积室120中形成。
参照图11L，可以执行第一退火工艺以去除热可分解层356的上部，因此可以暴露定位焊盘LP的顶表面和上侧壁，并且可以形成彼此间隔开的热可分解图案356a。可以在热可分解图案356a和定位焊盘LP上共形地形成第一覆盖层358。可以在图6的退火室130中或图8的第一退火室130a中执行第一退火工艺。可以在图6的覆盖层沉积室140或图8的第一覆盖层沉积室140a中沉积第一覆盖层358。
参照图11M，可以执行第二退火工艺以去除热可分解图案356a和牺牲间隔物323，并形成间隙区域GP。可以在图6的退火室130或图8的第二退火室130b中执行第二退火工艺。接下来，可以在第一覆盖层358上形成第二覆盖层360。可以在图6的覆盖层沉积室140或图8的第二覆盖层沉积室140b中沉积第二覆盖层360。随后，参照图10，可以执行回蚀刻工艺或化学机械抛光(CMP)工艺以去除定位焊盘LP上的第一覆盖层358和第二覆盖层360，因此可以暴露定位焊盘LP。接下来，可以形成连接到定位焊盘LP的数据存储图案DS。
图12A至图12C是示出根据本发明构思的一些实施例的制造具有图10的截面的半导体器件的方法的截面图。
参照图12A，牺牲间隔物323c可以是除热可分解聚合物之外的牺牲材料。牺牲间隔物323c可以由例如氧化硅层形成。如参照图11J所描述的，可以执行各向异性蚀刻工艺以暴露牺牲间隔物323c的顶表面。
参照图12B和图12C，可以去除由开口354暴露的牺牲间隔物323c，以在第一子间隔物321和第二子间隔物325之间形成第二间隙区域GP2。此后，可以在定位焊盘LP上形成热可分解层356。热可分解层356可以不填充第一子间隔物321和第二子间隔物325之间的第二间隙区域GP2。随后，可以执行参照图11L和图11M描述的工艺。换句话说，可以在定位焊盘LP之间形成热可分解图案356a。随后，可以形成第一覆盖层358，然后，可以去除热可分解图案356a以在定位焊盘LP之间形成间隙区域GP。定位焊盘LP之间的间隙区域GP可以连接到第一子间隔物321与第二子间隔物325之间的第二间隙区域GP2。
根据本发明构思的制造半导体器件的方法可以使用热可分解层，因此可以减少工艺故障。另外，根据本发明构思的半导体制造装置可以减少总工艺时间。此外，根据本发明构思的半导体器件可以具有改善的可靠性。
虽然已经参照示例实施例描述了本发明构思，但是对于本领域技术人员而言显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解的是，以上实施例不是限制性的，而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同形式的最宽泛的允许解释来确定，而不应由前述描述限制或限定。

Claims (25)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上形成蚀刻目标层；
在所述蚀刻目标层上形成彼此间隔开的热可分解图案；
形成覆盖所述热可分解图案的侧壁的第一掩模图案；和
通过加热方法去除所述热可分解图案以暴露所述第一掩模图案的侧壁。
2.根据权利要求1所述的方法，其中，形成所述第一掩模图案填充所述热可分解图案之间的空间并覆盖所述热可分解图案的顶表面；并且
所述方法还包括：在去除所述热可分解图案之后去除所述第一掩模图案的上部。
3.根据权利要求2所述的方法，其中，形成所述第一掩模图案包括：
用旋涂硬掩模复合物涂覆所述热可分解图案；和
烘烤所述旋涂硬掩模复合物，
其中，在所述旋涂硬掩模复合物的所述烘烤中去除了所述热可分解图案。
4.根据权利要求1所述的方法，所述方法还包括：
在形成所述热可分解图案之前，在所述蚀刻目标层上形成第二掩模层，
其中，去除所述热可分解图案包括暴露所述第二掩模层的顶表面。
5.根据权利要求4所述的方法，所述方法还包括：
使用所述第一掩模图案作为第一蚀刻掩模来蚀刻所述第二掩模层以形成第二掩模图案；和
使用所述第二掩模图案作为第二蚀刻掩模来蚀刻所述蚀刻目标层。
6.根据权利要求1所述的方法，其中，形成所述第一掩模图案包括：
形成共形地覆盖所述热可分解图案的第一掩模层；和
对所述第一掩模层执行各向异性刻蚀工艺，
其中，所述第一掩模图案的上部的宽度小于所述第一掩模图案的下部的宽度。
7.根据权利要求1所述的方法，其中，形成所述热可分解图案包括：
通过使第一单体和第二单体在所述蚀刻目标层上反应来形成热可分解层；
在所述热可分解层上形成第二掩模图案；和
使用所述第二掩模图案作为蚀刻掩模来蚀刻所述热可分解层。
8.一种制造半导体器件的方法，所述方法包括：
在衬底上形成彼此间隔开的导电图案；
形成填充所述导电图案之间的空间并覆盖所述导电图案的热可分解层；
通过去除所述热可分解层的上部来形成热可分解图案，所述热可分解图案部分地填充所述导电图案之间的空间并且暴露所述导电图案的上侧壁；
共形地形成覆盖所述导电图案和所述热可分解图案的第一覆盖层；
去除所述热可分解图案以形成暴露所述导电图案的下侧壁的第一间隙区域；和
在所述第一覆盖层上形成第二覆盖层。
9.根据权利要求8所述的方法，其中，所述第一覆盖层比所述第二覆盖层薄。
10.根据权利要求8所述的方法，所述方法还包括：
去除所述导电图案上的所述第一覆盖层和所述第二覆盖层，以暴露所述导电图案的顶表面；和
形成与所述导电图案接触的上导电图案。
11.根据权利要求8所述的方法，在形成所述导电图案之前，所述方法还包括：
在所述衬底中形成在第一方向上延伸并且彼此平行的字线；
在所述字线之间的所述衬底中形成彼此间隔开的第一掺杂区和第二掺杂区；
在所述衬底上形成位线，所述位线电连接到所述第一掺杂区并且在与所述第一方向相交的第二方向上延伸；和
在所述位线之间形成接触栓，以将所述第二掺杂区电连接到所述导电图案。
12.根据权利要求11所述的方法，所述方法还包括：
在形成所述接触栓之前，在所述位线上形成位线覆盖图案；
在形成所述接触栓之后并且在形成所述导电图案之前，形成覆盖所述接触栓的顶表面和所述位线覆盖图案的扩散阻挡层；和
在形成所述导电图案之后并且在形成所述热可分解图案之前，去除不与所述导电图案交叠的所述扩散阻挡层，
其中，去除所述扩散阻挡层包括暴露所述位线覆盖图案上的所述导电图案的底表面的一部分。
13.根据权利要求11所述的方法，所述方法还包括：
在形成所述导电图案之前，形成覆盖所述位线的侧壁并且包括牺牲间隔物的位线间隔物；和
在形成所述导电图案之后并且在形成所述热可分解图案之前，暴露所述牺牲间隔物的上部。
14.根据权利要求13所述的方法，所述方法还包括：
在形成所述热可分解图案之前，去除所述牺牲间隔物以形成第二间隙区域，
其中，所述第二间隙区域的顶端在形成所述热可分解图案时是封闭的，并且
其中，在去除所述热可分解图案以形成所述第一间隙区域时，所述第一间隙区域和所述第二间隙区域彼此连接。
15.根据权利要求13所述的方法，其中，
所述牺牲间隔物包括热可分解材料，
在形成所述热可分解图案时，所述热可分解图案与所述牺牲间隔物接触，并且
当去除所述热可分解图案时，所述牺牲间隔物同时被去除。
16.根据权利要求8所述的方法，其中，所述热可分解层的形成包括：
使第一单体和第二单体彼此反应以形成聚合物，
其中，去除所述热可分解层的所述上部是通过第一退火工艺来执行的，并且
其中，去除所述热可分解图案是通过第二退火工艺来执行的。
17.一种半导体制造装置，包括：
转移室；
至少一个热可分解层沉积室，所述至少一个热可分解层沉积室连接到所述转移室，并且被配置为通过供应第一单体和第二单体来沉积由聚合物形成的热可分解层；
至少一个退火室，所述至少一个退火室连接到所述转移室，并且被配置为分解所述热可分解层；和
至少一个覆盖层沉积室，所述至少一个覆盖层沉积室连接到所述转移室，并且被配置为沉积覆盖层。
18.根据权利要求17所述的半导体制造装置，所述半导体制造装置还包括：
第一单体储存容器，所述第一单体储存容器连接到所述热可分解层沉积室，并且被配置为储存所述第一单体；
第一蒸发器，所述第一蒸发器被配置为蒸发所述第一单体；
第二单体储存容器，所述第二单体储存容器连接到所述热可分解层沉积室，并且被配置为储存所述第二单体；和
第二蒸发器，所述第二蒸发器被配置为蒸发所述第二单体。
19.根据权利要求17所述的半导体制造装置，其中，
所述至少一个退火室被配置为在第一温度下分解所述热可分解层，并且
所述至少一个覆盖层沉积室被配置为维持第二温度，
所述第二温度低于所述第一温度。
20.根据权利要求17所述的半导体制造装置，其中，
所述至少一个退火室被配置为在第一温度下分解所述热可分解层，并且
所述至少一个热可分解层沉积室被配置为维持第二温度，
所述第二温度低于所述第一温度。
21.根据权利要求17所述的半导体制造装置，其中，
所述至少一个退火室被配置为在第一温度下分解所述热可分解层，并且
所述至少一个退火室被配置为维持第二温度，
所述第二温度高于所述第一温度。
22.一种半导体器件，包括：
在衬底上彼此相邻的第一导电图案和第二导电图案，所述第一导电图案具有与所述第二导电图案相邻的第一上侧壁，所述第二导电图案具有与所述第一上侧壁相邻的第二上侧壁；
第一覆盖层，所述第一覆盖层与所述第一上侧壁和所述第二上侧壁接触并且连接所述第一上侧壁和所述第二上侧壁以在所述第一导电图案和所述第二导电图案之间提供间隙区域，所述第一覆盖层在其上限定凹陷区域；和
填充所述凹陷区域的第二覆盖层。
23.根据权利要求22所述的半导体器件，其中，所述第一覆盖层和所述第二覆盖层的顶表面与所述第一导电图案和所述第二导电图案的顶表面共面。
24.根据权利要求22所述的半导体器件，所述半导体器件还包括：
位于所述衬底和所述第二导电图案之间的位线覆盖图案；和
位于所述位线覆盖图案和所述第二导电图案之间的扩散阻挡图案，
其中，所述间隙区域延伸到所述扩散阻挡图案，以在所述扩散阻挡图案的侧部处暴露所述第二导电图案的底表面的一部分和所述位线覆盖图案的顶表面的一部分。
25.根据权利要求24所述的半导体器件，所述半导体器件还包括：
位于所述位线覆盖图案和所述衬底之间的位线；
位于所述第一导电图案与所述衬底之间的接触栓；和
位于所述接触栓和所述位线之间的位线间隔物，
其中，所述位线间隔物包括，
与所述位线接触的第一子间隔物；和
与所述接触栓接触的第二子间隔物，
所述间隙区域在所述第一子间隔物和所述第二子间隔物之间延伸。
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