KR0145649B1 - 반도체 장치 및 이의 제조방법 - Google Patents

반도체 장치 및 이의 제조방법

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KR0145649B1
KR0145649B1 KR1019940022648A KR19940022648A KR0145649B1 KR 0145649 B1 KR0145649 B1 KR 0145649B1 KR 1019940022648 A KR1019940022648 A KR 1019940022648A KR 19940022648 A KR19940022648 A KR 19940022648A KR 0145649 B1 KR0145649 B1 KR 0145649B1
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KR
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insulating film
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titanium
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KR1019940022648A
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준 하야시
미찌고 야마나까
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

본딩패드부로써 형성되는 상층배선층은 층간절연막의 상면에서 제1의 질화티타늄막, 티타늄막, 제2의 질화티타늄막 및 알루미늄합금막의 적층구조를 갖는다. 또한, 상층배선은 티타늄 실리사이드막, 티타늄막, 질화티타늄막 및 알루미늄 합금막의 적층구조를 갖는다.

Description

반도체 장치 및 이의 제조방법
제1도는 종래의 반도체 장치를 나타내는 단면도.
제2도는 또다른 종래의 반도체 장치를 나타내는 단면도.
제3도는 종래의 반도체 장치에서의 문제점을 도시하는 그래프.
제4a 내지 4c도는 본 발명에 의한 반도체 장치를 제조하는 방법의 제1실시예를 공정순으로 나타낸 단면도.
제5도는 제1실시예의 응용예를 나타내는 단면도.
제6a 내지 6c도는 본 발명에 의한 반도체 장치를 제조하는 방법의 제2실시예를 공정순으로 나타낸 단면도.
제7도 및 제8도는 제2실시예를 설명하기 위한 도이며, 오제 전자 분광법을 사용하여 층간절연막의 깊이 방향에서의 원자분포도.
제9도는 반도체 제조방법의 제2실시예의 응용예를 나타내는 단면도.
제10a 내지 10c도는 본 발명에 의한 반도체 장치를 제조하는 방법의 제3실시예를 공정순으로 나타낸 단면도.
제11도는 제3실시예를 설명하기 위한 도이며, XPS법을 사용하여 질소의 에너지 스펙트럼 분포를 나타내는 그래프.
제12도는 반도체 제조방법의 제3실시예의 응용예를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : P형 실리콘 기관 102 : 필드 실리콘 산화막
103 : N+형 확산층 111 : 제1의 층간절연막
116, 136a : 접속구멍 121 : 하층배선
131 : 제2의 층간절연막 141a, 142b : 질화티타늄막
142 : 티타늄막 143 : 알루미늄 합금막
151 : 표면보호막 156 : 본딩 패드부
본 발명은 일반적으로 반도체 장치와 이를 제조하는 방법에 대한 것이다. 특히, 본 발명은 본딩패드가 설치되는 상층배선층을 갖는 반도체 장치와 이 장치를 제조하는 방법에 대한 것이다.
실리콘 기판상에 제조되는 반도체 장치는 실리콘 기판내 혹은 실리콘 기판상에서 형성되는 하층배선층과, 이 하층배선층을 덮는 층간절연막, 층간절연막을 통하여 형성되고 하층배선층에 도달하는 접속구멍(콘택홀)과, 상층배선층 및, 상층배선층과 층간절연막을 피복하는 표면 보호막 및 표면부호막내에 형성되고 상층배선층에 도달되는 개구를 포함하는 본딩패드를 덮는 표면보호막을 표함한다. 반도체 소자는 확산층만으로 형성되거나(이 경우, 하층배선층은 확산층만으로 형성된다). 확산층 및 하층배선층으로 형성된다(이 경우, 하층배선층은 확산층 및 하층배선층으로 형성된다). 하층배선층이 확산층과 하층배선층으로써 형성되는 경우, 상층배선층과 하층배선층을 연결하는 접속구멍은 최소한 상층과 하층배선층을 연결하는 접속구멍을 포함한다. 반도체 장치는 패키지내에 장착되고 복수개이 패키지 외부 리드부에 전기적으로 접속된다. 상층배선층안에 설치되는 복수개의 본딩패드부는 각변의 길이가 약 100㎛인 크기를 가지며, 알루미늄 배선 또는 금 배선으로 된 본딩패드선으로써 각각의 외부 리드부에 접속된다.
반도체 장치의 고집적화를 실현시키기 위하여 상층배선등의 배선폭이 감소된다. 이에 따라, 접속구멍의 바닥에서 배리어층이 상층배선층과 하층배선층 사이에서 형성된다. 이것은 상층배선층과 하층배선층을 형성하는 도전체 물질의 상호 확산을 제어하기 위한 것이다. 반면에, 주로 알루미늄 또는 알루미늄 합금으로 형성된 상층배선층은 스트레스 마이그레이션 내성(및 일렉트로-마이그레이션 내성)을 향상하기 위하여 고융점 금속 또는 고융점 금속합금막과 알루미늄 또는 알루미늄 합금막의 적층막으로 이루어진다. 이 경우, 고융점 금속막 또는 고융점 금속합금은 층간절연막과 직접 접촉된다. 전술한 적층구조를 갖는 상층배선층에서는, 외부 리드부를 본딩패드부에 접속하기 위한 본딩 배선(알루미늄 배선 또는 금 배선의)의 접속에 특별한 주의가 요구된다. 이것은 층간절연막과 고융점 금속막 또는 고융점 금속 합금막, 사이의 낮은 본딩력 때문이다. 즉, 본딩패드부에 초음파 진동을 인가하면서 본딩 배선의 접속을 수행할 때, 이 부분에서의 상층배선층은 층간절연막으로 부터 벗겨지는 경향이 있다. 이 문제를 해결하는 방법이 일본국 특개평 제3-127843호에서 개시되어 있다.
제1도는 전술된 공보에서 개시된 반도체 장치의 단면을 도시한다. 제1도에서 나타난 바와같이, 반도체 기판(401)의 표면상에 필드산화막(402)이 형성된다. 이 필드산화막(402)을 덮는 층간절연막은 필드산화막(402)을 직접 덮는 BPSG막(431)과 이 BPSG막(431)상에 형성되는 TEOS 산화막(433)의 적층막으로써 형성된다. 이 층간절연막상에, 상층배선패턴과 상층배선층이 형성된다. 상층배선은 알루미늄막(443)과 TEOS 산화막(433)의 상면에 직접 접촉하는 질화티타늄막(441)의 적층막으로 이루어진다. 상층배선은 표면보호막(451)이 의해 덮혀진다. 상층배선 위의 표면보호막(451)의 일부가 알루미늄막(443)에 접근하기 위한 개구를 설정하기 위하여 국부적으로 제거된다. 표면보호막(451)을 통하여 형성되고 알루미늄막(443)에 도달되는 개구로써 본딩패드부(456)가 형성된다.
진술된 구성으로써, 본딩 배선의 접속시에, 층간절연막으로 부터 상층배선의 벗겨짐이 성공적으로 방지된다. 또한, 층간절연막의 상층막부를 TEOS 산화막(433)으로 형성함으로써, 질화티타늄막(441)과 층간절연막의 밀착성이 향상된다는 사실이 상기 공보에서 기재되어 있다.
전술된 공보에서 개시된 반도체 장치에서, 상층배선의 본딩패드부에 대한 본딩 배선의 접속인 경우, 층간절연막으로부터 상층배선이 벗겨지는 문제가 해결될 수 있다. 이 경우, 층간절연막에서 설치되고 하층배선층에 도달되는 접속구멍의 바닥부에서, 상층배선을 형성하는 질화티타늄막은 하층배선에 직접 접촉한다. 그러나, 상기 구성의 상층배선에서, 접속구멍을 통하여 접속 되는 상층배선과 하층배선 사이의 접촉저항은 질화티타늄막이 없는 경우에 비하여 수백배 커진다.
접촉저항의 증가를 억제하기 위한 방법으로서, 층간절연막의 상면과 직접 접촉하는 티타늄막과 질화티타늄막과 알루미늄 또는 알루미늄 합금막의 3층으로 구성되는 적층막을 최소한 포함하는 구성으로 상층배선을 형성하는 방법을 취하여 왔다. 전술된 상층배선의 적층된 3층 구조에서, 층간절연막에서 형성되고 하층배선층에 도달하는 접속구멍의 바닥에서는, 상층배선을 형성하는 티타늄막 또는 하층배선을 형성하는 도전체물질과 티타늄의 티타늄 합금막은 하층배선층과 직접 접촉되고, 질화티타늄은 하층배선층과 직접 접촉하지 않는다. 그러므로, 접촉저항의 증가가 제한된다. 그러나, 적층된 3층 구조를 포함하는 상층배선에서, 상층배선의 본딩패드에 대한 본딩 배선을 접속함에 있어서 상층배선이 층간절연막으로부터 벗겨지는 경향이 있는 문제점이 중요하게 된다.
본 발명자들은 상기 3층 적층구조를 포함한 상층배선에 있어서, 본딩패드부에 본딩선을 접속할때, 상층배선이 층간절연막으로부터 벗겨지는 경향이 있다는 것의 원인을 1993년 춘계, 제40회 응용물리학 관계 연합강연회 강연집 671페이지(강연번호 29p-ZY-3)에서 보고 하였다.
여기서, 직접 벗겨짐에 대한 측정방법은 MIL 사양, 방법 2011.4 본딩강도(파괴적 본드 인장시험)에 의한 것이다. 층간절연막은 다음의 3종류 였다.
A : 원료의 하나로서 TEOS를 취한 CVD법(LPCVD법)에 의해 형성된 BPSG막.
B : 원료의 하나로서 TEOS를 취한 플라즈마 CVD법에 의해 형성된 실리콘 산화막.
C : 실란계 가스와 일산화이질소 가스를 취한 플라즈마 CVD법에 이해 형성된 실리콘 산화막.
한편, 본딩 배선으로 알루미늄 배선이 채택되었다. 또한, 본딩 방법으로서 초음파 본딩법이 채택되었다.
이렇게 얻어진 샘플에 대하여, 상기 방법으로 벗겨짐이 발생하는 비율을 비교해 본 결과, A:B:C=7.1%:0.7%:0.0%가 얻어졌다. 벗겨짐이 발생하는 율은 스크래치 테스트에서 벗겨짐의 발생시 가중과 밀접하게 관련된다. 본 발명자들은 만약 스크래치 테스트에 있어서 벗겨짐의 발생시의 가중이 53g 이상이라면, 실용상이 문제는 생기지 않는다는 결론을 내리게 되었다.
본 발명자들이 수행한 추가의 테스트에서, 상기의 공보에서 개시된 반도체 장치의 구성에서도, 상층배선이 BPSG막상에 직접 설치될 때, 즉 층간절연막이 BPSG막으로만 형성될 때, 스크래치 테스트에서의 벗겨짐 발생시의 가중은 90g 이상이 된다. 그러므로, 실용상 아무런 문제가 없게 된다.
제2도는 전술한 보고서의 스크래치 테스트 등에서 사용된 샘플의 구조를 보여주는 반도체 장치의 단면도이다. 제2도에서 나타난 바와 같이, P형 실리콘 기판(501)상에서, 필드 산화막(502)이 형성된다. 필드 산화막(502)은 600nm의 두께를 갖는 층간절연막(531)으로 덮힌다. 층간절연막(531)는 벗겨짐 발생율을 조사하는데 사용된 샘플과 유사한 아래의 3종류이다.
A : 원료의 하나로서 TEOS를 취하는 저압 CVD법(LPCVD법)에 의해 형성되는 BPSG막과,
B : 원료의 하나로서 TEOS를 취하는 플라즈마 CVD법에 의해 형성되는 실리콘 산하막 및,
C : 실란계 가스와 일산화이질소 가스를 취하는 플라즈마 CVD법에 의해 형성되는 실리콘 산화막.
전술된 구조의 샘플의 형성후, 30초간 650℃로 가열함으로써 급속열처리(RTA)를 수행한 다음에 스크래치 테스트를 하였다. 층간절연막의 차이에 따른 벗겨짐 발생시 가중을 비교함으로써, A:B:C=4.00g:50.2g:63.8g의 결과를 얻었다.
전술된 구조의 샘플의 티타늄막(542)과 층간절연막(531) 사이의 인터페이스를 X선 광전자분광법(XPS)으로 측정하여, 산화 티타늄(TiOx(x=2-a))이 존재하였고 이 TiOx의 초당 카운트수(CPS)는 층간절연막의 조성에 의존한다는 결론을 얻었다.
제3도는 스크래치 테스트에서 벗겨짐 발생시 가증과 TiOx의 XPS 강도 사이의 관계를 보여주는 그래프이다. 제3도에서 보듯이, 티타늄막(542)과 층간절연막(531) 사이의 인터페이스에서의 TiOx의 양이 더 작을 수록, 스크래치 테스트에서의 벗겨짐 발생시 더 큰 가중을 가져온다.
상층배선의 조성과 층간절연막의 조성의 조합을 개선함으로써, 본딩패드부로 형성되는 상층배선과 상층배선의 기초로서의 층간절연막 사이의 밀착성을 향상시킬 수 있고, 상층배선과 하층배선 사이의 접촉저항을 저레벨로 제한할 수 있는 반도체 장치와 이를 제조하는 방법을 제공하는 것이 본 발명의 한 목적이다.
본 발명의 일태양에 따른 반도체 장치는 선택적으로 형성되는 필드산화막을 갖는 실리콘 기판과, 적어도 상기 실리콘 기판의 표면상에 설치된 하층배선층과, 소정의 위치에서 형성되고 상기 하층배선층까지 도달되는 접속구멍을 가지며 상기 실리콘 기판과 상기 하층배선층을 덮는 층간절연막과 상기 층간절연막상에서는 이 층간절연막의 상면을 직접 덮은 제1의 질화티타늄막과 티타늄막과 제2의 질화티타늄막과 알루미늄 또는 알루미늄 합금막을 적어도 포함하여 이루어지는 적층구조를 가지며 상기 접속구멍에서는 상기 티타늄막과 상기 제2의 질화티타늄막과 상기 알루미늄 또는 알루미늄 합금막을 적어도 포함하여 이루어지는 적층구조와 티타늄 합금막과 상기 제2의 질화티타늄막과 상기 알루미늄 또는 알루미늄 합금막을 적어도 포함하여 이루어지는 적층구조, 및 티타늄 합금막과 상기 티타늄막과 제2의 질화티타늄막과 상기 알루미늄 또는 알루미늄 합금막을 적어도 포함하여 이루어지는 적층구조를 중의 하나를 갖는 상층배선과, 상기 층간절연막과 상기 상층배선을 덮은 표면보호막 및, 상기 표면보호막을 통하여 설치되고 상기 상층배선에 도달하는 개구부 및 이 개구부를 통하여 노출되는 상층배선의 일부로 이루어지는 본딩패드를 포함한다.
바람직한 구성에서, 층간절연막의 적어도 상면은 실리콘과 화학적으로 결합하지 않는 질소를 포함하는 실리콘 산화막으로 형성된다.
본 발명의 제2태양에 의하면, 반도체 장치의 제조방법은 실리콘 기판의 표면상에 필드 산화막을 형성하는 공정과, 적어도 상기 실리콘 기판의 표면상에 하층배선층을 형성하는 공정과, 상기 실리콘 기판과 상기 하층배선층을 덮는 층간절연막을 형성하고 상기 층간절연막을 덮는 제1의 질화티타늄막을 형성하는 공정과, 상기 하층배선에 도달하는 접속구멍을 형성하기 위하여 소정의 위치에서 상기 제1의 질화티타늄막과 상기 층간절연막을 순차적으로 에칭하는 공정과, 전체표면에 대하여 티타늄막과 제2의 질화티타늄막을 순차적으로 형성하고 전체표면에 대하여 티타늄막과 제2의 질화티타늄막을 순차적으로 형성하고 전체표면에 대하여 추가로 적어도 알루미늄 또는 알루미늄 합금막을 형성하는 공정과, 상층배선을 형성하기 위하여 적어도 상기 알루미늄 또는 알루미늄 합금막에 대하여 에칭하고 추가로 상기 제2의 질화티타늄막, 상기 티타늄막과 제1의 질화티타늄막을 순차적으로 에칭하는 공정 및, 전체표면에 대하여 표면보호막을 형성하고 상기 상층배선까지 도달하는 개구를 형성하기 위하여 소정의 위치에서 에칭하는 공정을 포함한다.
본 발명의 제3태양에 의하면 반도체 장치를 제조하는 방법은 실리콘 기판의 표면상에 필드산화물을 형성하는 공정과, 적어도 상기 실리콘 기판의 표면상에 하층배선층을 형성하는 공정과, 실란계 가스와 일산화이질소 가스의 물질로써 플라즈마 CVD 방법에 이해 형성되는 실리콘 산화막의 층간절연막을 적어도 전체표면에 형성하는 공정과, 상기 층간절연막의 상면을 플라즈마로써 처리하는 공정과, 상기 하층배선층에 도달하는 접속구멍을 형성하기 위하여 소정의 위치에서 상기 층간절연막을 에칭하는 공정과, 전체표면에 대하여 티타늄막과 질화티타늄막을 순차적으로 형성하고 전체 표면에 대하여 적어도 알루미늄 또는 알루미늄 합금막을 추가로 형성하는 공정과, 상층배선을 형성하기 위하여 적어도 상기 알루미늄 또는 알루미늄 합금막을 에칭하고 제2의 질화티타늄막과 티타늄막을 순차적으로 추가 에칭하는 공정 및, 전체표면에 대하여 표면보호막을 형성하고 상기 상층배선에 도달하는 개구를 형성하기 위하여 소정의 위치에서 에칭하는 공정을 포함한다.
본 발명의 제4태양에 따른 반도체 장치의 제조방법은, 실리콘 기판의 표면상에 필드산화막을 형성하는 공정과, 적어도 상기 실리콘 기판의 표면상에 하층배선층을 형성하는 공정과, 실란계 가스와 일산화이질소 가스의 물질로써 플라즈마 CVD 방법에 의해 형성되는 실리콘 산화막의 층간절연막을 적어도 전체표면에 형성하는 공정과, 상기 하층배선층에 도달하는 접속구멍을 형성하기 위하여 소정의 위치에서 상기 층간절연막을 에칭하는 공정과, 전체표면에 대하여 티타늄막과 질화티타늄막을 순차적으로 형성하고 전체 표면에 대하여 추가로 적어도 알루미늄 또는 알루미늄 합금막을 형성하는 공정과, 상층배선을 형성하기 위하여 적어도 상기 알루미늄 또는 알루미늄 합금막을 에칭하고 제2의 질화티타늄막과 티타늄막을 순차적으로 추가 에칭하는 공정 및, 전체표면에 대하여 표면보호막을 형성하고 상기 상층배선에 도달하는 개구를 형성하기 위하여 소정의 위치에서 에칭하는 공정을 포함한다.
본 발명의 제5태양에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판을 덮는 제1절연막과, 상기 반도체 기판내에 선택적으로 형성된 확산층의 한 부분과 상기 제1절연막내에 묻힌 배선층의 한 부분 중 적어도 하나를 노출시키기 위하여 상기 제1절연막내에 선택적으로 형성되는 제1구멍과, 상기 제1구멍을 통하여 상기 확산 영역의 한 부분과 상기 배선층의 한부분 중의 적어도 하나와 접촉하는 상기 제1절연막상에서 형성되는 도체층으로서, 상기 도체층은 도전층 및 상기 도전층 아래에서 선택적으로 형성되는 질화티타늄막으로 이루어지며, 상기 도전층은 직접 접촉에 의해 상기 제1 절연막상에서 형성되는 상기 질화티타늄막과 이 질화티타늄막상에서 형성되는 상기 도전층의 부분으로 이루어지는 제1부와 상기 질화티타늄막의 개재없이 상기 확산층의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 접촉하여 형성되는 상기 도전층의 또 다른 부분으로 이루어지는 제2부를 갖는 도체층과, 상기 도전층을 덮기 위하여 형성되는 제2절연막 및, 본딩패드를 정의하는 상기 도체층의 상기 제1부의 부분을 노출시키기 위하여 상기 제2절연막내에 선택적으로 형성되는 제2구멍을 포함한다.
본 발명의 제6태양에 따른 반도체 장치의 제조 방법은, 반도체 기판을 제1절연막으로 덮는 공정과, 상기 반도체 기판내에 선택적으로 형성되는 확산층의 한 부분과 상기 제1절연막내에 묻히는 배선층의 한 부분 중 적어도 하나를 노출시키기 위하여 상기 제1절연막내에 제1구멍을 선택적으로 형성하는 공정과, 상기 확산영역의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 떨어져서 상기 제1절연막의 한 부분상에 형성되는 질화티타늄막과 상기 질화티타늄막에 따라 신장되면서 상기 확산층의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 접촉하여 형성되는 도전층으로 이루어지는 도체층을 상기 제1절연막상에 형성하는 공정과, 상기 도체층과 상기 절연막을 제2절연막으로 덮는 공정과, 상기 질화티타늄막 위에 위치한 상기 도전층의 부분을 노출시키기 위하여 상기 제2절연막내에 제2구멍을 선택적으로 형성하는 공정을 포함한다.
바람직한 구성에서, 상기 제1구멍은 상기 질화티타늄막을 마스크로 이용함으로써 상기 제1절연막내에서 형성되고 상기 도체층은 상기 도전층이 상기 질화티타늄막에 따라 신장되면서 상기 확산층의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 접촉하여 형성되도록 상기 제1구멍을 채우면서 상기 질화티타늄상에 상기 도전층을 증착함으로써 형성된다.
바람직한 구성에서, 상기 제1구멍은 상기 질소 함유막을 마스크로 이용함으로써 상기 제1절연막내에서 형성되고, 상기 질화티타늄막은, 티타늄막이 상기 제1구멍을 통하여 상기 확산층의 상기 부분과 상기 배선층의 상기 부분중 적어도 하나와 접촉되도록 하면서 상기 질소 함유막상에 티타늄막을 증착하고 상기 질소 함유막에 함유된 질소와 상기 티타늄막을 반응시킴으로써 형성된다.
바람직한 구성에서, 상기 제1절연막은 질소를 함유하며, 상기 질화티타늄막은, 상기 티타늄막이 상기 제1구멍을 통하여 상기 확산층의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 접촉되도록 하면서 상기 제1절연막상에 티타늄막을 증착하고 상기 제1절연막에 함유된 질소와 상기 티타늄막을 반응시킴으로써 형성된다.
본 발명에 의하여 본딩패드부로로써 형성되는 상층배선과 상층배선의 하층으로서의 층간절연막 사이의 밀착력이 향상 가능하다. 또한, 상층배선과 하층배선 사이의 접촉저항은 충분히 낮은 값으로 제한가능하다.
본 발명은 아래에서 주어지는 상세한 설명과 발명의 한계로서가 아니라 오직 설명과 이해를 돕기 위한 본 발명의 실시예에 대한 첨부된 도면으로부터 좀더 완전하게 이해될 것이다.
이하에서는 4a 내지 12도를 참조하여 바람직한 실시예에 의한 본 발명을 상세히 설명하기로 한다.
아래의 설명에서, 다수의 특정한 상세가 본 발명의 완전한 이해를 위하여 설명된다. 그러나, 당업자가 이러한 특정한 상세 없이 본 발명을 실용할 수 있음은 명백하다. 다른 예에서, 공지된 구조는 본 발명에 대해 불필요한 모호함을 피하기 위하여 도시하지 않았다.
제4a 내지 4c도는 본 발명에 의한 반도체 장치의 제조방법에 대한 제1실시예에서의 공정순으로 나타내는 반도체 장치의 단면이다.
먼저, 제4a도와 같이, 소자를 분리하기 위한 필드산화막(102)이 P형 실리콘기판(101) 상에서 선택적으로 형성된다. 필드산화막(102)에 의해 피복되지 않은 실리콘 기판의 표면 영역에 N+확산층 등이 형성된다.
상기의 실시예에서, 하층배선층은 N+형 확산층(103)으로써 형성된다. 이 반도체 장치의 전체표면상에서 소정 두께이 BPSG막이 증착되고 리플로우(reflow)처리되어 BPSG 막의 층간절연막(131)을 형성한다. 층간절연막(131)의 제조방법은 예컨대 원료의 하나로서 TEOS를 취하는 LPCVD법이다.
그리고나서, 반응성 스퍼터링(sputtering)을 사용하여, 예를들어 50nm정도의 두께를 갖는 질화티타늄막(141a)이 제1이 질화티타늄(TiN)막으로서 전체표면에 증착된다. 다음에, 공지된 사진석판 기술 또는 반응성 이온 에칭법(RIE)을 채택하여, N+형 확산층(103)(하층배선층으로서) 등에 도달되는 접속구멍으로서 접속구멍(136)이 형성된다.
층간절연막은 반드시 BPSG막일 필요는 없고 산화 실리콘막, 산화된 질화실리콘막, 질화티타늄막 또는 이들을 적층한 막도 가능하다.
다음에, 제4b도에 나타난 바와 같이, 스퍼터링 또는 반응성 스퍼터링을 사용하여 예를들어 두께가 30nm 정도인 티타늄(Ti)막 (142)과 두께가 100nm정도인 질화티타늄막(141b)이 제2 질화티타늄으로서 연속적으로 증착된다. 계속해서, 합금화처리가 소정의 온도에서 수행된다. 접속구멍(136)의 바닥부에서, 티타늄 실리사이드막 등과 같은 티타늄 합금막이 형성된다. 이때, 접속구멍(136) 내에서, 티타늄막(142)의 잔류여부는 막의 형성시의 티타늄막의 두께와 합금화 처리의 조건에 의존한다.
합금화 처리는 접촉저항을 감소시키기 위한 것이고 알루미늄계 합금막의 하층배선이 존재하는 경우에는 이 처리가 수행되지 않는다. 이 경우에는 나중에 형성되는 상층배선을 위한 수소 분위기하에서 알루미늄 합금화 처리를 함으로써 접촉저항의 감소가 달성된다. 이 경우에, 티타늄 실리사이드막이 알루미늄 합금화 처리 공정에서 조차 접속구멍(136)의 바닥에 형성되지 않는다.
다음에, 소정 두께의 알루미늄 합금막(143)이 전체표면에 대하여 증착된다. 이것에 의하여, 접속구멍(136)은 알루미늄 합금막(143) 내에 매설된다. 이 알루미늄 합금막(143)은 알루미늄-실리콘-구리 합금층과 같은 알루미늄 기재 합금층이다. 도면에서는 도시되지 않았지만, 응용상 필요하다면 텅스텐층, 몰리브덴층, 티타늄-텅스텐 층과 같은 고융점금속 또는 고융점 합금을 증착하는 것이 가능하다.
다음에, 제4c도에서 나타난 바와 같이, 공지된 사진석판기술과 RIE를 사용하여, 알루미늄 합금막(143), 질화티타늄막(141b), 티타늄막(142), 질화티타늄막(141a)이 에칭되어 적층막인 상층배선의 원하는 구성을 형성한다.
다음에, 플라즈마 CVD법에 의하여, 산화 실리콘계 절연막, 산화된 질화실리콘막, 질화실리콘막 또는 이들을 적층한 막인 표면보호막(151)이 전체 표면에 걸쳐 형성된다. 수소 분위기하에서의 알루미늄 합금화 처리는 표면보호막(151)의 전이나 후에 수행된다.
계속해서, 표면보호막(151)의 소정부분에, 각변이 약 100㎛인 크기를 갖고 상층배선의 알루미늄 합금막(143)에 도달하는 개구부가 형성된다. 이것에 의해, 본딩패드부(156)는 개구부와 이 개구부룰 통하여 노출되는 상층배선으로 형성된다. 그러므로, 반도체 장치의 상기 실시예가 얻어진다.
반도체 장치 제조방법의 제1실시예에서, 상층배선부를 형성하는 질화티타늄막(141a)은 층간절연막(131)의 상면과 직접 접촉된다. 그러므로, 초음파 진동등을 이용하여 본딩배선을 상층배선의 본딩패드부에 접속시킬 때, 층간절연막(131)으로부터 상층배선이 벗겨지는 문제가 해결가능하다. 즉, 질화티타늄막(141a)은 상층배선과 층간절연막(131) 사이의 밀착성을 향상시키는 역할을 한다. 층간절연막(131)이 BPSG로써 형성된 경우에도, 스크래치 테스트에서의 벗겨짐 발생시의 기중은 90g 이상이라는 점을 강조하고자 한다.
반면에, 접속구멍(136)에는, 하층배선층으로서의 N+확산층(103)에 직접 접속된 상층배선부는 티타늄 실리사이드막(144)이다. 그러므로, 접촉저항의 증가가 제한된다. 즉, 티타늄막(142)은 상층배선과 하층배선 사이의 접촉저항을 감소시키는 역할을 한다.
제2의 질화실리콘막으로서의 질화티타늄막(141b)은 상층배선의 주재료인 알루미늄과 하층배선층 사이에서 배리어층으로서의 역할을 한다. 한편, 본 실시예는 알루미늄 합금막(143) 상에서 고융점 금속이나 고융점 금속합금층을 형성하는데 아무런 문제를 일으키지 않으며, 높은 스트레스 마이그레이션 내성을 갖는 상층배선이 쉽게 얻어진다.
상기의 제조방법이 제1실시예는 다층배선을 갖는 반도체 장치에 응용가능하다. 제5도는 다층구조를 갖는 반도체 장치의 단면을 보여준다. 제5도를 참조하여, 제1실시예가 다층배선에 응용가능하다.
필드 실리콘 산화막(102), N+형 확산층(103) 등이 설치되는 P형 실리콘 기판(101)은 실리콘 산화막의 제1의 층간절연막(111)으로 덮혀진다.
층간절연막(111)에 N+형 확산층(103)등에 도달되는 접속구멍(116)이 설치된다. 접속구멍(116)을 경유하여, 층간절연막(111) 상에 형성되는 하층배선(121)은 N+형 확산층(103)등에 접속된다. 하층배선(121)은 다결정 실리콘막, 고융점 금속막, 고융점 금속 실리사이드막, 고융점 금속 풀리사이드막 등으로 형성된다. 하층배서(121)을 포함하는 층간절연막(111)의 상면은 BPSG막을 갖는 제2의 층간절연막(131)으로 덮힌다. 이 층간절연막(131)에서, 하층배선(121)에 도달하는 접속구멍(136a)이 형성된다. 이 접속구멍(136a)을 통하여, 상층배선의 해층배선(121)에 접속된다. 층간절연막(131a)의 상면상의 상층배선이 구조는 질화티타늄막(141a), 티타늄막(142), 질화티타늄막(141b)과 알루미늄 합금막(143) 등으로 적층된 구조이다. 접속구멍(136a)에 대한 상층배선의 구조는 티타늄 합금막(147), 티타늄막(142), 질화티타늄막(141b)과 알루미늄 합금막(143)등으로 적층된 구조이다.
다음에는, 본 발명에 의한 반도체 장치의 제조방법의 또다른 실시예에 대하여 설명한다. 1993년 춘계, 제40회 응용물리학 관계 연합강연회 강연집 671페이지(강연번호 29p-ZY-3)에서 행한 보고서를 근거로 하여, 본 이후의 연구를 통하여 본 발명자들은 이하의 것들을 알게 되었다.
상기의 보고서에서는, 3종류의 층간절연막, 즉, A : 원료의 하나로서 TEOS를 취하는 저압 CVD법(LPCVD법)에 의해 형성된 BPSG막과, B : 원료의 하나로서 TEOS를 취하는 플라즈마 CVD법에 의해 형성된 실리콘 산화막 및, C : 실란계 가스와 일산화이질소 가스를 취하는 플라즈마 CVD법에 의해 형성된 실리콘 산화막 사이의 인터페이스에서의 TiOx에 주목하였다. 제3도에서 나타낸 결과는 PTA 후의 모든 데이타이다. RTA 전후에 스크래치 테스트에서의 벗겨짐 발생시 가중의 변화는 균일하지 않았다. 즉, 층간절연막이 A나 B인 경우, 벗겨짐 발생시의 가중은 RTA 후에 감소되었다. 반면에, 층간절연막이 C인 경우에만, 벗겨짐 발생시의 가중이 RTA후에 증가되었다. 벗겨짐 발생시의 가중에 영향을 주는 인자 중의 하나가 TiOx의 양이며, 또다른 인자이 존재가 고려될 수 있다. 그러므로, 인터페이스 근방에서의 질소를 주목한다.
XPS에 의하여, 층간절연막이 A 또는 B일때, 질소가 충내에 존재하지 않는다. 그러나, 층간절연막이 C인 경우에는 층내에 질소가 존재한다. RTA 전후에 XPS에 의해 질화티타늄(TiN)을 형성하는 질소를 탐지하면, 층간절연막이 A와 B인 경우에 TiN을 형성하는 질소 양의 변화는 거의 없다. 반면에, 층간절연막이 C인 경우에는, TiN을 형성하는 질소 양은 RTA 후에 크게 증가된다. 층간절연막이 A나 B인 경우에도, TiN을 형성하는 질소는 층간절연막과 티타늄막 사이의 인터페이스 근방에서 탐지된다는 사실을 주지할 필요가 있다, 그러나, 티타늄막상에 형성된 질화티타늄막으로 인한 백그라운드가 됨을 고려하여야 한다.
이하에서 논의할 반도체 장치의 제조방법의 또다른 실시예는 XPS 등을 사용한 질소의 탐지를 통하여 얻어진 발견에 근거한다.
제6a 내지 6c도는 본 발명에 따른 반도체 장치의 제조방법에 또다른 실시예의 처리공정을 나타내는 단면도이다.
먼저, 제6a도에서 도시된 바와 같이, 소자들을 분리하기 위한 필드산화막(202)이 P형 실리콘 기판(201)의 표면상에 선택적으로 형성된다. 그런 다음, 소정 두께의 BPSG막이 전체표면상에 증착되고 리플로우 처리되어 BPSG 막의 하층절연막(211)을 형성한다. 실란 가스와 일산화이질소(N2O) 가스를 원료로 하여 약 350℃의 온도에서의 플라즈마 CVD법을 이용하여, 상층 절연막으로 소정 두께의 질소 함유 실리콘 산화막(232)(질소성분은 나중에 설명하기로 한다)이 증착된다. 계속해서, 500W정도의 전력으로, 질소 함유 실리콘 산화막(232) 표면상에서 형성되는 약 10 내지 20 nm의 질소플라즈마 처리층(233)을 형성하기 위하여 질소 분위기속에서 플라즈마 처리가 수행된다.
다음에, 제6b도에서 나타난 바와같이, 질소플라즈마 처리층(233), 질소 함유 실리콘 산화막(232)과 층간절연막(211)이 연속적으로 에칭되어 N+확산층(203)에 도달하는 접속구멍(236)을 형성한다. 계속해서, 스퍼터링 및 반응성 스퍼터링에 의하여, 소정 두께의 티타늄막(242)과 소정 두께의 질화티타늄(241b)(마지막에 제2의 질화티타늄막을 형성)이 차례로 증착된다. 이러한 연속적인 스퍼터링 도중에, 약 20nm의 질화티타늄막(241c)의 티타늄막(242)과 질소플라즈마 처리층(233) 사이의 인터페이스내에서 형성된다. 질화티타늄막(241c)의 존재(여기서 논의는 무시한다)는 XPS를 통하여 확인된다. 구조의 관점에서 볼 때, 이 질화티타늄막(241c)은 제1의 질화티타늄막을 형성하는 사실을 주지할 필요가 있다.
계속해서, 제6c도에 나타난 바와 같이 전술한 제1실시예와 비슷하게 소정 두께의 알루미늄 합금막(243)이 전체 표면에 증착된다. 또한, 필요시, 고융점 금속막 또는 고융점 합금막이 전체 표면에 증착될 수도 있다. 이어서, 알루미늄 합금막(243), 질화티타늄막(241b), 티타늄막(242)과 질화티타늄막(241c)이 차례로 에칭되어 적층막의 상층배선의 원하는 구성을 형성한다.
다음에, 표면보호층(251)이 전체 표면에서 증착된다. 수소 가스 분위기하이 알루미늄 합금처리는 표면보호층의 형성 전후에 수행된다. 각변의 크기가 약 100㎛이고 상층배선에 도달하는 개구가 표면보호층(251)이 소정 부분에 형성된다. 이 개구와 이 개구를 통하여 노출된 상층배선에 의하여, 본딩패드부(256)가 형성된다. 이것으로 반도체 장치의 본 실시예가 얻어진다.
전술한 제2의 실시예에서, 제6b도 단계에서의 벗겨짐 발생시 가중은 63.8g으로, 이것은 전술한 제1의 실시예의 가중보다 작은 값이다. 그러나, 이것은 실용상 적합한 값이다. 또한, 접촉저항이 감소된다.
제7도와 제8도는 오제 전자분광법을 이용하여 전술한 제2실시예에서의 질소 함유 실리콘 산화막(232)의깊이 방향으로의 원자분포를 보여주는 그래프이다. 제7 및 8도로부터 아래의 사항이 명확해진다.
먼저, 제7도와 같이, 형성단계에서의 질소 함유 실리콘 산화막(232)은 수퍼센트의 질소를 포함한다. 다음에, 제8도에 나타낸 바와 같이, 플라즈마 처리를 통하여, 질소 함유 실리콘 산화막(232)에서는 더 높은 질소농도의 층(즉, 질소플라즈마 처리층(233))이 형성되어 있다. 도시되지 않았지만, XPS 측정법에 따라, 실리콘 산화막(232)에서 존재하는 질소는 질화실리콘(Si3N4) 내의 질소(실리콘과 결합된)의 결합에너지와 다른 결합에너지를 갖는다. 전술한 실시예에서, 화학적으로 활성인 티타늄막이 실리콘과 결합하지 않는 많은 양의 질소를 함유하는 질소플라즈마 처리층상에서 형성되기 때문에, 질화티타늄막(241c)이 형성된다는 사실을 고려하여야 한다. 본 발명자들이 행한 실험을 통하여, 티타늄막이 질화실리콘막, 산화된 질화실리콘막 등과 같은 질화물을 함유하는 절연층상에 형성되고 RTA가 수행되는 경우에도, 이들 사이의 인터페이스에서 어떠한 질화티타늄막이 형성되지 않는다. 즉, 이것은 실리콘과 화학적으로 결합된 질소는 화학적으로 활성인 티타늄에 대해서 조차 화학적인 결합을 확립하기 어렵다는 사실을 암시한다.
또한, 반도체 장치의 제조방법의 제2실시예는 다층배선을 갖는 반도체 장치에 응용가능하다. 다층배선 구조의 반도체 장치를 제조하는데 응용된 예가 제9도에 도시되어 있다.
필드 산화막(202), N+형 확산층이 설치된 P형 실리콘 기판(201)은 BPSG막인 제1 층간절연막(211)에 의해 덮혀진다. 이 층간절연막(211)상에서 하층배선(222)이 설치된다. 이 하층배선은 알루미늄 또는 알루미늄 합금막, 고융점 금속막, 고융점 금속 실리사이드막, 고융점 금속 폴리사이드막 등으로 형성된다. 하층배선(222)을 포함하는 층간절연막(211)의 상면이 질소 함유 실리콘 산화막(232)으로 덮힌다. 이 질소 함유 실리콘 산화막(232)의 표면상에서, 질소플라즈마 처리층(233)이 형성된다.
제2실시예의 응용에서, 상층배선과 하층배선 사이에서 2종류의 접속구멍이 있다. 이 접속구멍 중의 하나는 질소플라즈마 처리층(233), 질소 함유 실리콘 산화막(232) 및 층간절연막(211)을 통하여 N+형 확산층(203)에 도달되는 접소구멍(236a)이다. 나머지 다른 하나는 질소플라즈마 처리층(233)과 질소 함유 실리콘 산화막(232)을 통하여 하층배선(222)에 도달하는 접속구멍(237)이다. 이러한 접속구멍(236a, 237)에는 선택 성장된 도전층(246)이 설치된다. 선택 성장된 도전층(246)은 예를들어 알루미늄 또는 텅스텐으로 형성된다. 선택 성장된 도전층(246) 대신에 블랭킷법(blanket method)을 사용하여 접속구멍(236a, 237)내에 도전층을 형성할 수 있다. 질소플라즈마 처리층(233)의 상면상에 있는 상층배선의 구조는 전술한 제2의 실시예와 비슷하게 질화티타늄막(241a), 티타늄막(242), 질화티타늄막(241b)과 알루미늄 합금막(243)의 적층된 구조이다. 비슷하게, 선택 성장된 도전층(246)의 상면상에 있는 상층배선의 구조는 티타늄막(242), 질화티타늄막(241b) 및, 알루미늄 합금막(243)의 적층된 구조이다.
제1실시예의 응용예에서, 질화티타늄막(141a)이 존재하기 때문에 다층배선을 채택하더라도 도전층을 매설하기가 어렵다. 이와 같은 이유로, 상층배선과 최하층배선(N+형 확산층)을 직접 연결하는 접촉구멍을 형성하는 것을 피해왔다. 그러므로, 상층배선과 최하층배선을 직접 연결하는 데는 큰 점유면적이 필요하였다. 이에 비해, 전술한 제2실시예의 응용에서는, 접속구멍(236a, 237)내에 선택 성장된 도전층을 형성하는 것이 용이하기 때문에, 상층배선과 하층배선(N+형 확산층)을 직접 연결하는 것이 가능하다. 따라서, 이 응용은 다층배선을 채택하면서 접속구멍의 점유면적의 증가를 피하는 데 성공하고 있으며 크기를 축소하여 반도체 장치의 집적도를 증가시키는데 효과적이다.
제10a 내지 10c도는 본 발명에 따른 반도체 장치의 제조방법에 제3실시예를 나타내는 단면도이다.
먼저, 제10a도에서 나타난 바와 같이, 소자들을 분리시키기 위한 필드 산화막(302)이 P형 실리콘 기판(30)의 표면상에서 선택적으로 형성된다. 또한, N+형 학산층(303)이 형성된다. 원료로서 실란 가스와 일산 화이질소를 사용하는 플라즈마 CVD법에 이해, 소정 두께의 질소 함유 실리콘 산화막(332)이 전체표면에 증착된다.
다음에, 질소 함유 실리콘 산화막(332)의 소정부분은 에칭되어 N+형 확산층(303)에 도달하는 접속구멍(336)을 정의한다. 그리고나서, 스퍼터링 또는 반응성 스퍼터링법에 의하여 소정 두께에 티타늄막(342)과 소정 두께의 질화티타늄막(341b)(마지막에 제2 질화티타늄막을 형성한다) 이 차례로 전체표면에 증착된다.
나타난 실시예에서, 전술한 제2 실시예와는 달리, 이 단계에서 질화티타늄막이 질소 함유 실리콘 산화막(332)과 티타늄막(342) 사이의 인터페이스에서 명확히 탐지되지 않는다는 사실을 알 필요가 있다. 이것은 질소 함유 실리콘 산화막(332) 내의 질소 함유량에 의존하는 것으로 간주된다. 또한, 이 단계에서, 스크래치 테스트에서 벗겨짐 발생시의 가중은 대략 50.6g이다.
다음에, 제10b에서 나타난 바와 같이, 650℃의 질소 분위기속에서 30초간 RTA를 수행한다. 이것에 의해, 질소 함유 실리콘 산화막(332)과 티타늄막(342)(접속구멍(336)의 측벽을 포함하여) 사이의 인터페이스에, 약 30nm두께의 질화티타늄막(341c)이 형성된다(상세한 것은 후술함), 반도체 장치의 구조에서, 이 질화티타늄막(341c)은 제1 질화티타늄막이 된다. 반면에, 접속구멍(336) 바닥의 N+형 확산층(303)과 티타늄막(342) 사이의 인터페이스에서, 티타늄막 실리사이드막(344)이 형성된다.
계속해서, 제10c도에서 나타낸 바와 같이, 소정 두께이 알루미늄 합금막(343)은 전술한 제1 및 2실시예와 비슷하게 전체표면상에 증착된다. 또한, 필요하다면, 고융점 금속막 또는 고융점 합금막이 알루미늄 합금막(343)을 덮도록 형성될 수도 있다.
그리고나서, 알루미늄 합금막(343), 질화티타늄막(341a), 티타늄막(342), 및 질화티타늄막(341c)이 원하는 상층배선의 구성을 형성하기 위하여 에칭된다. 그런다음, 표면보호막(351)이 전체표면에 증착된다. 수소 분위기하의 알루미늄 합금화 처리는 표면부호막(351) 형성 전후에 수행된다. 다음에, 표면부호막(351)의 소정 부분에, 각변의 길이가 약 100㎛이고 상층배선에 도달하는 개구가 형성된다. 개구와 이 개구를 통하여 노출된 상층배선에 의하여 본딩패드(356)가 형성되어 본 실시예의 반도체 장치가 얻어진다.
본 실시예의 제조방법이 제2 실시예보다 제조방법이 간단함에도 불구하고, 스크래치 테스트에서 벗겨짐 발생시 가중값은 제10b도의 단계에서는 제2 실시예의 가중값보다 큰 63.8g이다. 또한 이 값은 제1 실시예의 값보다 작으나 실용상 응용이 가능하다. 접촉저항도 감소될 수 있다. 질소함유 실리콘 산화막(332)의 증착후에, 질소 분위기하의 플라즈마 처리가 수행될 수 있다.
제11도는 XPS에 의해 측정되는 질소의 에너지 스펙트럼 분포를 나타내는 그래프이다. 제11도로부터 알 수 있듯이, 제3 실시예의 제10b도의 단계에서, 질화티타늄막이 형성되는 것이 명확하다. 약 367eV의 결합 에너지를 갖는 질소의 존재는 티타늄 질소의 존재를 명확히 가리킨다. 이 값의 피이크는 2개로 나누어진다. 하나는 원래부터 존재하는 질화티타늄막(341b)의 피이크이다. 나머지 다른 피이크의 존재는 질화티타늄막(341c)이 티타늄막(242)과 질소 함유 실리콘 산화막(332)으로부터 새롭게 형성되는 것이 명확하다. 질소 함유 실리콘 산화막내의 약 399eV의 결합에너지를 갖는 질소는 실리콘과 결합된 질소가 아니다.
전술한 제조방법에 제3 실시예는 다층배신을 갖는 반도체 장치에도 응용할 수 있다. 제12도는 다층구조를 위한 반도체 장치의 제조방법의 제3 실시예의 응용예를 보여준다.
필드산화막(302), N+형 확산층 등이 형성된 P형 실리콘 기판(301)은 BPSG 막의 제1의 층간절연막(311)에 의해 덮힌다. 제1 층간절연막(311)상에서, 하층배신(321)이 형성된다. 하층배선은 다결정 실리콘막, 고융점 금속막, 고융점 금속 실리사이드막, 고융점 풀리사이드막 등으로써 형성된다. 하층배선(321)을 포함하는 층간절연막(311)의 상면은 질소 함유 실리콘 산화막(332)로 덮혀진다.
제3 실시예의 응용에서도, 상층배선과 하층배선 사이에 2개의 접속구멍이 있다. 하나는 질소 함유 실리콘 산화막(332)과 층간절연막(311)을 경유하여 N+형 확산층(303)에 도달하는 접속구멍(336a)이다. 나머지 하나는 질소 함유 실리콘 산화막(332)을 통하여 하층배선(321)에 도달하는 접속구멍(337)이다. 이들 접속구멍(336a, 337)을 위하여, 소정 길이의 선택 성장 도전층(346)이 각각 설치된다. 선택 성장 도전층(346)은 텅스텐, 다결정 실리콘 등으로 형성된다. 선택 성장 도전층(346)대신에, 도전막이 블랭킷법에 의해 접속구멍(336a, 337)내부에서 형성될 수 있다. 질소 함유 실리콘막(332)의 상면상에 있는 상층배선 구조는 질화티타늄막(341c), 티타늄막(342), 질화티타늄막(341b)과 합금막(343)의 적층된 막이다. 반면에, 선택 성장 도전층(346)상의 상층배선 구조는 티타늄 합금막(347), 티타늄막(342), 질화티타늄막(341b)과 합금막(343)의 적층된 막이다. 전술한 제2 실시예의 응용예와 비슷하게, 제3 실시예의 응용에는 다층배선을 채택하면서 접속구멍의 점유면적의 증가를 피하는 데 성공하고 있으며 크기를 축소하여 반도체 장치의 집적도를 증가시키는 데 효과적이다.
본 발명의 예시적인 실시예에 대하여 설명되고 도시되었지만, 본 발명의 기술적 범위를 이탈하지 않으면서 이들에 대하여 다양한 변화와 생략과 부자가 될 수 있음을 당업자는 이해하여야 한다. 그러므로, 본 발명은 전술한 특정 실시예에 제한되어서는 아니되고 첨부된 청구항과 등가의 범위 및 둘러싸인 범위내에서 구체화 가능한 모든 실시예를 포함하여야 한다.

Claims (10)

  1. 선택적으로 형성되는 필드산화막을 갖는 실리콘 기판과, 적어도 상기 실리콘 기판의 표면상에 설치된 하층배선층과, 소정의 위치에서 형성되고 상기 하층배선층까지 도달되는 접속구멍을 가지며 상기 실리콘 기판과 상기 하층배선층을 덮는 층간절연막과, 상기 층간절연막상에서는 상기 층간절연막의 상면을 직접 덮는 제1의 질화티타늄막과 티타늄막과 제2의 질화티타늄막과 알루미늄 또는 알루미늄 합금막을 적어도 포함하여 이루어지는 적층구조를 가지며, 상기 접속구멍에서는 상기 티타늄막과 상기 제2의 질화티타늄막과 상기 알루미늄 또는 알루미늄 합금막을 적어도 포함하여 이루어지는 적층구조, 티타늄 합금막과 상기 제2의 질화티타늄막과 상기 알루미늄 또는 알루미늄 합금막을 적어도 포함하여 이루어지는 적층구조, 및 티타늄 합금막과 상기 티타늄막과 상기 제2의 질화티타늄막과 상기 알루미늄 또는 알루미늄 합금막을 적어도 포함하여 이루어지는 적층구조 중의 하나를 갖는 상층배선과, 상기 층간절연막과 상기 상층배선을 덮는 표면보호막 및, 상기 표면보호막을 통하여 설치되고 상기 상층배선에 도달하는 개구부 및 상기 개구부를 통하여 노출되는 상기 상층배선의 일부로 이루어지는 본딩패드부를 포함하는 반도체 장치.
  2. 제1항에 있어서, 적어도 상기 층간절연막의 상면은 실리콘과 화학적으로 결합되지 않는 질소를 포함하는 실리콘 산화막으로 형성되는 반도체 장치.
  3. 실리콘 기판의 표면상에 필드 산화막을 형성하는 공정과, 적어도 상기 실리콘 기판이 표면상에 하층배선층을 형성하는 공정과, 상기 실리콘 기판과 상기 하층배선층을 덮는 층간절연막을 형성하고 상기 층간절연막을 덮는 제1의 질화티타늄막을 형성하는 공정과, 상기 하층배선층에 도달하는 접속구멍을 형성하기 위하여 소정의 위치에서 상기 제1이 질화티타늄막과 상기 층간절연막을 순차적으로 에칭하는 공정과, 전체표면에 대하여 티타늄막과 제2이 질화티타늄막을 순차적으로 형성하고 전체표면에 대하여 추가로 적어도 알루미늄 또는 알루미늄 합금막을 형성하는 공정과, 상층배선을 형성하기 위하여 적어도 상기 알루미늄 또는 알루미늄 합금막에 대하여 에칭하고 추가로 상기 제2의 질화티타늄막, 상기 티타늄막과 제1의 질화티타늄막을 순차적으로 에칭하는 공정 및, 전체표면에 대하여 표면보호막을 형성하고 상기 상층배선까지 도달하는 개구를 형성하기 위하여 소정의 위치에서 에칭하는 공정을 포함하는 반도체 장치의 제조방법.
  4. 실리콘 기판의 표면상에 필드산화막을 형성하는 공정과, 적어도 상기 실리콘 기판의 표면상에 하층배선층을 형성하는 공정과, 실란계 가스와 일산화이질소 가스를 원료로 하여 플라즈마 CVD 방법에 의해 형성되는 실리콘 산화막의 충간절연막을 적어도 전체표면에 대하여 형성하는 공정과, 상기 충간절연막의 상면을 플라즈마로써 처리하는 공정과, 상기 하층배선층에 도달하는 접속구멍을 형성하기 위하여 소정의 위치에서 상기 층간절연막에 대하여 에칭하는 공정과, 전체표면에 대하여 티타늄막과 질화티타늄막을 순차적으로 형성하고 전체표면에 대하여 적어도 알루미늄 또는 알루미늄 합금막을 추가로 형성하는 공정과, 상층배선을 형성하기 위하여 적어도 상기 알루미늄 또는 알루미늄 합금막을 에칭하고 상기 질화티타늄막과 상기 티타늄막을 순차적으로 추가 에칭하는 공정 및, 전체표면에 대하여 표면보호막을 형성하고 상기 상층배선에 도달하는 개구를 형성하기 위하여 소정의 위치에서 에칭하는 공정을 포함하는 반도체 장치에 제조방법.
  5. 실리콘 기판의 표면상에 필드산화막을 형성하는 공정과, 적어도 상기 실리콘 기판의 표면상에 하층배선층을 형성하는 공정과, 실란계 가스와 일산화이질소 가스를 원료로 하여 플라즈마 CVD 방법에 의해 형성되는 실리콘 산화막의 층간절연막을 적어도 전체표면에 형성하는 공정과, 상기 하층배선층에 도달하는 접속구멍을 형성하기 위하여 소정의 위치에서 상기 층간절연막을 에칭하는 공정과, 전체표면에 대하여 티타늄막과 질화티타늄막을 순차적으로 형성하고 전체표면에 대하여 추가로 적어도 알루미늄 또는 알루미늄 합금막을 형성하는 공정과, 상층배선을 형성하기 위하여 적어도 상기 알루미늄 또는 알루미늄 합금막을 에칭하고 상기 질화티타늄막과 상기 티타늄막을 순차적으로 추가 에칭하는 공정 및, 전체표면에 대하여 표면보호막을 형성하고 상기 상층배선에 도달하는 개구를 형성하기 위하여 소정의 위치에서 에칭하는 공정을 포함하는 반도체 장치에 제조방법.
  6. 반도체 기판과, 상기 반도체 기판을 덮는 제1 절연막과, 상기 반도체 기판내에 선택적으로 형성된 확산층의 한 부분과 상기 제1 절연막내에 묻힌 배선층의 한 부분 중 적어도 하나를 노출시키기 위하여 상기 제1 절연막내에 선택적으로 형성되는 제1구멍과, 상기 제1구멍을 통하여 상기 확산 영역의 한 부분과 상기 배선층의 한부분 중의 적어도 하나와 접촉하는 상기 제1절연막상에서 형성되는 도체층으로서, 상기 도체층은 도전층 및 상기 도전층 아래에서 선택적으로 형성되는 질화티타늄막으로 이루어지며, 상기 도전층은 직접 접촉에 의해 상기 제1절연막상에 형성되는 상기 질화티타늄막과 이 질화티타늄막상에서 형성되는 상기 도전층의 부분으로 이루어지는 제1부와 상기 질화티타늄막의 개재없이 상기 확산층의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 접촉하여 형성되는 상기 도전층의 또다른 부분으로 이루어지는 제2부를 갖는 도체층과, 상기 도전층을 덮기 위하여 형성되는 제2절연막 및, 본딩패드부를 정의하는 상기 도체층의 상기 제1부의 부분을 노출시키기 위하여 상기 제2절연막내에 선택적으로 형성되는 제2구멍을 포함하는 반도체 장치.
  7. 반도체 기판을 제1절연막으로 덮는 공정과, 상기 반도체 기판내에 선택적으로 형성되는 확산층의 한 부분과 상기 제1절연막내에 묻히는 배선층의 한 부분 중 적어도 하나를 노출시키기 위하여 상기 제1 절연막내에 제1 구멍을 선택적으로 형성하는 공정과, 상기 확산영역의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 떨어져서 상기 제1 절연막의 한 부분상에 형성되는 질화티타늄막과 상기 질화티타늄막에 따라 신장되면서 상기 확산층의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 접촉하여 형성되는 도전층으로 이루어지는 도체층을 상기 제1절연막상에 형성하는 공정과, 상기 도체층과 상기 제1 절연막을 제2 절연막으로 덮는 공정과, 상기 질화티타늄막 위에 위치한 상기 도전층의 부분을 노출시키기 위하여 상기 제2 절연막내에 제2구멍을 선택적으로 형성하는 공정을 포함하는 반도체 장치에 제조방법.
  8. 제7항에 있어서, 상기 제1구멍은 상기 질화티타늄막을 마스크로 이용함으로써 상기 제1절연막내에서 형성되고 상기 도체층은 상기 도전층이 상기 질화티타늄막에 따라 신장되면서 상기 확산층의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 접촉하여 형성되도록 상기 제1 구멍을 채우면서 상기 질화티타늄막상에 상기 도전층을 증착함으로써 형성되는 반도체 장치의 제조방법.
  9. 제7항에 있어서, 상기 제1구멍은 상기 질소 함유막을 마스크로 이용함으로써 상기 제1 절연막내에서 형성되고, 상기 질화티타늄막은, 티타늄막이 상기 제1구멍을 통하여 상기 확산층의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 접촉되도록 하면서 상기 질소 함유막상에 티타늄막을 증착하고 상기 질소 함유막에 함유된 질소와 상기 티타늄막을 반응시킴으로써 형성되는 반도체 장치의 제조방법.
  10. 제7항에 있어서, 상기 제1 절연막은 질소를 함유하며, 상기 질화티타늄막은, 상기 티타늄막이 상기 제1 구멍을 통하여 상기 확산층의 상기 부분과 상기 배선층의 상기 부분 중 적어도 하나와 접촉되도록 하면서 상기 제1 절연막상에 티타늄막을 증착하고 상기 제1 절연막에 함유된 질소와 상기 티타늄막을 반응시킴으로써 형성되는 반도체 장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100617045B1 (ko) * 2004-12-21 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자의 베리어 금속막 형성방법

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6051490A (en) * 1991-11-29 2000-04-18 Sony Corporation Method of forming wirings
JP2596331B2 (ja) * 1993-09-08 1997-04-02 日本電気株式会社 半導体装置およびその製造方法
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
US5654589A (en) * 1995-06-06 1997-08-05 Advanced Micro Devices, Incorporated Landing pad technology doubled up as local interconnect and borderless contact for deep sub-half micrometer IC application
JP3443219B2 (ja) 1995-11-14 2003-09-02 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5661085A (en) * 1996-06-17 1997-08-26 Chartered Semiconductor Manufacturing Pte, Ltd. Method for forming a low contact leakage and low contact resistance integrated circuit device electrode
TW451450B (en) * 1997-04-28 2001-08-21 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device with a multilayer wiring
JP3287392B2 (ja) * 1997-08-22 2002-06-04 日本電気株式会社 半導体装置およびその製造方法
US6120842A (en) * 1997-10-21 2000-09-19 Texas Instruments Incorporated TiN+Al films and processes
KR100259911B1 (ko) * 1997-12-29 2000-06-15 윤종용 질화티타늄막 분석을 위한 오저일렉트론 스펙트로스코피의 기준에너지 설정방법과 이를 이용하여 질화티타늄막 및 질화티타늄막을 포함하는 반도체장치의 분석방법
US6082340A (en) * 1998-03-18 2000-07-04 Heimark; Charles L. Two-speed supercharger
US6187673B1 (en) 1998-09-03 2001-02-13 Micron Technology, Inc. Small grain size, conformal aluminum interconnects and method for their formation
JP3606095B2 (ja) * 1998-10-06 2005-01-05 セイコーエプソン株式会社 半導体装置の製造方法
JP3528665B2 (ja) 1998-10-20 2004-05-17 セイコーエプソン株式会社 半導体装置の製造方法
JP2000200838A (ja) * 1998-10-30 2000-07-18 Seiko Epson Corp 半導体記憶装置およびその製造方法
US6303977B1 (en) * 1998-12-03 2001-10-16 Texas Instruments Incorporated Fully hermetic semiconductor chip, including sealed edge sides
JP3533968B2 (ja) 1998-12-22 2004-06-07 セイコーエプソン株式会社 半導体装置の製造方法
JP3655113B2 (ja) * 1998-12-28 2005-06-02 シャープ株式会社 半導体記憶装置の製造方法
US6078100A (en) 1999-01-13 2000-06-20 Micron Technology, Inc. Utilization of die repattern layers for die internal connections
JP2000223527A (ja) 1999-01-28 2000-08-11 Mitsubishi Electric Corp 半導体装置
JP2001007149A (ja) * 1999-06-24 2001-01-12 Nec Corp 高出力半導体装置
JP3480416B2 (ja) 2000-03-27 2003-12-22 セイコーエプソン株式会社 半導体装置
JP3449333B2 (ja) 2000-03-27 2003-09-22 セイコーエプソン株式会社 半導体装置の製造方法
KR100368973B1 (ko) * 2000-12-29 2003-01-24 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
US6560862B1 (en) * 2001-02-06 2003-05-13 Taiwan Semiconductor Manufacturing Company Modified pad for copper/low-k
KR100728945B1 (ko) * 2001-06-27 2007-06-15 주식회사 하이닉스반도체 금속라인의 형성방법
JP2003045877A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
US6960831B2 (en) 2003-09-25 2005-11-01 International Business Machines Corporation Semiconductor device having a composite layer in addition to a barrier layer between copper wiring and aluminum bond pad
US20050224987A1 (en) * 2004-04-07 2005-10-13 Hortaleza Edgardo R Structure and method for contact pads having double overcoat-protected bondable metal plugs over copper-metallized integrated circuits
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
JP5249080B2 (ja) * 2009-02-19 2013-07-31 セイコーインスツル株式会社 半導体装置
JP2014123611A (ja) * 2012-12-20 2014-07-03 Denso Corp 半導体装置
JP2018064026A (ja) * 2016-10-12 2018-04-19 富士電機株式会社 半導体装置
US11869840B2 (en) 2018-07-03 2024-01-09 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
US11367683B2 (en) 2018-07-03 2022-06-21 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
US20220336216A1 (en) * 2021-04-20 2022-10-20 Applied Materials, Inc. Helium-free silicon formation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881971A (en) * 1972-11-29 1975-05-06 Ibm Method for fabricating aluminum interconnection metallurgy system for silicon devices
JPS601846A (ja) * 1983-06-18 1985-01-08 Toshiba Corp 多層配線構造の半導体装置とその製造方法
US4745089A (en) * 1987-06-11 1988-05-17 General Electric Company Self-aligned barrier metal and oxidation mask method
US4784973A (en) * 1987-08-24 1988-11-15 Inmos Corporation Semiconductor contact silicide/nitride process with control for silicide thickness
US5291058A (en) * 1989-04-19 1994-03-01 Kabushiki Kaisha Toshiba Semiconductor device silicon via fill formed in multiple dielectric layers
JPH06105726B2 (ja) * 1989-10-13 1994-12-21 三菱電機株式会社 半導体集積回路装置
US5225372A (en) * 1990-12-24 1993-07-06 Motorola, Inc. Method of making a semiconductor device having an improved metallization structure
JP2660359B2 (ja) * 1991-01-30 1997-10-08 三菱電機株式会社 半導体装置
US5177588A (en) * 1991-06-14 1993-01-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including nitride layer
JP2655213B2 (ja) * 1991-10-14 1997-09-17 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
US5334554A (en) * 1992-01-24 1994-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Nitrogen plasma treatment to prevent field device leakage in VLSI processing
JP2596331B2 (ja) * 1993-09-08 1997-04-02 日本電気株式会社 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100617045B1 (ko) * 2004-12-21 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자의 베리어 금속막 형성방법

Also Published As

Publication number Publication date
US5994214A (en) 1999-11-30
JPH0778821A (ja) 1995-03-20
JP2596331B2 (ja) 1997-04-02
US5523626A (en) 1996-06-04

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