KR20010030152A - 반도체장치의 제조방법 - Google Patents
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Abstract
층 저항이 낮고 층 저항안정성이 높으며 또한 형상적으로 안정된 폴리사이드전극을 형성할 수 있도록 한 반도체장치의 제조방법을 제공한다. 본 발명은 MOSFET의 게이트 전류를 형성함에 있어서, 게이트절연막(34)을 개재하여 반도체기판(30)상에, 불순물을 함유시킨 폴리실리콘막(36)을 형성하는 공정과 폴리실리콘막 상에 스패터법에 의해 Ti와 Si와의 조성비율이 Ti: Si= 1:2.3 이상 Ti: Si=1:2.5 이하의 비정질티탄실리사이드막(38)을 형성하는 공정과, 비정질티탄실리사이드막에 열처리를 시행하여 결정화시키는 결정화공정과, 티탄실리사이드막과 폴리실리콘막으로 이루어지는 적층막을 패터닝하여 게이트전극의 형상으로 가공하는 패터닝공정과, 게이트전극을 형성한 기판에 급속열산화처리를 시행하여, 기판면 및 게이트전극을 형성하는 적층막의 측면에 SiO₂의 얇은 막을 생성하는 공정을 구비한다.
Description
본 발명은, 반도체장치의 제조방법, 보다 상세하게는 폴리사이드·게이트전극을 형성함에 있어서, 층저항이 낮으면서 층저항 안정성이 높고 또한 형상적으로 안정된 폴리사이드·게이트전극을 형성가능하게 한 반도체장치의 제조방법을 제공하는 것에 관한 것이다.
폴리실리콘층과, 그 위에 막이 형성된 티탄 실리사이드층과의 2층구조의 게이트전극, 소위 티탄폴리사이드·게이트전극은 근년에 저저항의 게이트전극으로서 많이 이용되고 있다.
여기서, 도 4 및 도 5를 참조하여 폴리사이드·게이트전극의 종래의 형성방법을 설명한다. 도 4의 (a) 내지 (c) 및 도 5는, 각각 종래 방법에 따라 폴리사이드·게이트전극을 형성할 때의 공정 기판단면도이다.
먼저, 도 4(a)에서 보여진 것처럼, 실리콘기판(10)에·쉘로우 ·트렌치·아이솔레이션(Shallow Trench Isolation, STI),즉 소자분리홈(12)에 의해 소자분리를 시행하고, 소자형성영역에 게이트산화막(14)의 막을 형성하고, 나아가 게이트산화막(14)상에 폴리실리콘막을 형성한다.
이어서, 도 4(b)에서 보여진 것처럼, 폴리실리콘층(16)상에 스퍼터링법에 의해 Ti와 Si와의 조성비율이 Ti: Si= 1:2의 TiSi₂막(18)을 형성하고 계속해서 SiN막(20)을 형성한다.
이어서, 도 4(c)에서 보여진 것처럼, SiN막(20)을 패터닝하여 게이트전극을 덮는 개구패턴을 가지는 에칭마스크(22)를 형성한다.
계속해서, 도 5에서 보여진 것처럼, 에칭마스크(22)를 사용하여, TiSi₂막(18), 폴리실리콘층(16) 및 게이트산화막(14)를 에칭하고, 게이트산화막(14)상에서 에칭마스크(22)의 아래에 TiSi₂막(18) 및 폴리실리콘층(16)의 2층적층막으로 이루어지는 게이트전극을 형성한다.
그런데, 상술한 티탄폴리사이드전극의 형성방법으로서는 SiN막을 마스크로 하여 TiSi₂막과 폴리실리콘층 및 게이트산화막을 에칭해서 게이트전극의 형상으로 패터닝했을 때 실리콘기판상에 손상층이 발생한다는 문제가 있었다.
그래서, 본 발명자는, RT0(Rapid The1mal 0xidization, 급속열산화처리)를 시행하여 전술한 패터닝 공정에서 생긴 실리콘기판의 손상층을 산화하여 잔류시키더라도 영향이 거의 없는 막두께가 엷은 SiO₂막으로 전화시킴으로써 손상층을 회복시키는 것을 고려하였다. 특히, 질화실리콘막으로 게이트전극에 측벽을 형성할 때는 기판면에 SiO₂막이 존재하면 트랜지스터의 핫캐리어내성열화가 방지되기 때문에 바람직하다.
그러나, 티탄폴리사이드 구조의 게이트전극을 갖는 기판에 RTO(Rapid Thermal Oxidization, 급속열산화처리)를 시행하는 것은 기술적으로 곤란하다고 보고 되고 있다. 예를 들면, IEEE의 1998년 보고서, lEDM 98의 389페이지부터 392페이지에 그 취지가 기재되어 있다.
실제로, 본 발명자가, 램프아니라를 사용해서 온도1000℃의 산소분위기 속에서 60초의 RTO처리를 시행하고, 도 6에서 보여진 것처럼, 전술한 패터닝공정에서 생긴 실리콘기판(l0)의 손상층을 산화하여, 산화막(24)으로 하는 것을 시도했다. 산화막은 50Å정도의 엷은 산화막으로, 확산층형성을 위한 이온주입 시의 보호막기능도 한다.
그러나, 보고에 있는 바와 같이, 티탄폴리사이드 구조의 게이트전극을 가지는 기판에 RTO처리를 시행하는 것은 기술적으로 곤란하고, 게이트전극의 적층구조에 막이 벗겨지거나, 도 7에서 나타낸 바와 같이 게이트전극의 구조가 흐트러지는 일이 많았다. 그 결과, 게이트전극의 층저항이 상승하고 또한 층저항 안정성이 낮아지는 문제가 발생했다.
이것으로는, 전극저항을 저하시키기 위해서 게이트전극을 폴리사이드화시키고 있는 의의가 없어진다.
또한, 이상의 예에서는 게이트전극을 예로 들어 티탄폴리사이드층의 문제를 설명하였으나, 이것은 게이트전극에만 한정된 것이 아니고, 티탄폴리사이드층을 사용하는 배선에도 해당되는 문제이다.
그래서, 본 발명의 목적은 폴리사이드·게이트전극을 형성함에 있어서, 층저항이 낮고, 게다가 층저항안정성이 높으며, 또한 형상적 및 적층구조적으로 안정한 폴리사이트·게이트전극을 형성할 수 있도록 한, 반도체장치의 제조방법을 제공하는 것이다.
본 발명자는, 상술한 게이트전극부의 막이 벗겨지는 현상은, TiSi2막 중의 Ti가 산화되어 표면산화막 형성에 의해 TiSi₂막의 평탄성이 무너져 TiSi₂막과 폴리실리콘막과의 사이에서 요철이 생기기 때문일 거라고 의심하였다.
그래서, Ti의 산화를 막기 위해서, TiSi₂막 대신에, Ti와 Si와의 조성비율이 Ti: Si=1: 2.4의 실리콘과잉티탄실리사이드막을 폴리실리콘막 상에 막을 형성하는 것을 착상하였다. 그리하여 Ti와 Si와의 조성비율이 Ti: Si= 1:2.4의 실리콘과잉티탄실리사이드막을 폴리실리콘막상에 형성하고, 상술한 게이트전극형성의 종래의 방법과 같이 하여 1000℃, 60초의 RTO처리를 시행한 시료를 조제하여 이 시료에 관해서, 도 8에서 나타낸 시료의 표면에서 안쪽으로 향해서 원소조성의 깊이프로파일을 작성하였다.
도 8은 RTO처리를 시행한 실리콘과잉 티탄실리사이드막의 표면근방의 원소조성의 깊이프로파일이다.
횡축은 시료를 스패터에칭한 경과시간을 나타내고, 시료표면으로부터의 깊이에 대응한다. 예를 들면 스패터에칭시간 10분이, 표면에서 깊이 약 20nm의 위치에 대응한다. 또한, 횡축에 직접 깊이를 취하고 있지 않는 것은 스패터에칭의 속도가 시료의 조성, 결정구조 등에 따라서 변화하기 때문에 깊이로 정확히 환산할 수 없기 때문이다.
종축은 구성원소의 원자수비를 나타내고 있다. 도 8에서 수%는 노이즈이고, 따라서 도시한 질소는 모든 깊이에 걸쳐서 현실에서는 검출되어 있지 않다고 해야 할 것이다.
도 8로부터 알 수 있듯이, 약 40Å의 깊이에 대응하는 스패터에칭 시간이 2분 정도에서는, Ti는 지극히 소량밖에 검출되어 있지 않다. 그 대신에, 실리콘과 산소가 거의 Si: O= 1:2, 즉 SiO₂막으로서 존재하고 있다. RTO처리에 의해, 실리콘과잉티탄늄실리사이드막의 표면은 SiO₂막으로 전화되어 있다고 판단할 수 있다.
한편, 약 120Å의 깊이에 대응하는 스패터에칭 시간이 6분 후에는 티탄과 실리콘이 Ti: Si=l:2이상의 비율로 검출되어 있고, 깊이 약 l20Å보다 깊은 영역에는 실리콘과잉티탄실리사이드막 상태 그대로 인 것이 나타내지고 있다. 또한, Ti가 산화되어 있지 않다는 것은 XPS에 의한 분석에서도 확인되고 있다.
상기 목적을 달성하기 위해서 상술한 지견에 근거해서 본 발명에 의한 반도체장치의 제조방법(이하, "제l의 발명방법"이라 함)에 MOSFET의 게이트전극을 형성함에 있어서 게이트절연막을 개재하여 반도체기판상에 불순물을 함유시킨 폴리실리콘막을 형성하는 공정과,
폴리실리콘막상에 스패터공법에 의해 Ti와 Si와의 조성비율이 Ti: Si= 1: 2.3 이상 Ti: Si= l: 2.5 이하의 비정질티탄실리사이드막을 형성하는 공정과,
비정질 티탄실리사이드막에 열처리를 시행하여 결정화시키는 결정화공정과, 티탄실리사이드막과 폴리실리콘막으로 이루어지는 상층막을 패터닝하여, 게이트전극의 형상으로 가공하는 패터닝공정과,
게이트전극을 형성한 기판에 급속열산화처리를 시행하여, 게이트전극을 형성하는 적층막의 측면 및 기판면에 SiO₂의 얇은 막을 생성하는 급속열산화처리공정들을 구비하는 것을 특징이라고 하고있다.
제1의 발명방법에서 결정화공정 후 패터닝공정을 실시하고 있는 것은, 비정질티탄늄실리사이드막이 결정할 때에 결정입경이나 실리콘석출분포가 마스크의 패턴 폭에 의존하여, 게이트전극의 저항이 변동하는 것을 회피하기 위해서이며, 또한 막 안정성을 향상시키기 위해서이다.
제1의 발명방법의 바람직한 실시예로는, 패터닝공정의 마스크로서 질화실리콘막으로 이루어지는 마스크를 사용한다. 그 때는, 비정질티탄실리사이드막을 형성한 후, 티탄실리사이드막상에 질화실리콘막을 형성하고, 이어서 결정화공정의 후 패터닝공정 전에 질화실리콘막을 패터닝하여 게이트전극형성영역을 덮는 마스크를 형성하는 공정을 가진다.
본 발명방법으로는, 반드시 비정질티타늄실리사이드막을 형성 할 필요도 없고, 기판온도를 높게 하여 결정화된 티탄실리사이드막을 형성해도 좋다.
그 때에는, 본 발명에 의한 반도체장치의 제조방법(이하, "제2의 발명방법"이라 함)은, MOSFET의 게이트전극을 형성함에 있어서, 게이트절연막을 개재하여 반도체기판상에 불순물을 함유시킨 폴리실리콘막을 형성하는 공정과, 400℃이상의 기판온도로 폴리실리콘막상에 스패터법에 의해 Ti와 Si와의 조성비율이 Ti: Si= 1:2.3이상 Ti: Si= 1:2.5 이하의 결정화된 티탄실리사이드막을 형성하는 공정과, 티탄실리사이드막과 폴리실리콘막으로 이루어지는 적층막을 패터닝하여 게이트전극의 형상으로 가공하는 패터닝 공정과, 게이트전극을 형성한 기판에 급속 열 산화처리를 시행하여 게이트전극을 형성하는 적층막의 측면 및 기판면에 SiO₂의 얇은 막을 생성하는 급속열산화처리 공정을 구비하는 것을 특징으로 하고 있다.
제2의 발명방법의 바람직한 실시예는 패터닝공정의 마스크로서 질화실리콘막으로 이루어지는 마스크를 사용한다. 그 때는, 결정화된 티탄실리사이드막을 형성한 후 패터닝공정 전에 티탄실리사이드막상에 질화실리콘막을 형성하고, 계속해서 질화실리콘막을 패터닝하여 게이트전극형성영역을 덮는 마스크를 형성하는 공정을 가진다.
제1 및 제2발명방법의 급속열산화처리공정에서는 950℃ 이상 l050℃ 이하 온도의 산소분위기중에 30초 이상 90초 이하의 시간, 기판을 유지하고, 막두께 4nm 이상 8nm 이하의 SiO₂의 얇은 막을 생성한다.
또한, 급속열산화처리공정의 후에, 게이트전극의 측벽을 따라 질화실리콘막으로 이루어지는 측벽을 형성하는 공정을 구비하고 있다.
제l 및 제2발명방법에서는 티탄실리사이드막 중의 잉여실리콘이 게이트전극의 측 표면에서 산화되어 SiO₂막이 되기 때문에, 티탄실리사이드막 중의 Ti가 산화되는 일이 생기지 않는다.
따라서, 막이 벗겨지고 층저항의 상승등이 생기는 일이 없으며 또한 티탄실리사이드막의 측면의 평탄성이 향상되고 층저항이 안정된다.
또한, 기판면에 SiO₂의 얇은 막을 형성하는 것에 의해 질화실리콘막에 의한 측벽의 형성이 용이하게 된다.
도 1의 (a) 내지 (c)는 각각 실시예의 반도체장치의 제조방법에 따라서 게이트전극을 형성하였을 때의 각 공정의 기판단면도들;
도 2의 (d) 내지 (f)는 각각 도 1(c)에 이어 실시예의 반도체장치의 제조방법에 따라서 게이트전극을 형성한 때의 각 공정의 기판단면도들;
도 3은 티탄실리사이드막의 스패터장치의 구성을 나타내는 단면;
도 4의 (a) 내지 (c)는 각각 종래 방법에 따라서 폴리사이드전극을 형성할 때의 공정의 기판단면도들;
도 5는 도 4(c)에 이어 종래 방법에 따라서 폴리사이드전극을 형성할 때의 공정의 기판단면도;
도 6는 패터닝 공정 후에 RTO처리를 시행 할 때의 설명도;
도 7은 패터닝 공정 후에 RTO처리를 시행 할 때에 생기는 문제를 설명하는 설명도; 및
도 8은 시료의 원소조성의 깊이프로파일이다
※도면의 주요부분에 대한 부호의 설명
10 : 실리콘기판 12 : 소자분리홈
14 : 게이트산화막 16 : 폴리실리콘막
18 : TiSi₂막 20 : SiN 막
22 : 에칭마스크 24 : 산화막
30 : 실리콘기판 32 : 소자분리홈
34 : 게이트산화막 36 : 폴리실리콘막
38 : 실리콘과잉티탄실리사이드막 40 : SiN 막
42 : 마스크 44 : 산화막
46 : LDD 측벽 50 : 스패터장치
52 : 기판홀더 54 : 패킹플레이트
56 : 스패터챔버 58 : 방착쉴드
60 : 절연체 62 : 마그넷
64 : 매스플로우컨트롤러 66 : 가스공급관
첨부한 도면들을 참조하여 실시예를 들어 본 발명의 실시의 형태를 구체적으로 상세히 설명한다.
실시예 1
본 실시예는, 제 l발명에 의한 반도체장치 제조방법의 실시형태의 일예로, 도 1의 (a) 내지 (c) 및 도 2의 (d) 내지 (f)는, 각각 본 실시예의 반도체장치의 제조방법에 따라서 게이트전극을 형성하였을 때의 각 공정의 기판단면도이다. 또한, 도 3은 티탄실리사이드막의 스팻터장치의 구성을 나타내는 단면도이다.
본 실시예에서는 우선, 실리콘기판(30)에 소자분리홈(32)을 STI 기술에 의해 형성하고, 이어서 열산화화로를 사용해서 온도 850℃의 산소가스분위기 속에서 열산화처리를 시행하여 도 1(a)에 나타내듯이 소자형성영역의 실리콘기판(30)상에 막두께 5nm의 SiO₂막을 게이트산화막(34)으로서 형성한다.
또한, 저압CVD법에 의해, SiO₂막(34)상에 막두께 50nm의 폴리실리콘막(30)을 형성한다. 이어서, 불순물 예를 들어 인(P)을 도핑한다.
불순물로서, 예를 들어 인(P)을 도핑 할 때는, 예컨데 인(P)의 이온주입, POCl₃가스에 의한 인확산, 또 폴리실리콘막(36)의 형성 시에 막형성챔버 내에 PH₃가스를 공급하여 폴리실리콘막(36)의 막 형성과 동시에 도핑해도 좋다.
다음으로, 티탄실리사이드막의 형성공정으로 이행한다. 후술하는 스패터장치(50)를 사용해서 도 1(b)에 나타내 듯이, Ti와 Si와의 조성비가 Ti: Si= 1:2.4의 합금을 스패터타겟으로서 막두께 l00nm의 실리콘과잉티탄실리사이드막(38)을 폴리실리콘막(36) 상에 퇴적시킨다.
기판 상에 스패터되는 티탄실리사이드막(38)의 조성은 스패터타RPT조성과 거의 같은 TiSi2.4의 조성이 된다.
티탄실리사이드막의 막형성공정에서 사용하는 스패터장치(50)는, 도 3에 보여진대로 하부에 기판홀더(52)를 상부의 개구부에 타겟홀드로서 배킹플레이트(54)를 가지는 스패터챔버(56)를 구비하고 있다.
기판홀더(52)는 그 위에 티탄실리사이드막을 퇴적시키는 웨이퍼(W)를 재치 시킨다.
배킹플레이트(54)는, 중앙에 타겟(T)을 유지한다. 배킹플레이트(54)의 주위에는 방착쉴드(58)가 설치되고 스패터챔버(56)의 측벽에 스패터입자가 날아 흩어지지 않도록 되어있다.
배킹플레이트(54)는, 절연체(60)에 의해 스패터챔버(56)로부터 전기적으로 절연되고 윗쪽에 마그넷(62)을 구비하고 있다.
또한, 매스플로우컨트롤러(64)를 가지고 스패터챔버(56)에 스패터가스를 공급하는 가스공급관(66)이 스패터챔버(56)에 접속되고 또한, 스패터챔버(56)의 저부에는, 스패터챔버(56)내를 배기하는 배기구(68)가 설치되어 있고, 진공흡인장치(도시하지 않음)에 접속되어 있다. 또한, 스패터장치(50)는 배킹플레이트(54)와 스패터챔버(56)와의 사이에 전압을 인가하는 스패터전류(70)를 구비한다
스패터 시에 스패터챔버(56)에 산소가 존재하면 스패터에 의해 막을 형성한 퇴적막에 좋지 않은 영향을 주기 때문에 스패터장치(50)를 운전하고 있지 않을 때는 스패터챔버(56)내를 불활성가스로 채우고 1×1 O-7Torr 이하의 압력으로 유지한다.
스패터 시에는, 스패터가스에 아르곤(Ar)을 사용하고, Ar가스의 압력을 약 1.1 Pa로 하고 전원의 출력을 5Kw로 설정하고 전압을 인가하여 스패터챔버(56)내에 글로방전을 유기시킨다.
이어서, 막 형성한 아몰퍼스·티탄실리사이드막(38)에 온도 850℃, 열처리시간 lO초의 RTA (Rapid Thermal Annealing, 급속열처리)를 질소분위기 속에서 시행하여 결정화한다.
결정화는 티탄실리사이드막의 막안정화를 위해서지만, 패터닝한 후에 결정화하면 결정화 시의 결정입경에 패턴폭 의존성이 생기기 때문이다.
이어서 도 1(b)에서 보여진 것처럼, 플라즈마CVD법 또는 저압CVD 법에 의해 막두께 100nm의 SiN막(40)을 티탄실리사이드막(38)상에 막형성한다. 계속해서 포토리소그래피 및 CF계의 에칭가스를 사용한 이방성에칭에 의해서, 도 1(c)에 나타내 듯이 SiN막(40)을 패터닝하여 게이트전극을 덮는 패턴을 가지는 마스크(42)를 형성한다.
이어서, 마스크(42)를 사용하여 이하의 제1에칭조건 또는 제2에칭조건 하에서 티탄실리사이드막(38), 폴리실리콘막(36) 및 게이트산화막(34)을 이방성드라이에칭법에 의해 에칭하고, 도 2(d)에 나타내 듯이, 게이트산화막(34)상에 폴리실리콘막(36)과 티탄실리사이드막(38)과의 2층적층막으로 이루어지는 게이트전극 형상으로 패터닝한다.
제1에칭조건
스패터챔버 압력 : 50mTorr
가스유량 : HBr/100sccm, O₂/3sccm
플라즈마파워 : 300W
기판온도 :4 0℃
제2에칭조건
스패터챔버 압력 : 30mTorr
가스유량 : HBr/100sccm, O₂/1sccm
플라즈마파워 : 300W
기판온도 : 80℃
제1에칭조건 하에서의 에칭은 실리콘기판(30)의 기판면의 손상이 크지만 기판면에 대하여 게이트전극의 측면을 거의 수직으로 가공할 수가 있다. 제2에칭조건하에서의 에칭은 제1에칭조건과는 반대로 실리콘기판(30)의 기판면의 손상은 작지만 기판면에 대한 게이트전극의 측면의 수직성이 뒤떨어진다.
이어서, 도 2(e)에서 보여진대로, 기판면에 생긴 손상층을 산화하기 위해서 다음의 조건으로 RTO처리를 하여 게이트전극을 구성하는 폴리실리콘막(36)및 티탄실리사이드막(38)의 적층막의 측벽 및 기판 면에 산화막(44)을 형성한다.
RTO 처리조건
열처리분위기: 산소분위기
열처리온도 : 950℃ 이상 l050℃ 이하, 예컨대 1000℃
열처리시간 : 30초 이상 90초 이하, 예컨대 60초
기판산화막 두께: 4nm 이상 8nm 이하
다음으로, 이온주입을 하여 도 2(f)에서 보여진 대로 게이트전극 옆의 실리콘기판(30)에 불순물확산영역(44)을 형성한다.
계속해서, 저압CVD법에 의해 기판전면에 막두께 100nm의 SiN막을 형성하고 계속해서, 이방성드라이에칭에 의해 SiN막을 에치백하고 도 2(f)에서 보여진대로, 게이트전극측벽에 SiN막으로 이루어지는 LDD측벽(46)을 형성한다.
본 실시예의 방법에서는 RTO처리에 의해 도 2(c)에서 보여진대로 실리콘과잉티탄실리사이드막(38)중의 잉여실리콘이 게이트전극의 측면의 표면에서 산화되어 SiO₂막이 되기 때문에 티탄실리사이드막(38)중의 Ti가 산화되는 일은 없다.
따라서, 막이 벗겨지고 층저항의 상승 등이 생기는 일이 없으며 티탄실리사이드막(38)의 측면의 평탄성이 향상되고 층저항이 안정된다.
실시예 2
본 실시예는, 제2의 발명에 의한 반도체장치의 제조방법의 실시예의 일 예이다. 비정질의 실리콘과잉티탄실리사이드막(38)을 형성하는 실시예 대신에 본 실시예에서는 기판온도를 400℃로 하는 것을 제외하고, 같은 조건으로 스패터법에 의해 결정화 된 실리콘과잉티탄실리사이드막을 형성한다.
이어서, 실시예1과 같이 하여 SiN막(40)을 형성하고 결정화를 위해서 열처리를 행하지 않고 SiN막(40)을 패터닝해서 마스크(42)를 형성하고, 이하 실시예1과 같이 게이트전극을 형성한다.
본 실시예의 방법에서도 실시예1과 같이 RTO처리에 의해 실리콘과잉티탄실리사이드막 중 잉여실리콘이 게이트전극의 측면의 표면에서 산화되어 SiO₂막이 되기 때문에 티탄실리사이드막중의 Ti가 산화되는 일은 없다. 따라서 막이 벗겨지고 층저항의 상승 등이 생기는 일이 없으며 티탄실리사이드막의 측면의 평탄성이 향상되고 층저항이 안정된다.
제1 및 제2의 발명방법에 의하면, 폴리실리콘막상에 스패터법에 의해 Ti와 Si와의 조성비율이 Ti: Si= l: 2.3 이상 Ti: Si= 1:2.5 이하의 비정질티탄실리사이드막을 형성하고, 이어서 열처리를 시행하여 결정화하고, 또는 같은 조성비율로 직접 결정화 된 티탄실리사이드막을 형성하고, 이어서 게이트전극의 형상으로 가공하는 패터닝을 하고, 더욱이 게이트전극을 형성한 기판에 급속열산화(RTO)처리를 시행하여 기판면 및 게이트전극을 형성하는 적층막의 측면에 SiO₂의 얇은 막을 생성한다.
이것에 의해, 실리콘과잉티탄실리사이드막중의 잉여실리콘이 게이트전극의 측표면에서 산화되어 SiO₂막이 되기 때문에, 티탄실리사이드막중의 Ti가 산화되지 않는다. 따라서, 막이 벗겨지고 층저항의 상승 등이 생기는 일이 없으며 티탄실리사이드막의 측면의 평탄성이 향상되고 층저항이 안정된 폴리사이드 전극을 형성할 수가 있다.
Claims (6)
- MOSFET의 게이트전극을 형성함에 있어서,게이트절연막을 개재하여 반도체기판 상에, 불순물을 함유시킨 폴리실리콘막을 형성하는공정과,폴리실리콘막 상에, 스패터법에 의해 Ti와 Si와의 조성비율이 Ti: Si= l:2.3 이상 Ti: Si = l:2.5 이하의 비정질티탄실리사이드막을 형성하는 공정과,비정질티탄실리사이드막에 열처리를 시행하여 결정화시키는 결정화공정과, 티탄실리사이드막과 폴리실리콘막으로 이루어지는 적층막을 패터닝해서, 게이트전극의 형상으로 가공하는 패터닝공정과,게이트전극을 형성한 기판에 급속 열산화처리를 시행하여, 게이트전극을 형성하는 적층막의 측면 및 기판면에 SiO₂의 얇은 막을 생성하는 급속열산화처리공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 비정질티탄실리사이드막을 형성한 후, 티탄실리사이드막 상에 질화실리콘막을 형성하고,이어서 결정화공정 후, 패터닝 공정 전에, 질화실리콘막을 패터닝하여 게이트전극형성영역을 덮는 마스크를 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- MOSFET의 게이트전극을 형성함에 있어서,게이트절연막을 개재하여 반도체기판상에, 불순물을 함유시킨 폴리실리콘막을 형성하는 공정과,400℃ 이상의 기판온도에서, 폴리실리콘막상에, 스패터법에 의해 Ti 와 Si와의 조성비율이 Ti: Si= 1:2.3 이상 Ti: Si= l:2.5 이하의 결정화된티탄실리사이드막을 형성하는 공정과,티탄실리사이드막과 폴리실리콘막으로 이루어지는 적층막을 패터닝해서, 게이트전극의 형상으로 가공하는 패터닝공정과,게이트전극을 형성한 기판에 급속열산화처리를 시행하여, 게이트전극을 형성하는 적층막의 측면 및 기판면에 SiO₂의 박막을 생성하는 급속열산화처리공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 3항에 있어서, 결정화된티탄실리사이드막을 막형성한 후, 패터닝공정 전에 티탄실리사이드막 상에 질화실리콘막을 형성하고, 계속해서 질화실리콘막을 패터닝하여 게이트전극형성영역을 덮는 마스크를 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서, 급속열산화처리공정에서는, 950℃ 이상 1050℃ 이하의 온도의 산소분위기 중에 30초 이상 90초 이하의 시간 기판을 유지하여, 막두께 4nm 이상 8nm 이하의 SiO₂의 얇은 막을 생성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 1항 내지 제 4항 중 어느 한 항에 있어서, 급속열산화처리공정 후에, 게이트전극의 측벽을 따라 질화실리콘막으로 이루어지는 측벽을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
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