KR100545538B1 - 반도체 소자의 도핑 영역과의 컨택트 제조 방법 - Google Patents
반도체 소자의 도핑 영역과의 컨택트 제조 방법 Download PDFInfo
- Publication number
- KR100545538B1 KR100545538B1 KR1020037009005A KR20037009005A KR100545538B1 KR 100545538 B1 KR100545538 B1 KR 100545538B1 KR 1020037009005 A KR1020037009005 A KR 1020037009005A KR 20037009005 A KR20037009005 A KR 20037009005A KR 100545538 B1 KR100545538 B1 KR 100545538B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- doped region
- substrate
- containing layer
- temperature
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 66
- 239000002184 metal Substances 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 14
- 150000004767 nitrides Chemical class 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 12
- 229910052757 nitrogen Inorganic materials 0.000 claims description 11
- 239000010936 titanium Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 18
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 15
- 239000001257 hydrogen Substances 0.000 description 15
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 229910052786 argon Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004573 interface analysis Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 238000005211 surface analysis Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 기판(1)의 기판 표면(2)에 형성된 도핑 영역과의 컨택트를 제조하는 방법에 관한 것이다. 본 발명에 따른 방법에서는 기판 표면(2) 상에 절연 층(5)을 증착하고, 절연 층(5)에 컨택트 홀(16)을 형성한다. 이어서, 절연 층(5) 상에, 그리고 컨택트 홀(16)에 의해 노출된 도핑 영역(3)의 표면 영역(4) 상에 금속 함유 층(6)을 증착한다. 후속되는 2 단계의 온도 공정에서는 금속 함유 층(6)을 실리콘과 반응시켜 금속 실리사이드로 되도록 하고, 연이어 제 2 온도 단계에서 잔여 금속 함유 층(6)을 금속 질화물 층(8)으로 전환시킨다.
Description
본 발명은 반도체 소자의 도핑 영역과의 컨택트를 제조하는 방법에 관한 것이다.
반도체 소자는 예컨대 실리콘 기판에 형성된다. 그 가운데서도 특히, 캐패시터, 저항, 또는 트랜지스터가 반도체 기판에 형성된다. 또한, 반도체 기판에는 그 반도체 기판에 도펀트를 도입함으로써 도전 영역이 생성된다. 그러한 도핑 영역은 높은 도전성을 나타내어 반도체 기판에 형성된 소자의 전기 접속부로서 사용된다. 후속 처리 단계에서는 상이한 도핑 영역이 스트립 도체에 의해 서로 전기 접속된다.
전기 배선은 통상적으로 우선 반도체 기판의 표면 상에 절연 층을 증착하고, 이어서 그 절연 층에 컨택트 홀을 생성하는 형식으로 이뤄진다. 컨택트 홀은 일반적으로 절연 층의 표면으로부터 접속하려는 도핑 영역의 표면까지 연장되는데, 그 경우에 접속하려는 도핑 영역의 표면이 노출된다. 이어서, 예컨대 금속 함유 층을 절연 층 상에, 그리고 도핑 영역 상에 있는 컨택트 홀에 각각 증착한다. 통상적으 로, 그 다음에는 질소 함유 분위기 중에서의 온도 단계를 행하는데, 그 온도 단계에서는 2가지 공정 목표가 동시에 구현된다. 첫째는 금속 함유 층의 일부가 도핑 영역의 실리콘과 반응하여 실리사이드 층으로 되는 것이고, 둘째는 금속 함유 층의 실리콘화 되지 않은 부분이 여기되어 금속 질화물 함유 층으로 되는 것이다.
전술된 방법 단계는 예컨대 "Nitration of Polycrystalline Titanium as Studied by in situ Angel-resolved X-ray Photoelectron spectroscopy", A. Ermolieff et al., Surface and Interface Analysis, Vol. 11, p. 563-568 (1988); "Influence of the sputtering method of TiN/Ti films on the resistance of high aspect ration contact hole", R. Kanamura et al., VMIC Conference Abstracts, p. 554-559 (1996); "Tungsten Contacts for 256M DRAM process using a thermally formed TiN diffusion barrier", J. Gambino et al., VMIC Conference Abstracts p. 180i-180k (1996); "Ion Metal Plasma (IMP) deposited titanium liners for 0.25 and 0.18 ㎛ multilevel interconnects", Proceedings of IEEE International Electron Devices Meeting (1996); 및 "Integrated IMP Ti and MOCVD TiN for 300 ㎜ W Barrier and Liners for Sub 0.18 ㎛ IC Processing", Proceedings of SPIE, Volume 3883, p. 130-136 (1999)로부터 공지되어 있다.
그러나, 그러한 공지의 방법에는 컨택트 홀의 바닥에서 상대적으로 높은 옴으로 저항이 형성된다는 단점이 있다. 그것은 반도체 산업에서 패턴 폭(pattern width)이 지속적으로 줄어들고 있음으로써 그에 수반하여 컨택트 홀 직경에 대한 컨택트 홀 깊이의 비로 정량화되는 컨택트 홀의 종횡비가 증가되는데 기인한다.
선행 기술의 단점은 형성된 실리사이드 층이 너무 얇은 두께로 되어 도핑 영역의 접촉 시에 상대적으로 높은 저항이 형성된다는데 있다. 그로 인해, 예컨대 전기 신호의 이동 시간(transit time)에 있어서 허용될 수 없을 정도의 지연 시간이 생겨서 소자가 쓸모없게 되고 만다.
발명의 개요
본 발명의 목적은 반도체 소자의 도핑 영역과의 컨택트를 제조하는 개선된 방법을 제공하는 것이다.
그러한 목적은 본 발명에 따라
- 도펀트를 기판 표면을 구비한 실리콘 기판에 도입하여 기판의 기판 표면에 도핑 영역을 형성하는 단계;
- 기판 표면 상에 절연 층을 증착하고 패터닝하여 도핑 영역의 표면 영역을 노출시키는 단계;
- 절연 층 및 표면 영역 상에 금속 함유 층을 증착하는 단계;
- 공정 챔버에서 기판을 H2 또는 아르곤을 함유할 수 있는 제 1 분위기 중에서 제 1 지속 시간 동안 제 1 온도로 처리하여 금속 함유 층의 일부와 실리콘으로 금속 실리사이드를 생성하는 단계; 및
- 기판을 H2 또는 아르곤을 함유할 수 있는 제 2 분위기 중에서 제 2 지속 시간 동안 제 2 온도로 처리하되, 제 2 분위기가 제 1 분위기보다 더 높은 분율의 질소를 함유하도록 하여 금속 함유 층의 남아 있는 잔여물을 금속 질화물로 전환시키는 단계를 포함하는 반도체 소자의 도핑 영역과의 컨택트 제조 방법에 의해 달성된다.
본 발명에 따르면, H2(수소) 또는 아르곤을 함유할 수 있는 제 1 분위기 중에서 2개의 온도 단계를 행하는데, 제 1 온도 단계는 증착된 금속 함유 층의 일부가 우선적으로 도핑 영역의 실리콘과 반응하여 도핑 영역에 대한 낮은 옴의 접촉을 가능하게 하는 실리사이드 층으로 되도록 하는데 아주 적합하다. 제 1 및 제 2 분위기는 불활성 가스 H2 및 아르곤을 포함한다. 수소는 예컨대 기판에 있는 결함이 수소 온도 처리 동안 치유될 수 있다는 바람직한 특성을 보인다. 제 2 온도 처리 동안에는 역시 수소 또는 아르곤을 함유한 제 2 분위기 중의 질소 분율을 증대시킴으로써, 금속 함유 층의 남아 있는 부분을 금속 질화물 함유 층으로 전환시킨다. 그 경우, 금속 질화물 함유 층은 도펀트 및 불순물에 대한 확산 장벽으로서 작용한다는 장점을 나타낸다. 아울러, 금속 질화물 함유 층은 텅스텐 증착과 같은 후속 단계에서 반응성 가스에 대한 확산 장벽으로서도 작용하거나, 예컨대 알루미늄과 같이 실리콘으로 잘 확산되는 금속 층에 대한 확산 장벽으로서도 작용한다.
본 발명에 따른 방법의 또 다른 장점은 형성된 실리사이드 층의 두께 및 형성된 금속 질화물 함유 층의 두께가 2개의 별개의 온도 단계에 의해 서로 별개로 설정될 수 있다는데 있다. 그것은 공정의 융통성을 증진시키고, 도핑 영역의 접촉 시에 전기 저항을 줄이는 것을 가능하게 한다.
본 발명에 따른 방법의 바람직한 구성에서는 제 1 지속 시간을 제 2 지속 시간보다 더 짧게 하는 조치를 취한다.
또 다른 방법 단계에서는 금속 함유 층이 티타늄, 탄탈, 코발트, 몰리브덴, 팔라듐, 백금, 니켈, 또는 텅스텐을 함유하는 조치를 취한다. 그러한 금속은 금속 실리사이드 층을 형성하는데 적합하다.
또한, 금속 함유 층을 이온화 금속 플라즈마 방법(ionized metal plasma method)에 의해 180 ℃ 내지 220 ℃, 바람직하게는 200 ℃의 온도로 증착하는 조치가 취해진다. 이온화 금속 플라즈마 증착 방법은 지향된 방법(directed method)에 의해 컨택트 홀의 바닥 상에 금속 이온을 높은 종횡비로 증착하는데 아주 적합하다. 그 결과, 금속 함유 층이 도핑 영역의 표면 영역 상에 두꺼운 층 두께 및 개선된 적합성으로 증착되게 된다. 그것은 바람직하게도 접촉 저항의 감소를 가져온다.
또한, 노출된 표면 영역을 습식 화학 세정에 의해 세정하는 조치가 취해진다. 그러한 습식 화학 세정은 경우에 따라 존재하는 절연 층이 도핑 영역의 표면 영역으로부터 제거된다는 장점을 제공한다. 그럼으로써, 접촉 저항의 감소가 구현되게 된다.
본 발명의 또 다른 바람직한 구성은 각각의 종속 청구항의 주제이다.
이하, 본 발명을 실시예 및 첨부 도면에 의거하여 더욱 상세히 설명하기로 한다. 첨부 도면 중에서,
도 1은 도핑 영역, 컨택트 홀, 및 금속 함유 층을 구비한 기판을 나타낸 도면이고;
도 2는 금속 실리사이드 층이 형성된 도 1에 따른 배열을 나타낸 도면이며,
도 3은 금속 함유 층이 금속 질화물 함유 층으로 전환된 도 2에 따른 배열을 나타낸 도면이고,
도 4는 4가지 상이한 제조 방법에서의 도핑 영역 접촉의 상대 저항을 나타낸 그래프이다.
도 1에는 기판 표면(2)을 구비한 기판(1)이 도시되어 있다. 기판(1)에는 기판 표면(2)에 도핑 영역(3)이 배치된다. 기판 표면(2) 상에는 절연 층(5)이 배치된다. 절연 층(5)에는 컨택트 홀(16)이 형성된다. 컨택트 홀(16)은 도핑 영역(3)의 표면 영역(4)을 노출시킨다. 절연 층(5) 및 노출된 표면 영역(4) 상에는 금속 함유 층(6)이 배치된다.
도 1에 도시된 배열을 형성하는 방법은 우선 기판(1)에 도핑 영역(3)을 주입하는 것으로 이뤄진다. 그를 위해, 예컨대 도펀트를 기판 표면(2)을 통해 기판(1) 속에 도입하는데, 그것은 예컨대 이온 주입에 의해 행해질 수 있다. 이어서, 예컨대 CVD 방법(화학 증착 방법)에 의해 절연 층(5)을 증착한다. 절연 층(5)은 예컨대 BPGS(붕소 인 규산염 유리)와 같은 도핑된 규산 염 유리이다. 도핑 영역(3) 은 사용되는 도펀트에 따라 n형 또는 p형으로 형성될 수 있다. 도펀트로서는 예컨대 붕소, 인, 및 비소가 적합하다. 기판(1)도 역시 n형 또는 p형으로 도핑된 기판으로서 형성될 수 있다. 다음 방법 단계에서는 사진 인쇄 및 식각 단계에 의해 절연 층(5)의 패터닝에 적합한 마스크를 절연 층(5) 상에 형성한다. 그러한 마스크는 질화 실리콘으로 형성될 수 있다. 이어서, 지향된 식각 방법에 의해 절연 층(5) 속에 컨택트 홀(10)을 식각한다. 그 경우, 컨택트 홀(16)은 도핑 영역(3)의 표면 영역(4)이 노출될 정도로 절연 층(5) 속에 형성된다. 그 다음에는 표면 영역(4)을 세정하는 세정 단계를 행한다. 그러한 세정 단계에는 습식 화학적 등방 식각 방법이 적합하다. 이어서, 이온화 금속 플라즈마 증착에 의해 절연 층(5) 및 노출된 표면 영역(4) 상에 금속 함유 층(6)을 형성한다. 그러한 이온화 금속 플라즈마 증착은 지향된 성분을 갖는 이온화된 금속 입자가 도핑 영역(3)의 표면 영역(4) 상에 증착되는 플라즈마 보조 스퍼터링 방법이다. 이온화 금속 플라즈마 공정은 예컨대 200 ℃의 온도로 행해진다.
도 2를 참조하면, 도핑 영역(3)과 금속 함유 층(6) 사이에 금속 실리사이드 층(7)이 형성된다. 공정 챔버에서 그러한 금속 실리사이드 층(7)을 제 1 분위기(11) 중에서 제 1 온도(10)로 제 1 지속 시간(12) 동안 형성한다. 금속 함유 층(6)이 티타늄을 함유한다면, 수소 함유 분위기 중에서 550 ℃의 온도로 5 분의 지속 시간 동안 공정을 행하는 것이 실리콘화티타늄으로서의 금속 실리사이드 층(7)을 형성하는데 적합하다. 그 경우, 질소 분율은 25 % 미만이다.
또한, 공정 단계를 RTP 노(급속 열처리 노; Rapid Thermal Processing Furnace)에서 행하는 것이 금속 실리사이드 층(7)을 형성하는데 적합하다. 그를 위해, 기판을 수소 함유 분위기 중에서 600 ℃의 온도로 10 시간 동안 가열한다.
도 3을 참조하면, 금속 함유 층(6)이 금속 질화물 함유 층(8)으로 전환된다. 그것은 공정 챔버에서 기판을 제 2 분위기 중에서 제 2 온도로 제 2 지속 시간 동안 처리함으로써 구현된다. 금속 함유 층(6)이 티타늄 층이면, 수소가 4 %이고 질소가 96 %인 형성 가스 분위기 중에서 550 ℃의 온도로 20 분의 지속 시간 동안 처리함으로써 질화티타늄 함유 층(8)을 형성할 수 있다. 또한, 수소가 4 %이고 질소가 96 %인 형성 가스 분위기 중에서 50 시간의 지속 시간 동안 RTP 공정을 행하는 것이 질화티타늄 함유 층(8)을 형성하는데 적합하다.
또한, 수소가 10 %이고 질소가 90 %인 분위기 중에서 550 ℃의 온도로 공정 챔버에서의 온도 단계를 행하는 것이 실리콘화티타늄 층 및 질화티타늄 층을 형성하는데 적합하다.
도 4에는 금속 함유 층(6)을 형성하는 상이한 2개씩의 스퍼터링 방법을 대상으로 하여 4가지 상이한 처리 방법에 대한 상대 저항이 도시되어 있다. 제 1 곡선(K1)은 이온화 금속 플라즈마 증착에 의해 형성된 금속 함유 층의 스퍼터링 증착 방법을 연결한 것이고, 제 2 곡선(K2)은 금속 함유 층(6)을 표준 스퍼터링 방법에 의해 형성한 점을 연결한 것이다.
P1의 방법은 수소가 4 %이고 질소가 96 %인 분위기 중에서 550 ℃의 온도로 25 분의 지속 시간 동안 하나의 단계의 온도 단계를 행한 것이다. 그러한 방법에서는 곡선(K1)과 곡선(K2)이 동일한 저항치를 제공하는 것으로 나타난다. P2 내지 P4의 다른 공정 수행에 대한 비교의 기준으로서 P1의 공정 수행의 저항치를 100 %의 참조치로서 사용하기로 한다.
P2의 공정 수행은 우선 수소 함유 분위기 중에서 550 ℃의 온도로 10 분 동안 제 1 온도 처리를 행하고, 이어서 수소가 4 %이고 질소가 96 %인 형성 가스 분위기 중에서 550 ℃의 온도로 15 분 동안 온도 단계를 행한 것이다. 저항은 이온화 금속 플라즈마 방법에서는 최초의 저항의 약 93 %로, 그리고 표준 스퍼터링 방법에서는 약 82 %로 각각 떨어졌다. 그것은 본 발명에 따른 온도 공정 방법이 표준 방법보다 더 우수하다는 것을 의미한다.
P3의 온도 공정 수행은 우선 수소 함유 분위기 중에서 550 ℃의 온도로 20 분의 지속 시간 동안 온도 단계를 행하고, 이어서 수소가 4 %이고 질소가 96 %인 분위기 중에서 550 ℃의 온도로 5 분의 지속 시간 동안 온도 공정을 행한 것이다. P3의 방법은 저항을 이온화 스퍼터링 방법에서는 약 88 %로, 그리고 표준 스퍼터링 방법에서는 79 %로 각각 떨어뜨린다.
P4의 공정 수행은 수소 함유 분위기 중에서 550 ℃의 온도로 25 분의 지속 시간 동안 온도 단계를 행하도록 조치한 것이다. 그 경우, 이온화 스퍼터링 방법에서는 최초의 저항의 88 %로, 그리고 표준 스퍼터링 방법에서는 78 %로의 감소가 각각 주어진다. 다만, P4의 방법은 금속 층(6)의 질화를 행하지 않아서 질화물 장벽이 형성되지 않은 것이다.
도면의 주요 부분에 대한 부호의 설명
1 : 기판 2 : 기판 표면
3 : 도핑 영역 4 : 표면 영역
5 : 절연 층 6 : 금속 함유 층
7 : 금속 실리사이드 층 8 : 금속 질화물 층
10 : 제 1 온도 11 : 제 1 분위기
12 : 제 1 지속 시간 13 : 제 2 온도
14 : 제 2 분위기 15 : 제 2 지속시간
16 : 컨택트 홀 P1 : 제 1 공정
P2 : 제 2 공정 P3 : 제 3 공정
P4 : 제 4 공정 K1 : 제 1 곡선
K2 : 제 2 곡선
Claims (10)
- 반도체 소자의 도핑 영역과의 컨택트를 제조하는 방법에 있어서,도펀트를 기판 표면(2)을 구비한 실리콘 기판(1)에 도입하여 상기 기판(1)의 표면(2)에 도핑 영역(3)을 형성하는 단계와,상기 기판 표면(2) 상에 절연 층(5)을 증착하고 패터닝하여 상기 도핑 영역(3)의 표면 영역(4)을 노출시키는 단계와,상기 절연 층(5) 및 상기 표면 영역(4) 상에 금속 함유 층(6)을 증착시키는 단계와,공정 챔버에서의 제 1 단계 동안 상기 금속 함유 층(6)의 일부와 상기 도핑 영역(3)의 일부로부터 금속 실리사이드를 생성하도록 상기 기판(1)을 H2를 함유한 제 1 분위기 중에서 제 1 지속 시간 동안 처리하는 단계와, 이어서공정 챔버에서의 제 2 단계 동안 상기 금속 함유 층(6)의 나머지 다른 부분을 금속 질화물로 전환시키도록 상기 기판(1)을 10 % 미만의 H2와 90 %를 넘는 N2를 함유한 제 2 분위기 중에서 2 지속 시간 동안 처리하는 단계를 포함하되,상기 제 2 지속 시간(15)을 상기 제 1 지속 시간(12)보다 더 길게 하는반도체 소자의 도핑 영역과의 컨택트 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 금속 함유 층(6)은 티타늄, 탄탈, 코발트, 몰리브덴, 팔라듐, 백금, 니켈, 또는 텅스텐을 함유하는 것을 특징으로 하는 반도체 소자의 도핑 영역과의 컨택트 제조 방법.
- 제 1 항에 있어서,상기 금속 함유 층(6)은 이온화 금속 플라즈마 방법에 의해 180 ℃ 내지 220 ℃의 온도로 증착되는 것을 특징으로 하는 반도체 소자의 도핑 영역과의 컨택트 제조 방법.
- 제 1 항에 있어서,상기 노출된 표면 영역(4)은 습식 화학 세정 수단에 의해 세정되는 것을 특징으로 하는 반도체 소자의 도핑 영역과의 컨택트 제조 방법.
- 제 4 항에 있어서,상기 금속 함유 층(6)은 이온화 금속 플라즈마 방법에 의해 200 ℃±5 ℃의 온도로 증착되는 것을 특징으로 하는 반도체 소자의 도핑 영역과의 컨택트 제조 방법.
- 제 1 항, 제 3 항 내지 제 6 항 중의 어느 한 항에 있어서,상기 제 1 단계 동안 상기 기판(1)의 처리는 550 ℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 도핑 영역과의 컨택트 제조 방법.
- 제 1 항, 제 3 항 내지 제 6 항 중의 어느 한 항에 있어서,상기 제 1 단계 동안 상기 제 1 분위기는 분율이 25 % 미만인 N2 가스를 포함하는 것을 특징으로 하는 반도체 소자의 도핑 영역과의 컨택트 제조 방법.
- 제 8 항에 있어서,상기 제 2 단계 동안 상기 제 2 분위기는 4 %의 H2 분율과 96 %의 N2 분율을 포함하는 것을 특징으로 하는 반도체 소자의 도핑 영역과의 컨택트 제조 방법.
- 제 9 항에 있어서,상기 제 2 단계 동안 상기 기판의 처리는 550 ℃의 제 2 온도에서 수행되는것을 특징으로 하는 반도체 소자의 도핑 영역과의 컨택트 제조 방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10100178.9 | 2001-01-04 | ||
DE10100178 | 2001-01-04 | ||
PCT/DE2001/004590 WO2002054470A2 (de) | 2001-01-04 | 2001-12-06 | Verfahren zur kontaktierung eines dotiergebiets eines halbleiterbauelements |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030071799A KR20030071799A (ko) | 2003-09-06 |
KR100545538B1 true KR100545538B1 (ko) | 2006-01-25 |
Family
ID=7669750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020037009005A KR100545538B1 (ko) | 2001-01-04 | 2001-12-06 | 반도체 소자의 도핑 영역과의 컨택트 제조 방법 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6855630B1 (ko) |
EP (1) | EP1348232B1 (ko) |
KR (1) | KR100545538B1 (ko) |
DE (1) | DE50112534D1 (ko) |
TW (1) | TW512443B (ko) |
WO (1) | WO2002054470A2 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100519642B1 (ko) * | 2003-12-31 | 2005-10-07 | 동부아남반도체 주식회사 | 반도체 소자 형성 방법 |
US7407875B2 (en) * | 2006-09-06 | 2008-08-05 | International Business Machines Corporation | Low resistance contact structure and fabrication thereof |
US9960240B2 (en) * | 2015-10-21 | 2018-05-01 | International Business Machines Corporation | Low resistance contact structures for trench structures |
US10304773B2 (en) | 2015-10-21 | 2019-05-28 | International Business Machines Corporation | Low resistance contact structures including a copper fill for trench structures |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4545116A (en) * | 1983-05-06 | 1985-10-08 | Texas Instruments Incorporated | Method of forming a titanium disilicide |
JPS61137367A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US5242860A (en) * | 1991-07-24 | 1993-09-07 | Applied Materials, Inc. | Method for the formation of tin barrier layer with preferential (111) crystallographic orientation |
KR0162673B1 (ko) * | 1994-01-11 | 1998-12-01 | 문정환 | 반도체 도전층 및 반도체소자의 제조방법 |
US6001729A (en) * | 1995-01-10 | 1999-12-14 | Kawasaki Steel Corporation | Method of forming wiring structure for semiconductor device |
JP3635875B2 (ja) * | 1997-06-25 | 2005-04-06 | 東京エレクトロン株式会社 | 成膜方法及び膜積層構造 |
US5933741A (en) * | 1997-08-18 | 1999-08-03 | Vanguard International Semiconductor Corporation | Method of making titanium silicide source/drains and tungsten silicide gate electrodes for field effect transistors |
US5956611A (en) * | 1997-09-03 | 1999-09-21 | Micron Technologies, Inc. | Field emission displays with reduced light leakage |
US6071782A (en) * | 1998-02-13 | 2000-06-06 | Sharp Laboratories Of America, Inc. | Partial silicidation method to form shallow source/drain junctions |
US6121134A (en) * | 1998-04-21 | 2000-09-19 | Micron Technology, Inc. | High aspect ratio metallization structures and processes for fabricating the same |
-
2001
- 2001-12-06 KR KR1020037009005A patent/KR100545538B1/ko not_active IP Right Cessation
- 2001-12-06 WO PCT/DE2001/004590 patent/WO2002054470A2/de active IP Right Grant
- 2001-12-06 DE DE50112534T patent/DE50112534D1/de not_active Expired - Lifetime
- 2001-12-06 EP EP01995583A patent/EP1348232B1/de not_active Expired - Lifetime
- 2001-12-20 TW TW090131671A patent/TW512443B/zh not_active IP Right Cessation
-
2003
- 2003-07-07 US US10/614,430 patent/US6855630B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6855630B1 (en) | 2005-02-15 |
TW512443B (en) | 2002-12-01 |
EP1348232A2 (de) | 2003-10-01 |
WO2002054470A3 (de) | 2003-01-16 |
DE50112534D1 (de) | 2007-07-05 |
WO2002054470A2 (de) | 2002-07-11 |
KR20030071799A (ko) | 2003-09-06 |
EP1348232B1 (de) | 2007-05-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7452810B2 (en) | Method of forming a barrier layer of a semiconductor device | |
US6008124A (en) | Semiconductor device having improved lamination-structure reliability for buried layers, silicide films and metal films, and a method for forming the same | |
TWI234846B (en) | Method of forming multi layer conductive line in semiconductor device | |
KR100387693B1 (ko) | 매립배선형성방법 | |
KR20070045986A (ko) | 낮은 K 금속간 유전체 및 에칭 스톱과의 통합을 위한무전해 Co 합금막 상에서의 산화를 환원시키고 접착력을강화시키는 방법 | |
KR100707656B1 (ko) | 금속배선의 형성 방법 및 그에 의해 형성된 금속배선을포함하는 반도체 소자 | |
KR100545538B1 (ko) | 반도체 소자의 도핑 영역과의 컨택트 제조 방법 | |
KR100402428B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100309809B1 (ko) | 반도체소자의구리금속배선형성방법 | |
US20050221612A1 (en) | A low thermal budget (mol) liner, a semiconductor device comprising said liner and method of forming said semiconductor device | |
US20030068887A1 (en) | Electroless plating process, and embedded wire and forming process thereof | |
KR0161889B1 (ko) | 반도체장치의 배선 형성방법 | |
KR0124489B1 (ko) | 반도체 소자의 확산방지용 티타늄나이트라이드 박막 형성방법 | |
JP3998937B2 (ja) | 銅金属化プロセスにおけるTaCNバリア層の製造方法 | |
KR19990059074A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100215540B1 (ko) | 반도체 금속박막의 배선방법 | |
US5350711A (en) | Method of fabricating high temperature refractory metal nitride contact and interconnect structure | |
KR100750194B1 (ko) | 오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의금속배선 형성 방법 | |
KR100370781B1 (ko) | 반도체소자의금속배선제조방법 | |
US6362088B1 (en) | Method of forming ohmic conductive components in a single chamber process | |
KR100369352B1 (ko) | 반도체 장치 및 그 제조방법 | |
KR100673204B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
KR20000019439A (ko) | 티타늄과 질화 티타늄 증착에 의한 티타늄 샐리사이드 형성방법 | |
KR100503963B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
KR20030042908A (ko) | 오믹 콘택층을 구비한 콘택플러그 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130104 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20140109 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20150108 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |