KR100369352B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 제1 전도막상의 층간 절연막을 선택 식각하여 소정부위의 제1 전도막을 노출시키는 접촉창을 형성하는 단계; 노출된 상기 제1 전도막상에 제1 텅스텐 실리사이드막을 선택적으로 형성하는 단계; 전체 구조 상부에 티타늄막을 형성하는 단계; 상기 티타늄막상에 제2 텅스텐 실리사이드막을 형성하는 단계; 및 상기 제2 텅스텐 실리사이드막상에 알루미늄 합금을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 금속배선이 텅스텐(W), 티타늄(Ti) 및 텅스텐(W)의 차례로 적층된 구조의 장벽 금속막을 구비하는 반도체 장치 및 그 제조방법에 관한 것으로써, 고융점의 내열 금속인 텅스텐을 선택적으로 형성함으로써 티타늄(Ti)에 의해 표면에 힐록(Hillock)이 발생하는 것을 억제하고, 5 내지 10μΩ·cm의 비저항을 갖는 텅스텐을 전면증착함으로써 전도율을 향상시키며 실리콘 기판과 알루미늄 사이에 일어나는 스파이킹 현상을 억제할 수 있는 효과가 있다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 반도체소자의 전기적 연결을 위한 금속배선 및 그 형성방법에 관한 것이다.
반도체 소자의 선폭이 1㎛ 이하로 점차 작아짐에 따라서 금속배선 공정의 중요성이 점점 증대되고 있으며, 금속배선의 지연시간이 집적회로의 성능에 영향을 주기 때문에 새로운 배선 재료 및 공정을 필요로 하고 있다.
일반적으로, 금속 배선 형성 공정은 실리콘 기판 상부에 층간 절연막인 산화막을 성장시키고, 상기 산화막을 선택식각하여 반도체 기판의 소정부위가 노출되는콘택홀을 형성한 다음, 장벽 금속막인 티타늄(Ti)막과 티타늄나이트라이드(TiN) 막을 차례대로 형성하고, 이어서 전체 구조 상부에 알루미늄막을 증착하였다.
소재면에서 현재 많이 사용되고 있는 알루미늄이나 알루미늄 합금배선은 전류밀도가 높은 경우 전자 이동 현상이 발생되고, 실리콘 기판상에 티타늄막을 직접 콘택시킴으로써 힐록(Hillock)및막이 형성되거나 Ti/TiN 구조를 형성함으로써 알루미늄이 반도체 기판 사이로 확산되는 스파이킹(Spiking) 현상등이 일어나 소자의 특성을 저하시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 전자이동현상, 티타늄막에 의한 힐록(Hillock)형성 및 금속과 반도체 기판 사이의 스파이킹(Spiking) 현상등을 방지하는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 제조 방법에 있어서; 제1 전도막상의 층간 절연막을 선택 식각하여 소정부위의 제1 전도막을 노출시키는 접촉창을 형성하는 단계; 노출된 상기 제1 전도막상에 제1 텅스텐 실리사이드막을 선택적으로 형성하는 단계; 전체 구조 상부에 티타늄막을 형성하는 단계; 상기 티타늄막상에 제2 텅스텐 실리사이드막을 형성하는 단계; 및 상기 제2 텅스텐 실리사이드막상에 알루미늄 합금을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 제 1A 도 내지 제 1C 도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제 1A 도 내지 제 1C 도는 본 발명의 일실시예에 따른 금속 배선 형성 공정도이다.
먼저, 제 1A 도에 도시된 바와 같이 실리콘 기판(1)상의 층간 산화막(2)을 선택 식각하여 금속 콘택홀을 형성한 다음, 약 390℃, 0.7 Torr의 분위기 속에서 노출된 실리콘 기판(1)에 텅스텐(W)을 LPCVD(Low Pressure Chemical Vapor Deposition; 이하 LPCVD 라 칭함)방식에 의해 약 20초간 100 내지 300 Å정도를 선택적으로 형성하여, 텅스텐 실리사이드막(3)을 형성한다.
아래 화학 반응식 (1)은 텅스텐을 선택적으로 증착하는 화학 반응식을 나타낸다.
텅스텐 실리사이드막은 이후에 (제 1B 도)에서 형성되는 티타늄막 형성시, 티타늄막이 실리콘 기판에 직접 콘택되므로써 발생될 수 있는, 힐록 및막이 형성되는 것을 방지하여 준다. 그리고, 팅스텐은 고융점의 내열금속으로 실리콘과의 열적 안정도가 높다.
이어서, 제 1B 도에 도시된 바와 같이 전체구조 상부에 티타늄막(4)을 250Å 두께로 스퍼터링 방식에 의해 전면 증착하고, 티타늄막(4)상에 390℃, 0.7 Torr의분위기 속에서 텅스텐 실리사이드막(5)을 약 50초 동안 700 내지 900 Å 정도를 전면증착한다.
아래 반응식 (2)는 텅스텐 전면 증착시의 화학 반응식을 나타낸다.
이어서, 텅스텐 실리사이드막(5) 상부에 알루미늄막(6)을 스퍼터링 방식에 의해 약 10000Å형성한다.
상기와 같이 이루어지는 본 발명의 일실시예는, 결국 금속 배선 공정시의 장벽 금속(Barrier Metal)으로 종래의 Ti/TiN막 대신에 W/Ti/W막을 사용하는 것으로, 텅스텐(W)은 티타늄나이트라이드막 보다 층 덮힘(Step Coverage)이 우수하여 평탄화면에서도 우수하다.
또한, 본 발명은 상기 일실시예에 한정되지 않으며, 비반사층(Ti/TiN)을 알루미늄막상에 형성하는 공정을 추가할 수 있고, 실리콘 기판이 아닌 하부 금속막상에 상기와 같은 구조의 금속 배선을 실시하여 다층 금속 배선을 이룰 수 있다.
각 발명은 고융점의 내열 금속인 텅스텐을 선택적으로 형성함으로써 티타늄(Ti)에 의해 표면에 힐록(Hillock)이 발생하는 것을 억제하고, 5 내지 10 μΩ·cm의 비저항을 갖는 텅스텐을 전면증착함으로써 전도율을 향상시키며 실리콘 기판과 알루미늄 사이에 일어나는 스파이킹 현상을 억제할 수 있는 효과가 있다.
제 1A 도 내지 제 1C 도는 본 발명의 일실시예에 따른 반도체 장치 및 그 제조방법.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 층간 산화막
3, 5 : 텅스텐 실리사이드막 4 : 티타늄막
6 : 알루미늄막
Claims (6)
- 반도체 장치의 금속 배선이 텅스텐(W), 티타늄(Ti) 및 팅스텐(W)의 차례로 적층된 구조의 장벽금속막을 구비하는 것을 특징으로 하는 반도체 장치.
- 반도체 제조 방법에 있어서;제1 전도막상의 층간 절연막을 선택 식각하여 소정부위의 제1 전도막을 노출시키는 접촉창을 형성하는 단계;노출된 상기 제1 전도막상에 제1 텅스텐 실리사이드막을 선택적으로 형성하는 단계;전체 구조 상부에 티타늄막을 형성하는 단계;상기 티타늄막상에 제2 텅스텐 실리사이드막을 형성하는 단계; 및상기 제2 텅스텐 실리사이드막상에 알루미늄 합금을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 제조 방법.
- 제 2 항에 있어서;상기 제1 텅스텐 실리사이드막은 화학 기상 증착(CVD)방법으로 선택적 증착하는 것을 특징으로 하는 반도체 제조 방법.
- 제 2 항에 있어서;상기 제2 텅스텐 실리사이드막은 화학 기상 증착법으로 전면증착하는 것을 특징으로 하는 반도체 제조 방법.
- 제 2 항에 있어서;상기 제1 텅스텐 실리사이드막은 100 Å 내지 300 Å으로 형성되는 것을 특징으로 하는 반도체 제조 방법.
- 제 2 항에 있어서;상기 제2 텅스텐 실리사이드막은 700 Å 내지 900 Å으로 형성되는 것을 특징으로 하는 반도체 제조 방법.
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