KR970067635A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 제1전도막상의 층간 절연막을 선택 식각하여 소정부위의 제1전도막을 노출시키는 접촉창을 형성하는 단계; 노출된 상기 제1전도막상에 제1텅스텐 실리사이드막을 선택적으로 형성하는 단계; 전체 구조 상부에 티타늄막을 형성하는 단계; 상기 티타늄막상에 제2텅스텐 실리사이드막을 형성하는 단계; 및 상기 제2텅스텐 실리사이드막상에 알루미늄 합금을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 금속배선이 텅스텐(W), 티타늄(Ti) 및 텅스텐(W)의 차례로 적층된 구조의 장벽 금속막을 구비하는 반도체 장치 및 그 제조방법에 관한 것으로써, 고융점의 내열 금속인 텅스텐을 선택적으로 형성함으로써 티타늄(Ti)에 의해 표면에 힐록(Hillock)이 발생하는 것을 억제하고, 5 내지 10μ㏀·cm의 비저항을 갖는 텅스텐을 전면증착함으로써 전도율을 향상시키며 실리콘 기판과 알루미늄 사이에 일어나는 스파이킹 현상을 억제할 수 있는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1C도는 본 발명의 일실시예에 따른 반도체 장치 및 그 제조 방법.
Claims (6)
- 반도체 장치의 금속배선이 텅스텐(W), 티타늄(Ti) 및 텅스텐(W)의 차례로 적층된 구조의 장벽 금속막을 구비하는 것을 특징으로 하는 반도체 장치.
- 반도체 제조 방법에 있어서; 제1전도막상의 층간 절연막을 선택 식각하여 소정부위의 제1전도막을 노출시키는 접촉창을 형성하는 단계; 노출된 상기 제1전도막상에 제1텅스텐 실리사이드막을 선택적으로 형성하는 단계; 전체 구조 상부에 티타늄막을 형성하는 단계, 상기 티타늄막상에 제2텅스텐 실리사이드막을 형성하는 단계; 및 상기 제2텅스텐 실리사이드막상에 알루미늄 합금을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 제조 방법.
- 제2항에 있어서; 상기 제1텅스텐 실리사이드막은 화학 기상 증착(CVD)방법으로 선택적 증착하는 것을 특징으로 하는 반도체 제조 방법.
- 제2항에 있어서; 상기 제2텅스텐 실리사이드막은 화학 기상 증착법으로 전면증착하는 것을 특징으로 하는 반도체 제조 방법.
- 제2항에 있어서; 상기 제1텅스텐 실리사이드막은 100Å 내지 300Å으로 형성되는 것을 특징으로 하는 반도체 제조 방법.
- 제2항에 있어서; 상기 제1텅스텐 실리사이드막은 700Å 내지 900Å으로 형성되는 것을 특징으로 하는 반도체 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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1996
- 1996-03-06 KR KR1019960005788A patent/KR100369352B1/ko not_active IP Right Cessation
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