JPS6254470A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6254470A JPS6254470A JP19446885A JP19446885A JPS6254470A JP S6254470 A JPS6254470 A JP S6254470A JP 19446885 A JP19446885 A JP 19446885A JP 19446885 A JP19446885 A JP 19446885A JP S6254470 A JPS6254470 A JP S6254470A
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000010409 thin film Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000010408 film Substances 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 150000002500 ions Chemical class 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 230000006866 deterioration Effects 0.000 abstract description 5
- 238000000137 annealing Methods 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract description 3
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 238000000151 deposition Methods 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 17
- 230000007547 defect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- LQIAZOCLNBBZQK-UHFFFAOYSA-N 1-(1,2-Diphosphanylethyl)pyrrolidin-2-one Chemical compound PCC(P)N1CCCC1=O LQIAZOCLNBBZQK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＶＬＳＩの高速化・高信頼性化を可能にする
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
ＬＳＩの微細化に伴い、ゲート電極・ソース・ドレイン
のシート抵抗が増大し、ゲート電極や拡散層を配線に用
いたＬＳＩでは配線抵抗が増大する。抵抗値を下げるた
めに、ゲート電極及びソース・ドレイン領域に高融点金
属シリサイド膜を３０００Ｘ程度の厚さで成膜しなけれ
ばならない。
のシート抵抗が増大し、ゲート電極や拡散層を配線に用
いたＬＳＩでは配線抵抗が増大する。抵抗値を下げるた
めに、ゲート電極及びソース・ドレイン領域に高融点金
属シリサイド膜を３０００Ｘ程度の厚さで成膜しなけれ
ばならない。
該皮膜製造方法として、ゲー）！極のサイドウオール絶
縁層の形成された基板表面に５００Ｘ以下のＴｉを蓄積
後、高温熱処理を行ない、シリサイド化されないサイド
ウオール上ので１のみを選択的にエツチングし、Ｗをシ
リサイド化したソース・ドレイン及びゲート上に選択的
に蓄積すれば、ＭＯ５ＰＥＴの９ｍが向上し、高速化を
可能にすることはもちろんのこと、熱処理によるシリサ
イド化に伴うストレス及び欠陥を最小限に抑制すること
ができ、ＬＳＩの高信頼性化を保証する。
縁層の形成された基板表面に５００Ｘ以下のＴｉを蓄積
後、高温熱処理を行ない、シリサイド化されないサイド
ウオール上ので１のみを選択的にエツチングし、Ｗをシ
リサイド化したソース・ドレイン及びゲート上に選択的
に蓄積すれば、ＭＯ５ＰＥＴの９ｍが向上し、高速化を
可能にすることはもちろんのこと、熱処理によるシリサ
イド化に伴うストレス及び欠陥を最小限に抑制すること
ができ、ＬＳＩの高信頼性化を保証する。
従来のＶＬＳＩを構成するＭＯ３？ＩＤＴのゲート電極
表面に１ｏｏｏＸ以上の高融点金属を蓄積後、熱処理に
より高融点金属と多結晶シリコンまたは単結晶シリコン
拡散層とを反応させて、選択的にゲート電極及びソース
・ドレイン上に厚いシリサイド層を形成している。がし
かし、熱処理によるシリサイド化反応時に、ゲート及び
ソース・ドレイン領域が体積収縮を起こし、ストレス及
び欠陥が生じる。このストレスと欠陥は、シリサイドの
膜厚増加に伴い増加する。ゲート電極及びソース・ドレ
インの低抵抗化のため、厚い１０００＾以上の高融点金
属シリサイドをゲート電極及びソース・ドレインに用い
た従来の半導体製造方法より作成されたＬＳＩでは、ｆ
ｍの劣化や配線抵抗増大によるスピードの遅延は無いも
のの、ストレスと欠陥発生によるＬＳＩの信頼性に難点
があった。
表面に１ｏｏｏＸ以上の高融点金属を蓄積後、熱処理に
より高融点金属と多結晶シリコンまたは単結晶シリコン
拡散層とを反応させて、選択的にゲート電極及びソース
・ドレイン上に厚いシリサイド層を形成している。がし
かし、熱処理によるシリサイド化反応時に、ゲート及び
ソース・ドレイン領域が体積収縮を起こし、ストレス及
び欠陥が生じる。このストレスと欠陥は、シリサイドの
膜厚増加に伴い増加する。ゲート電極及びソース・ドレ
インの低抵抗化のため、厚い１０００＾以上の高融点金
属シリサイドをゲート電極及びソース・ドレインに用い
た従来の半導体製造方法より作成されたＬＳＩでは、ｆ
ｍの劣化や配線抵抗増大によるスピードの遅延は無いも
のの、ストレスと欠陥発生によるＬＳＩの信頼性に難点
があった。
〔発明が解決しようとする問題点及び目的〕従って、従
来のＭＯ８ＦＫＴからなるＬＳＩの製造方法では、ＶＬ
ＳＩの高速化と高信頼性化を同時に満たさなかった。
来のＭＯ８ＦＫＴからなるＬＳＩの製造方法では、ＶＬ
ＳＩの高速化と高信頼性化を同時に満たさなかった。
そこで、本発明は、このような従来の問題点を解決する
もので、その目的とするところは、９ｍの劣化や配線抵
抗の増大がないＭ Ｏ３Ｆ Ｅ Ｔからなる、高信頼性
のＶＬＳＩを提供することにある〔問題点を解決するた
めの手段〕 本発明の特徴は、ゲート電極のサイドワール絶縁層の形
成された基板表面に薄膜（ｓｏｏＸ以下）のＴｉを蓄積
後、高温熱処理を行ない、シリサイド化されないサイド
ウオール上のＴｉのみを選択的にエツチングし、Ｗをシ
リサイド化したソース・ドレイン及びゲート上に選択的
に蓄積することによって、ＭＯ５ＦＩＩＣＴのゲート電
極及びソース・ドレインを製造することを特徴としてい
る。
もので、その目的とするところは、９ｍの劣化や配線抵
抗の増大がないＭ Ｏ３Ｆ Ｅ Ｔからなる、高信頼性
のＶＬＳＩを提供することにある〔問題点を解決するた
めの手段〕 本発明の特徴は、ゲート電極のサイドワール絶縁層の形
成された基板表面に薄膜（ｓｏｏＸ以下）のＴｉを蓄積
後、高温熱処理を行ない、シリサイド化されないサイド
ウオール上のＴｉのみを選択的にエツチングし、Ｗをシ
リサイド化したソース・ドレイン及びゲート上に選択的
に蓄積することによって、ＭＯ５ＦＩＩＣＴのゲート電
極及びソース・ドレインを製造することを特徴としてい
る。
本発明の作用な述べれば、ゲート電極及びソース・ドレ
イン表面層のＷはシート抵抗の低減に寄与する。また中
間層のＴｉシリサイド層は、ＬＳＩ製造工程における熱
処理で上層のＷと下層のシリコンの反応が起こるのを防
ぐ役割をする。本発明によるシリサイド化膜は薄膜であ
るため、シリサイド形成時のストレスを最小限にしＩ、
Ｓ工の高信頼性を保証する。また中間層のシリサイド薄
膜は、熱処理によって生じる上層のＷと下層の８１との
反応を抑制するため、Ｗが厚く蓄積されてもシリサイド
化せずストレスが発生しないので、１０００久程度のＷ
を蓄積してもＬＳＩの信頼性を損ねることはない。
イン表面層のＷはシート抵抗の低減に寄与する。また中
間層のＴｉシリサイド層は、ＬＳＩ製造工程における熱
処理で上層のＷと下層のシリコンの反応が起こるのを防
ぐ役割をする。本発明によるシリサイド化膜は薄膜であ
るため、シリサイド形成時のストレスを最小限にしＩ、
Ｓ工の高信頼性を保証する。また中間層のシリサイド薄
膜は、熱処理によって生じる上層のＷと下層の８１との
反応を抑制するため、Ｗが厚く蓄積されてもシリサイド
化せずストレスが発生しないので、１０００久程度のＷ
を蓄積してもＬＳＩの信頼性を損ねることはない。
第１〜４図は、本発明の実施例における半導体装置製造
方法の断面図である。第１図において、シリコン基板１
には、素子分離５１０２膜２にて分離された能動領域に
、ゲート薄膜４を形成後、多結晶シリコンゲート電極６
を形成する。そしてイオン注入により０．１μｍ程度の
浅いかつ低濃度の拡散層３を形成し、サイドワールＳｉ
Ｏ２５を形成後、約５００ＸのＴｉ７を基板全体に成膜
している。第２図において、高温熱処理により第１図の
Ｔｉ７とシリコンを反応させることによってシリサイド
化し熱的に安定なＴｉシリサイド薄膜８を形成する。
方法の断面図である。第１図において、シリコン基板１
には、素子分離５１０２膜２にて分離された能動領域に
、ゲート薄膜４を形成後、多結晶シリコンゲート電極６
を形成する。そしてイオン注入により０．１μｍ程度の
浅いかつ低濃度の拡散層３を形成し、サイドワールＳｉ
Ｏ２５を形成後、約５００ＸのＴｉ７を基板全体に成膜
している。第２図において、高温熱処理により第１図の
Ｔｉ７とシリコンを反応させることによってシリサイド
化し熱的に安定なＴｉシリサイド薄膜８を形成する。
本発明による製造方法では、シリサイド化を行なうＴｉ
は５００１以下の薄膜であるため、Ｔｉの蓄積時に発生
するＳ１と８１０．界面へので１の入り込みにより生ず
る欠陥や、Ｔｉがシリサイド化する時に生じるストレス
は最小限に抑えることができる。第５図においては、ソ
ース・ドレイン領域に高濃度不純物イオン９を注入し、
短時間アニール（例えば１０００°Ｃ１Ｏ３）を行ない
、イオン注入された該シリサイド薄膜８とシリコン基板
拡散層１０のダメージを回復する。短時間アニールのた
め拡散層３，１０は、８１基板内の不純物再分布が無視
でき、しかもシリサイド薄膜８中の不純物イオンは拡散
層１０に吐き出されるため、浅くて高濃度の拡散層１０
が形成できる。
は５００１以下の薄膜であるため、Ｔｉの蓄積時に発生
するＳ１と８１０．界面へので１の入り込みにより生ず
る欠陥や、Ｔｉがシリサイド化する時に生じるストレス
は最小限に抑えることができる。第５図においては、ソ
ース・ドレイン領域に高濃度不純物イオン９を注入し、
短時間アニール（例えば１０００°Ｃ１Ｏ３）を行ない
、イオン注入された該シリサイド薄膜８とシリコン基板
拡散層１０のダメージを回復する。短時間アニールのた
め拡散層３，１０は、８１基板内の不純物再分布が無視
でき、しかもシリサイド薄膜８中の不純物イオンは拡散
層１０に吐き出されるため、浅くて高濃度の拡散層１０
が形成できる。
第４図において、選択ＣＶＤにより約１０００′Ａ程度
のＷｌｌがゲート及びソース・ドレイン上に選択的に形
成される。熱的に安定なシリサイドは、Ｗと反応せず、
ＷがＳｉＯ□とＴｉシリサイド界面へ入り込むのも無視
できる。また、第４図以後の製造工程においてＡ１配線
とゲート電極との層間絶縁膜形成時や、該層間絶縁膜（
例えばＢＰＳＧまたはＰＳＧ）のリフローによる平担化
熱処理においても、Ｗｌｌとシリコン６または１０との
シリサイド化反応が生じず、シリサイド化に伴うストレ
スが発生しない。
のＷｌｌがゲート及びソース・ドレイン上に選択的に形
成される。熱的に安定なシリサイドは、Ｗと反応せず、
ＷがＳｉＯ□とＴｉシリサイド界面へ入り込むのも無視
できる。また、第４図以後の製造工程においてＡ１配線
とゲート電極との層間絶縁膜形成時や、該層間絶縁膜（
例えばＢＰＳＧまたはＰＳＧ）のリフローによる平担化
熱処理においても、Ｗｌｌとシリコン６または１０との
シリサイド化反応が生じず、シリサイド化に伴うストレ
スが発生しない。
以上説明したように、本発明の半導体装置の製造方法に
よれば、最終製造工程上がりにおいても、１ｏｏｏＫ程
度のＷがゲート電極及びソース・ドレイン領域に裏打ち
されていて、しかも、ＬＳＩ製造工程の熱処理時にスト
レスが発生しない。
よれば、最終製造工程上がりにおいても、１ｏｏｏＫ程
度のＷがゲート電極及びソース・ドレイン領域に裏打ち
されていて、しかも、ＬＳＩ製造工程の熱処理時にスト
レスが発生しない。
従って、ゲート電極やソース・ドレインが低抵抗になり
、１ｍの劣化や配線抵抗によるスピードの遅延も少なく
、ストレスも小さいため、高信頼性かつ高速のｖＬｓＬ
ＳＩが可能になる。
、１ｍの劣化や配線抵抗によるスピードの遅延も少なく
、ストレスも小さいため、高信頼性かつ高速のｖＬｓＬ
ＳＩが可能になる。
第１図〜第４図；本発明による半導体装置製造方法の工
程断面図。 １・・・・・・シリコン基板 ２・・・・・・素子分離５ｉ０２ ３・・・・・・低濃度拡散層 ４・・・・・・ゲート膜 ６・・・・・・多結晶シリコンゲート電極７・・・・・
・Ｔｉ薄膜 ８・・・・・・Ｔｉシリサイド薄膜 ９・・・・・・不純物イオン注入 １０・・・高濃度拡散層 １１・・・Ｗ 膜 以 上
程断面図。 １・・・・・・シリコン基板 ２・・・・・・素子分離５ｉ０２ ３・・・・・・低濃度拡散層 ４・・・・・・ゲート膜 ６・・・・・・多結晶シリコンゲート電極７・・・・・
・Ｔｉ薄膜 ８・・・・・・Ｔｉシリサイド薄膜 ９・・・・・・不純物イオン注入 １０・・・高濃度拡散層 １１・・・Ｗ 膜 以 上
Claims (1)
- ＭＯＳＦＥＴからなるＶＬＳＩ製造において、多結晶シ
リコンゲート電極、該ゲート電極のサイドウォール絶縁
層を形成し、基板表面に５００Å以下のＴｉ薄膜を形成
後、不純物イオンを注入し、高温熱処理を行い、ソース
・ドレイン及びゲート電極表面のみ、選択的に、熱的安
定なＴｉシリサイド薄膜を形成する工程。続いて、選択
エッチングによりＳｉＯ＿２上のＴｉを除去後、該ソー
ス・ドレイン及びゲート表面の該Ｔｉシリサイド薄膜上
に５００Å以上のＷ膜をＣＶＤで選択的に蓄積する工程
。これにより、ゲート電極及びソース・ドレインが、Ｗ
、Ｔｉシリサイド薄膜及びシリコンの３層からなること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19446885A JPS6254470A (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19446885A JPS6254470A (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254470A true JPS6254470A (ja) | 1987-03-10 |
Family
ID=16325049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19446885A Pending JPS6254470A (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254470A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258070A (ja) * | 1987-03-31 | 1988-10-25 | テキサス インスツルメンツ インコーポレイテツド | 浅いシリサイドの接合の製造方法 |
| EP0352890A2 (en) * | 1988-06-20 | 1990-01-31 | AT&T Corp. | Field effect devices having shallow junctions |
| JPH0266940A (ja) * | 1988-07-11 | 1990-03-07 | Samsung Electron Co Ltd | 半導体装置の金属配線膜の塗布方法 |
| US5063422A (en) * | 1988-06-20 | 1991-11-05 | At&T Bell Laboratories | Devices having shallow junctions |
| JPH0594963A (ja) * | 1990-08-16 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | 集積回路の種々の厚さの耐火性金属シリサイド層を形成する方法 |
-
1985
- 1985-09-03 JP JP19446885A patent/JPS6254470A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258070A (ja) * | 1987-03-31 | 1988-10-25 | テキサス インスツルメンツ インコーポレイテツド | 浅いシリサイドの接合の製造方法 |
| EP0352890A2 (en) * | 1988-06-20 | 1990-01-31 | AT&T Corp. | Field effect devices having shallow junctions |
| US5063422A (en) * | 1988-06-20 | 1991-11-05 | At&T Bell Laboratories | Devices having shallow junctions |
| JPH0266940A (ja) * | 1988-07-11 | 1990-03-07 | Samsung Electron Co Ltd | 半導体装置の金属配線膜の塗布方法 |
| JPH0594963A (ja) * | 1990-08-16 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | 集積回路の種々の厚さの耐火性金属シリサイド層を形成する方法 |
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