JPS6254469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6254469A JPS6254469A JP19446785A JP19446785A JPS6254469A JP S6254469 A JPS6254469 A JP S6254469A JP 19446785 A JP19446785 A JP 19446785A JP 19446785 A JP19446785 A JP 19446785A JP S6254469 A JPS6254469 A JP S6254469A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- source
- drain
- silicide
- silicide thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＶＬＳＩの高速化・高信頼性化を可能にする
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
従来のｖｌｓ工を構成するＭＯＳ −ＩＦＫＴのゲート
電極は、多結晶シリコンまたは高融点金属シリサイドと
多結晶シリコン（ｐｏ１７ｃ１ａｅ ） から成り、
ソース・ドレインは不純物拡散単結晶シリコン層または
高融点金属シリサイドと不純物拡散した単結晶シリコン
から形成されていた。
電極は、多結晶シリコンまたは高融点金属シリサイドと
多結晶シリコン（ｐｏ１７ｃ１ａｅ ） から成り、
ソース・ドレインは不純物拡散単結晶シリコン層または
高融点金属シリサイドと不純物拡散した単結晶シリコン
から形成されていた。
〔発明が解決しようとする問題点及び目的〕しかるに、
多結晶シリコンをゲート電極に持ち不純物拡散単結晶シ
リコン層をソース・ドレインに持つ従来のＭＯ３１１’
ＥＴでは、信頼性の高いＬＳＩが得られるものの、ＬＳ
Ｉの微細化に伴い、ゲー）ｔ＆を極・ソース・ドレイン
のシート抵抗が増大し、ＭＯ５ＩＦＩ！ｉＴの２ｍが劣
化し、さらに、ゲ−ト電極や拡散層を配線に用いたＬＳ
Ｉでは、配線抵抗が増大し、ｖｒｎの劣化とともにＩ、
ｓ工の高速化を困難にしている。低抵抗化の目的で、ゲ
ート電極及びソース・ドレイン領域に高融点金属シリサ
イドを用いた従来の半導体装置製造方法（ｓａｌｉｃｌ
ｄｅ） では、該シリサイド膜を３０００Ａ程度厚く
しないとシート抵抗が５Ω／口以下の低抵抗化ができな
い。このため厚いシリサイド膜が必要となる。従来の５
ａｌｉｃｌｅ 製造方法においては、ソース・ドレイ
ン及びゲート電極表面に１０００＾以上の高融点金属を
蓄積後、熱処理により高融点金属と多結晶シリコンまた
は単結晶シリコン拡散層とを反応させて、選択的にゲー
ト電極及びソース・ドレイン上に厚いシリサイド層ご形
成している。熱処理によるシリサイド化反応時に、ゲー
ト及びソース・ドレイン領域が体積収縮を起こし、スト
レスおよび欠陥が生じる。このストレスと欠陥は、シリ
サイドの膜厚増加に伴い増加する。ゲート電極及びソー
ス・ドレインの低抵抗化のため、厚い１ｏｏｏＸ以上の
高融点金属シリサイドをゲート電極及びソース・ドレイ
ンに用いた従来の半導体製造方法にり作成されたＬＳＩ
では、ｙＹｎの劣化や配線抵抗増大によるスピードの遅
延は無いものの、ストレスと欠陥発生によるｌｓ工の信
頼性に難点があった。
多結晶シリコンをゲート電極に持ち不純物拡散単結晶シ
リコン層をソース・ドレインに持つ従来のＭＯ３１１’
ＥＴでは、信頼性の高いＬＳＩが得られるものの、ＬＳ
Ｉの微細化に伴い、ゲー）ｔ＆を極・ソース・ドレイン
のシート抵抗が増大し、ＭＯ５ＩＦＩ！ｉＴの２ｍが劣
化し、さらに、ゲ−ト電極や拡散層を配線に用いたＬＳ
Ｉでは、配線抵抗が増大し、ｖｒｎの劣化とともにＩ、
ｓ工の高速化を困難にしている。低抵抗化の目的で、ゲ
ート電極及びソース・ドレイン領域に高融点金属シリサ
イドを用いた従来の半導体装置製造方法（ｓａｌｉｃｌ
ｄｅ） では、該シリサイド膜を３０００Ａ程度厚く
しないとシート抵抗が５Ω／口以下の低抵抗化ができな
い。このため厚いシリサイド膜が必要となる。従来の５
ａｌｉｃｌｅ 製造方法においては、ソース・ドレイ
ン及びゲート電極表面に１０００＾以上の高融点金属を
蓄積後、熱処理により高融点金属と多結晶シリコンまた
は単結晶シリコン拡散層とを反応させて、選択的にゲー
ト電極及びソース・ドレイン上に厚いシリサイド層ご形
成している。熱処理によるシリサイド化反応時に、ゲー
ト及びソース・ドレイン領域が体積収縮を起こし、スト
レスおよび欠陥が生じる。このストレスと欠陥は、シリ
サイドの膜厚増加に伴い増加する。ゲート電極及びソー
ス・ドレインの低抵抗化のため、厚い１ｏｏｏＸ以上の
高融点金属シリサイドをゲート電極及びソース・ドレイ
ンに用いた従来の半導体製造方法にり作成されたＬＳＩ
では、ｙＹｎの劣化や配線抵抗増大によるスピードの遅
延は無いものの、ストレスと欠陥発生によるｌｓ工の信
頼性に難点があった。
従って、従来のＭＯ５ＦＥＴからなるＬＥ３工の製造方
法では、ＶＬＳＩの高速化と高信頼性化を同時に満たさ
なかった。
法では、ＶＬＳＩの高速化と高信頼性化を同時に満たさ
なかった。
そこで、本発明は、このような従来の問題点を解決する
もので、その目的とするところは、ｙｍの劣化や配線抵
抗の増大がないＭＯＳＦＥＴからなる。高信頼性のＶＬ
ＳＩを提供することにある〔問題点を解決するための手
段〕 本発明の特徴は、ＭＯＳＦＥＴのゲート及びソース・ド
レイン表面に薄膜（５００３１以下）のＷを選択的に蓄
積後、高温熱処理を行ない、シリサイド薄膜を形成後、
再びＷを該シリサイド薄膜上に選択的に蓄積することに
より、ＭＯ５ＵＥＴのゲート電極及びソース・ドレイン
を製造することを特徴としている。
もので、その目的とするところは、ｙｍの劣化や配線抵
抗の増大がないＭＯＳＦＥＴからなる。高信頼性のＶＬ
ＳＩを提供することにある〔問題点を解決するための手
段〕 本発明の特徴は、ＭＯＳＦＥＴのゲート及びソース・ド
レイン表面に薄膜（５００３１以下）のＷを選択的に蓄
積後、高温熱処理を行ない、シリサイド薄膜を形成後、
再びＷを該シリサイド薄膜上に選択的に蓄積することに
より、ＭＯ５ＵＥＴのゲート電極及びソース・ドレイン
を製造することを特徴としている。
本発明の作用を述べれば、ゲート電極及びソース・ドレ
イン表面層のＷはシート抵抗の低減に寄与する。また中
間層のＷシリサイド層は、ＬＳＩ製造工程における熱処
理で上層のＷと下層のシリコンの反応が起こることを防
ぐ役割をする。本発明によるシリサイド化膜は薄膜であ
るため、シリサイド形成時のストレスを最小限にしＬＳ
Ｉの高信頼性を保証する。また中間層のシリサイド薄膜
は、熱処理によって生じる上層のＷと下層の８１との反
応を抑制するため、Ｗが厚く蓄積されてもシリサイド化
せずストレスが発生しないので、１０００久程度のＷを
蓄積してもＬ１２工の信頼性を損ねることはない。
イン表面層のＷはシート抵抗の低減に寄与する。また中
間層のＷシリサイド層は、ＬＳＩ製造工程における熱処
理で上層のＷと下層のシリコンの反応が起こることを防
ぐ役割をする。本発明によるシリサイド化膜は薄膜であ
るため、シリサイド形成時のストレスを最小限にしＬＳ
Ｉの高信頼性を保証する。また中間層のシリサイド薄膜
は、熱処理によって生じる上層のＷと下層の８１との反
応を抑制するため、Ｗが厚く蓄積されてもシリサイド化
せずストレスが発生しないので、１０００久程度のＷを
蓄積してもＬ１２工の信頼性を損ねることはない。
第１〜４図は、本発明の実施例における半導体装置製造
方法の断面図である。第１図において、シリコン基板１
には、素子分離ＳｉＯ□膜２にて分離された能動領域に
、ゲー）Ｍ膜４を形成後、多結晶シリコンゲート電極６
を形成後、イオン注入によりＣ１，１μｍ程度の浅いか
つ低濃度の拡散層３を形成し、サイド・ワー／Ｌ／Ｓｉ
０，５を形成後、選択ＯＶＤにより約５００裏のＷ７を
選択的に形成している。第２図において、高温熱処理に
よりＷ７とシリコンをシリサイド化することにより熱的
に安定なＷシリサイド薄膜８を形成する。本発明による
製造方法では、シリサイド化を行なうＷは５００又以下
の薄膜であるため、Ｗの蓄積時に発生するＳｌと８１０
．界面へのＷの入り込みにより生ずる欠陥や、Ｗがシリ
サイド化する時に生じるストレスは最小限に抑えること
ができる。
方法の断面図である。第１図において、シリコン基板１
には、素子分離ＳｉＯ□膜２にて分離された能動領域に
、ゲー）Ｍ膜４を形成後、多結晶シリコンゲート電極６
を形成後、イオン注入によりＣ１，１μｍ程度の浅いか
つ低濃度の拡散層３を形成し、サイド・ワー／Ｌ／Ｓｉ
０，５を形成後、選択ＯＶＤにより約５００裏のＷ７を
選択的に形成している。第２図において、高温熱処理に
よりＷ７とシリコンをシリサイド化することにより熱的
に安定なＷシリサイド薄膜８を形成する。本発明による
製造方法では、シリサイド化を行なうＷは５００又以下
の薄膜であるため、Ｗの蓄積時に発生するＳｌと８１０
．界面へのＷの入り込みにより生ずる欠陥や、Ｗがシリ
サイド化する時に生じるストレスは最小限に抑えること
ができる。
第５図においては、ソース・ドレイン領域に高濃度不純
物イオン９を注入し、短時間アニール（例えば、１００
０℃ １ＯＳ）を行ない、イオン注入された該シリサイ
ド薄膜８とシリコン基板拡散層１０のダメージを回復す
る。短時間アニールのため拡散＃３．１０は、Ｓ１基板
内の不純物再分布が無視でき、しかもシリサイド薄膜８
中の不純物イオンは拡散層１０に吐き出されるため、浅
くて高濃度の拡散層１０が形成できる。第４図において
、選択ＯＶＤにより約１ｏｏｏＸ程度のＷｌｌが、ゲー
ト及びソース・ドレイン上に選択的に形成される。熱的
に安定なシリサイドは、Ｗと反応せず、ＷのＳｉｎ、と
Ｗ ５ｉｌｉｃｉｄａ 界面への入り込みも無視できる
。また、第４図以後の製造工程においてＡＬ配線とゲー
ト電極との層間絶縁膜形成時や、該層間絶縁膜（例えば
ＢＰＳＧ またはＰＳＧ ）のりフローによる平
担化熱処理においても、Ｗｌｌとシリコン６または１０
とのシリサイド化反応が生じず、シリサイド化に伴うス
トレスが発生しなし゛・
。
物イオン９を注入し、短時間アニール（例えば、１００
０℃ １ＯＳ）を行ない、イオン注入された該シリサイ
ド薄膜８とシリコン基板拡散層１０のダメージを回復す
る。短時間アニールのため拡散＃３．１０は、Ｓ１基板
内の不純物再分布が無視でき、しかもシリサイド薄膜８
中の不純物イオンは拡散層１０に吐き出されるため、浅
くて高濃度の拡散層１０が形成できる。第４図において
、選択ＯＶＤにより約１ｏｏｏＸ程度のＷｌｌが、ゲー
ト及びソース・ドレイン上に選択的に形成される。熱的
に安定なシリサイドは、Ｗと反応せず、ＷのＳｉｎ、と
Ｗ ５ｉｌｉｃｉｄａ 界面への入り込みも無視できる
。また、第４図以後の製造工程においてＡＬ配線とゲー
ト電極との層間絶縁膜形成時や、該層間絶縁膜（例えば
ＢＰＳＧ またはＰＳＧ ）のりフローによる平
担化熱処理においても、Ｗｌｌとシリコン６または１０
とのシリサイド化反応が生じず、シリサイド化に伴うス
トレスが発生しなし゛・
。
以上説明したように、本発明の半導体装置の製造方法に
よれば、最終製造工程上がりにおいても、１０００Ｘ程
度のＷがゲート電極及びソース・ドレイン領域に裏打ち
されていて、しかも、ＬＳＩ製造工程の熱処理時にスト
レスが発生しない。
よれば、最終製造工程上がりにおいても、１０００Ｘ程
度のＷがゲート電極及びソース・ドレイン領域に裏打ち
されていて、しかも、ＬＳＩ製造工程の熱処理時にスト
レスが発生しない。
従って、ゲート電極やソース・ドレインが低抵抗になり
、ｆｆｍの劣化や配線抵抗によるスピードの遅延も少な
く、ストレスも小さいため、高信頼性かつ高速のＶＬＳ
Ｉ製造が可能になる。
、ｆｆｍの劣化や配線抵抗によるスピードの遅延も少な
く、ストレスも小さいため、高信頼性かつ高速のＶＬＳ
Ｉ製造が可能になる。
第１図〜第４図；本発明による半導体装置製造方法の工
程断面図。 １・・・・・・シリコン基板 ２・・・・・・素子分離Ｓｉｎ。 ３・・・・・・低濃度拡散層 ４・・・・・・ゲート膜 ６・・・・・・ｐｏｌｙ−３ｉゲート電極７・・・・・
・Ｗ薄膜 ８・・・・・・Ｗシリサイド薄膜 ９・・・・・・不純物イオン注入 １０・・・高濃度拡散層 １１・・・Ｗ膜 以 上
程断面図。 １・・・・・・シリコン基板 ２・・・・・・素子分離Ｓｉｎ。 ３・・・・・・低濃度拡散層 ４・・・・・・ゲート膜 ６・・・・・・ｐｏｌｙ−３ｉゲート電極７・・・・・
・Ｗ薄膜 ８・・・・・・Ｗシリサイド薄膜 ９・・・・・・不純物イオン注入 １０・・・高濃度拡散層 １１・・・Ｗ膜 以 上
Claims (1)
- ＭＯＳＦＥＴからなるＬＳＩ製造において、多結晶シリ
コンゲート電極、該ゲート電極のサイドウォール絶縁層
を形成後、ソース・ドレイン領域のシリコン表面及びゲ
ート電極の表面に５００Å以下のＷ薄膜を選択的に蓄積
し、高温熱処理を行ないソース・ドレイン及びゲート電
極表面に熱的安定なＷシリサイド薄膜を形成後、ソース
・ドレイン領域に選択的に不純物イオンを注入し、短時
間アニールを行ない、イオン注入された該シリサイド薄
膜とシリコン基板のダメージを回復後、該ソース・ドレ
イン及びゲート表面の該シリサイド薄膜上には５００Å
以上のＷ膜を選択的に蓄積することにより、ゲート電極
及びソース・ドレインが、Ｗ，Ｗシリサイド薄膜及びシ
リコンの３層から成ることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19446785A JPS6254469A (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19446785A JPS6254469A (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254469A true JPS6254469A (ja) | 1987-03-10 |
Family
ID=16325037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19446785A Pending JPS6254469A (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482620A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Manufacture of semiconductor device |
| JPH01160012A (ja) * | 1987-12-17 | 1989-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-09-03 JP JP19446785A patent/JPS6254469A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482620A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Manufacture of semiconductor device |
| JPH01160012A (ja) * | 1987-12-17 | 1989-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0613403A (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| JPH0451071B2 (ja) | ||
| JPH05226334A (ja) | 半導体装置，およびその製造方法 | |
| JPS6254469A (ja) | 半導体装置の製造方法 | |
| JPS6254470A (ja) | 半導体装置の製造方法 | |
| JP2699845B2 (ja) | 半導体装置の製造方法 | |
| JPS61127124A (ja) | 半導体装置 | |
| JPS6266679A (ja) | 半導体装置の製造方法 | |
| JP2621136B2 (ja) | 半導体装置の製造方法 | |
| JPS6240746A (ja) | 半導体装置 | |
| JPS61237448A (ja) | 半導体装置の製造方法 | |
| JPS6233470A (ja) | 半導体装置 | |
| JPH0746698B2 (ja) | 半導体装置の製造方法 | |
| JPH09162392A (ja) | 半導体装置 | |
| JPH0586653B2 (ja) | ||
| JPS6243176A (ja) | 半導体装置の製造方法 | |
| JPH11145425A (ja) | 半導体素子の製造方法及び半導体装置 | |
| JPS62224078A (ja) | 半導体装置の製造方法 | |
| JPH0574735A (ja) | 半導体装置 | |
| JPH10125623A (ja) | 半導体装置の製造方法 | |
| JPS59161072A (ja) | 半導体装置 | |
| JPH0441510B2 (ja) | ||
| JPH05267335A (ja) | 半導体装置の製造方法 | |
| JPS58222539A (ja) | 半導体集積回路の製造方法 | |
| JPH0738103A (ja) | 半導体装置およびその製造方法 |