CN112652660A - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构及其制造方法。半导体结构包含一基板以及位于基板上的晶种层，基板包含基材和复合材料层密封(encapsulate)基材。上述半导体结构亦包含位于晶种层上的外延层。上述半导体结构还包含位于外延层上的半导体元件，以及位于外延层上且覆盖半导体元件的层间介电层。上述半导体结构更包含一贯孔结构，至少穿过基板的复合材料层且接触基材，提升半导体元件的电性表现。
Description
技术领域
本发明是有关于半导体结构及其制造方法，且特别是有关于一种具有贯孔结构的半导体结构及其制造方法。
背景技术
近年来，半导体结构在电脑、消费电子等领域中发展快速。目前，半导体结构技术在金属氧化物半导体场效应晶体管的产品市场中已被广泛接受，具有很高的市场占有率。半导体结构被用于各种电子应用中，例如高功率装置、个人电脑、手机、数字相机及其他电子装置。这些半导体结构一般通过在半导体基底上沉积绝缘层或介电层、导电层材料和半导体层材料，随后通过使用光刻(photolithography)工艺将各种材料层图案化以制造而成。因此，在半导体基底上形成电路装置和组件。
在这些装置中，高电子迁移率晶体管(high-electron mobility transistors，HEMTs)具有例如高输出功率和高击穿电压的优势，因此它们被广泛地使用于高功率的应用中。虽然现存的半导体结构及其形成方法可以应付它们原先预定的用途，但目前它们在结构和制法各个技术方面上仍有需要克服的问题。
发明内容
本发明的一些实施例提供一种半导体结构。半导体结构包含一基板以及位于基板上的晶种层(a seed layer)，基板包含基材和复合材料层密封(encapsulate)基材。上述半导体结构亦包含位于晶种层上的外延层。上述半导体结构还包含位于外延层上的半导体元件，以及位于外延层上且覆盖半导体元件的层间介电层。上述半导体结构更包含一贯孔结构，至少穿过基板的复合材料层且接触基材。
本发明的一些实施例提供一种半导体结构的制造方法，包含提供一基板，此基板包含基材和复合材料层密封基材。上述制造方法亦包含形成一晶种层于基板上，以及形成一外延层于晶种层上。上述制造方法还包含形成半导体元件于外延层上，以及形成层间介电层于外延层上，其中层间介电层覆盖半导体元件。上述制造方法更包含形成一贯孔结构至少穿过基板的复合材料层且接触基材。
为让本发明实施例的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A至图1K是根据本发明的一些实施例的形成半导体结构的工艺各个中间阶段的剖面示意图。
图2A至图2C进一步说明形成如图1G所示的开口的其中一种可应用的工艺。
图3绘示本发明的一些实施例的半导体结构中贯孔结构的局部放大示意图。
图4是根据本发明的一些实施例的半导体结构的主动区、周边区与切割道的示意图。
符号说明：
102～基板；
102M～复合材料层；
1021～第一氧化层；
1022～多晶硅层；
1023～第二氧化层；
1024～氮化层；
102C～基材；
104～晶种层；
106～缓冲层；
108～通道层；
110～障壁层；
111～外延层；
112P～掺杂III-V族半导体层；
112～栅极电极；
114～第一绝缘层；
115～第二绝缘层；
SD～半导体元件；
ILM～层间介电层；
116～源极电极；
118～漏极电极；
124～第三绝缘层；
130～多层掩膜；
132～第一掩膜层；
134～第二掩膜层；
136～图案化的第三掩膜层；
210～刻蚀工艺；
210A、210B、230A、230B、230C、250～刻蚀步骤；
140A、140B、140B1、140B2、140C、140D～开口；
143～贯孔结构；
150～金属层；
152V、154V～导孔；
152M、154M、156～金属部；
W～宽度；
H～深度；
AP～周边区；
AA～主动区；
AS1、AS2、AD～区域；
LS～切割道。
具体实施方式
以下揭露提供了许多的实施例或范例，用于实施所提供的半导体结构的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
再者，在以下叙述中可使用空间上相关措辞，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他类似的用语，以简化一元件或部件与其他元件或其他部件之间如图所示的关系的陈述。此空间相关措辞除了包含图式所描绘的方向，还包含装置在使用或操作中的不同方位。装置可以朝其他方向定位(旋转90度或在其他方向)，且在此使用的空间相关描述可依此相应地解读。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。
本发明内容的实施例提供了半导体结构及其制造方法。一些实施例中，半导体结构具有贯孔结构，其至少穿过基板的复合材料层而与基材接触。在一些实施例中，贯孔结构可包含绝缘材料，以作为某一主动区或者主动区内的一个或多个半导体元件的隔绝之用。在一些其他的实施例中，贯孔结构可包含导电材料，如金属导体或多晶硅，以作为某一主动区AA或者主动区内的一个或多个半导体元件的接地以及散热之用，进而提升半导体元件的电性表现。再者，根据一些实施例所提出的制造方法，可制作出尺寸小且具有足够深度的贯孔结构，亦即具有高深宽比的贯孔结构，因此可在影响极微或几乎不影响原有半导体结构的面积下形成实施例的贯孔结构，并且明显改善应用的半导体结构的电性表现。在以下的一些实施例中，是以高电子迁移率晶体管(high-electron mobility transistor，HEMT)作为一种半导体结构的示例说明，但并非以此为限，本发明的一些实施例亦可用于其他类型的半导体装置。
图1A至图1K是根据本发明的一些实施例的形成半导体结构的工艺各个中间阶段的剖面示意图。参照图1A，提供基板102。根据一些实施例，基板102包含一基材102C和密封(encapsulate)基材102C的一复合材料层102M。例如，复合材料层102M包覆住基材102C的所有表面(包含上下表面和所有侧面)。在一些实施例中，基材102C包含陶瓷材料。陶瓷材料包含金属无机材料。在一些实施例，基材102C可以是包含碳化硅、氮化铝(AlN)、蓝宝石基材或其他适合的材料。上述蓝宝石基材为氧化铝。一些实施例中，包覆住基材102C的四周的复合材料层102M可包含单一或多层的绝缘材料层以及/或其他合适的材料层，例如半导体层。绝缘材料层例如是氧化物、氮化物、氮氧化物、或其他合适的绝缘材料。半导体层例如是多晶硅层。为简化图式，图1A至图1K中仅绘示单层的绝缘材料层102M，以利清楚说明贯孔结构的工艺。
接着，参照图1A，在基板102上方形成晶种层104，并且在晶种层104上方形成外延层111。
在一些实施例中，晶种层104可由硅(Si)或其他合适的材料所形成。一些实施例中，晶种层104的形成方法可包含选择性外延成长(selective epitaxy growth,SEG)工艺、化学气相沉积(chemical vapor deposition,CVD)工艺、分子束外延工艺(molecular-beamepitaxy,MBE)、沉积经掺杂的非晶半导体(例如，Si)之后固相外延再结晶(solid-phaseepitaxial recrystallization,SPER)步骤、通过直接转贴晶种的方式、或其他合适的工艺。化学气相沉积工艺例如是气相外延(vapor-phase epitaxy,VPE)工艺、低压化学气相沉积(low pressure chemical vapor deposition,LPCVD)工艺、超高真空化学气相沉积(ultra-high vacuum chemical vapor deposition,UHV-CVD)工艺、或其他合适的工艺。
在一些实施例中，高电子迁移率晶体管结构的外延层111包含缓冲层106、通道层108以及障壁层110。
在一些实施例中，在晶种层104上外延成长以形成缓冲层106。缓冲层106可帮助减缓后续形成于缓冲层106上方的一通道层108的应变(strain)，且防止缺陷形成于上方的通道层108中。在一些实施例中，缓冲层106的材料是AlN、GaN、AlxGa1-xN(1<x<1)、前述的组合或类似材料。一些实施例中，缓冲层106可由氢化物气相外延法(HVPE)、分子束外延法(MBE)、有机金属化学气相沉积法(metalorganic chemical vapor deposition,MOCVD)、前述方法的组合或类似方法而形成。尽管在如图1A所示的实施例中，缓冲层106为单层结构，但在其他一些实施例中，缓冲层106也可以是多层结构。
接着，在缓冲层106上外延形成通道层108。在一些实施例中，通道层108包括未掺杂的III-V族半导体材料。举例而言，通道层108可以是由未掺杂的氮化镓(GaN)所形成，但本发明并非以此为限。在一些其他的实施例中，通道层108包括AlGaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他适当的III-V族材料或上述的组合。在一些实施例中，可使用分子束外延法(MBE)、氢化物气相外延法(HVPE)、有机金属化学气相沉积法(MOCVD)、其他适当的方法或上述方法的组合，而形成通道层108。
之后，在通道层108上外延形成障壁层110。在一些实施例中，障壁层110包括未掺杂的III-V族半导体材料。举例而言，障壁层110是由未掺杂的氮化镓铝(AlxGa1-xN，其中0<x<1)所形成，但本发明并不以此为限。在一些其他的实施例中，障壁层110亦可包括GaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他适当的III-V族材料或上述的组合。举例而言，可使用分子束外延法、有机金属化学气相沉积法、氢化物气相外延法、其他适当的方法或上述方法的组合形成障壁层110于通道层108之上。
在一些实施例中，通道层108与障壁层110包括相异的材料，以于通道层108与障壁层110之间形成一异质界面。通过异质材料的能隙差(band gap)，可使二维电子气(two-dimensional electron gas，2DEG)(未显示)形成于此异质界面上。根据一些实施例所形成的半导体结构，例如高电子迁移率晶体管(HEMT)，可利用二维电子气作为导电载子。
另外，在一些实施例中，外延层111为含氮化镓的复合层。但本发明并不以此为限。再者，除了前述的缓冲层106、通道层108以及障壁层110，外延层111亦可包含其他层膜；例如一些其他实施例中，在缓冲层106和通道层108之间可形成碳掺杂层(carbon-dopedlayer)，以提升半导体结构的击穿电压。
参照图1B，在一些实施例中，在外延层111上形成一半导体元件SD以及层间介电层ILM，且层间介电层ILM覆盖半导体元件SD。
在一些实施例中，半导体元件SD包含栅极电极、源极电极116和漏极电极118分别形成于栅极电极的相对两侧。图1B是以增强型(enhanced mode，即normally-off)高电子迁移率晶体管为其中一示例做半导体元件SD的说明，在栅极电极112的下方更包括一掺杂III-V族半导体层112P。
如图1B所示，掺杂III-V族半导体层112P形成于障壁层110上。一些实施例中，掺杂III-V族半导体层112P可包括适当的掺质，例如P型掺杂的氮化镓所制成。一些其他的实施例中，掺杂III-V族半导体层112P可包含P型掺杂的氮化铝镓(AlGaN)、氮化镓(GaN)、氮化铝(AlN)、砷化镓(GaAs)、磷化铟镓(GaInP)、砷化铝镓(AlGaAs)、磷化铟(InP)、砷化铟铝(InAlAs)、深化铟镓(InGaAs)、其他合适的III-V族材料或前述的组合。此外，掺杂III-V族半导体层112P的形成方法可包含原子层沉积、化学气相沉积、物理气相沉积、外延工艺、离子植入或原位(in-situ)掺杂工艺。
之后，如图1B所示，根据一些实施例，形成第一绝缘层114于外延层111的上方且顺应性地覆盖掺杂III-V族半导体层112P。一些实施例中，第一绝缘层114可由氧化硅、氮化硅、氮氧化硅或其他合适的介电材料制成。再者，第一绝缘层114可通过化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、高密度等离子体化学气相沉积(HDPCVD)工艺或前述的组合以形成。
如图1B所示，在第一绝缘层114上方形成形成栅极电极112，且栅极电极112连接掺杂III-V族半导体层112P。一些实施例中，栅极电极112可包括金属材料、金属硅化物、多晶硅、其他适当的导电材料或上述的组合。栅极电极112与掺杂III-V族半导体层112P之间形成萧特基接触(Schottky contact)。一些实施例中，栅极电极112可由原子层沉积、化学气相沉积、物理气相沉积(如溅镀)或类似工艺形成。
在一些实施例中，在第一绝缘层114的上方形成第二绝缘层115，且第二绝缘层115顺应性地覆盖栅极电极112，如图1B所示。第二绝缘层115的工艺和材料可相似或相同于第一绝缘层114的工艺和材料，在此不重复叙述。
之后，于栅极电极112的相对两侧分别形成源极电极116和漏极电极118。一些实施例中，如图1B所示，源极电极116和漏极电极118位于通道层108上且与通道层108电性接触。一些实施例中，源极电极116和漏极电极118包含导电材料，例如Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、TaN、TiN、WSi2、前述的组合或类似材料。一些实施例中，源极电极116和漏极电极118可由原子层沉积、化学气相沉积、物理气相沉积(如溅镀)、电子束蒸镀(electron beamevaporation)、或类似工艺形成。在一些实施例中，沉积形成源极电极116和漏极电极118的材料层后，更包含进行高温热工艺例如快速热退火(rapid thermal annealing)工艺，以形成源极漏极欧姆接触。
接着，在一些实施例中，如图1B所示，在第二绝缘层115的上方形成第三绝缘层124，且第三绝缘层124顺应性地覆盖源极电极116和漏极电极118。第三绝缘层124的工艺和材料可相似或相同于第一绝缘层114的工艺和材料，在此不重复叙述。图1B中的第一绝缘层114、第二绝缘层115和第三绝缘层124系构成层间介电层ILM，以覆盖半导体元件SD。
之后，进行贯孔结构的制作，其至少穿过基板102的复合材料层102M并与基材102C接触。由以下说明可知，贯孔结构的开口需穿过许多堆叠的材料层，例如层间介电层ILM、外延层111、晶种层104以及复合材料层102M，以暴露出基材102C的表面。在一些实施例中，是透过多层掩膜层的组合以形成贯孔结构的开口。
图1C至图1G是例示说明如何利用多层掩膜而形成贯孔结构的开口的制造方法。参照图1C，在一些实施例中，于层间介电层ILM的上方形成多层掩膜130，包含形成于层间介电层ILM上的第一掩膜层132、形成于第一掩膜层132上的第二掩膜层134以及形成于第二掩膜层134上的图案化的第三掩膜层136。
根据一些实施例中，多层掩膜130的第一掩膜层132、第二掩膜层134与第三掩膜层136包含不同材料。在一些实施例中，第三掩膜层136例如是一图案化光阻层。
在一些实施例中，第二掩膜层134例如包含氧化物、氮化物、氮氧化物、或其他合适的介电材料。再者，第二掩膜层134可通过化学气相沉积工艺(例如高密度等离子体化学气相沉积工艺)、旋转涂布工艺、原子层沉积工艺、、或前述的组合而形成。在一些实施例中，第二掩膜层134比层间介电层ILM更加致密。
在一些实施例中，位于层间介电层ILM以及第二掩膜层134之间的第一掩膜层132，其材料除了不同于第二掩膜层134与层间介电层ILM的材料，后续进行的刻蚀工艺所使用的刻蚀气体对于第一掩膜层132与第二掩膜层134的材料亦具有刻蚀选择性，例如可刻蚀移除第二掩膜层134的刻蚀气体并不对第一掩膜层132进行刻蚀或极少量的刻蚀。一些实施例中，第一掩膜层132可作为移除第二掩膜层134时的刻蚀阻挡层。一些实施例中，第一掩膜层132包含金属化合物，例如金属氮化物。
接着，在一些实施例中，以图案化的第三掩膜层136对下方的材料层进行刻蚀工艺210，包括刻蚀第二掩膜层134、第一掩膜层132以及层间介电层ILM，以于层间介电层ILM中形成开口而暴露出外延层111。以下以图1D和图1E示例说明如何形成暴露出外延层111的开口。
在一些实施例中，可进行两阶段的刻蚀步骤进行刻蚀，以形成可暴露出外延层111的开口。如图1D和图1E所示，实施包含第一刻蚀步骤210A和第二刻蚀步骤210B的刻蚀工艺。且第一刻蚀步骤210A与第二刻蚀步骤210B可于相同的刻蚀腔室中原位(in-situ)实施。
参照图1D，实施第一刻蚀步骤210A，使用第一刻蚀气体对第二掩膜层134进行刻蚀，以形成开口140A。开口140A暴露出第一掩膜层132的表面。
在一些实施例中，于第一刻蚀步骤210A结束之后，基底不移出刻蚀腔室，而不间断地继续在刻蚀腔室中进行第二刻蚀步骤210B。一些实施例中，第二刻蚀步骤210B与第一刻蚀步骤210A使用不同的刻蚀气体。
参照图1E，实施第二刻蚀步骤210B，使用第二刻蚀气体沿着开口140A对第一掩膜层132以及层间介电层ILM进行刻蚀，以形成开口140B。开口140B暴露出外延层111，例如暴露出障壁层110的表面。根据一些实施例，第一刻蚀气体与第二刻蚀气体具有不同的氟碳比。一些实施例中，第一刻蚀气体的氟碳比小于第二刻蚀气体的氟碳比。例如以C4F8作为第一刻蚀气体，以CF4作为第二刻蚀气体。
在开口140B形成之后，可实施灰化工艺，以移除第二掩膜层134上的图案化的第三掩膜层136，如图1F所示。
接着，如图1G所示，在去除图案化的第三掩膜层136之后，以第二掩膜层134为刻蚀遮罩，沿着开口140B刻蚀外延层111与晶种层104，以形成开口140C。开口140C暴露出基板102，例如暴露出基板102的复合材料层102M的表面。
根据一些实施例，上述蚀穿外延层111与晶种层104以形成开口140C的工艺可包含多道刻蚀步骤。图2A至图2C进一步说明形成如图1G所示的开口140C的其中一种可应用的工艺。
一并参照图1F与图2A。在一些实施例中，以第二掩膜层134为刻蚀遮罩并选择适当刻蚀气体，沿着图1F的开口140B对外延层111进行刻蚀。再者，一些实施例中，刻蚀步骤完成后可进行清除步骤。
根据一些实施例，沿着开口140B(图1F)对外延层111进行第1、2道刻蚀步骤230A，以刻蚀障壁层110以及通道层108，而形成开口140B1，如图2A所示。
接着，沿着开口140B1进行第3道刻蚀步骤230B以刻蚀缓冲层106，形成开口140B2，如图2B所示。
之后，沿着开口140B2进行第4道刻蚀步骤230C以刻蚀晶种层104，形成开口140C，如图2C所示。图2C所示的结构与图1G所示的结构相同。
由于刻蚀过程中，刻蚀气体和被刻蚀材料层会生成大量的反应生成物，为了避免过多的反应生成物会在刻蚀过程中堵塞开口，造成刻蚀中止(etch stop)，最终导致开孔不良，因此可视刻蚀情况，例如于每道刻蚀步骤完成后，进行清除步骤以清除残留生成物。
在一些实施例中，外延层111为含GaN的复合层，刻蚀气体例如包含氯气(Cl2)、氯化硼(BCl3)以及氩气(Ar)或其他合适的气体，以对GaN的复合层进行多道刻蚀步骤。以厚度约5μm的外延层111为例，可进行三道或三道以上的刻蚀步骤，但本发明对于刻蚀步骤的次数并不多做限制。实际应用时可视外延层111所包含的材料、层数以及刻蚀条件(例如刻蚀气体种类、流量、等离子体源及偏压功率等)，而决定刻蚀外延层111的次数。另外，在一些实施例中，于刻蚀步骤后，可分别以高功率等离子体和氩气清除残留生成物。
再参照图1G，上述工艺已经形成暴露出基板102的开口140C。接着，实施使开口140C向下延伸的工艺，进一步蚀穿基板102的复合材料层102M，以暴露出基材102C。
参照图1H，在一些实施例中，形成开口140C之后，实施刻蚀工艺250，以刻蚀移除第二掩膜层134，且此刻蚀工艺250同时沿着开口140C蚀穿复合材料层102M，而形成暴露出基材102C的开口140D。在一些实施例中，可进行干式刻蚀以移除第二掩膜层134。
在一些实施例中，移除第二掩膜层134所使用的刻蚀气体并不刻蚀第一掩膜层132，因此第二掩膜层134完全移除后，第一掩膜层132仍留在层间介电层ILM上。于一示例中，例如可使用氟碳比小于4的刻蚀气体(例如C4F8)对第二掩膜层134进行干式刻蚀。
接着，参照图1I，移除第二掩膜层134后，移除层间介电层ILM上方的第一掩膜层132。在一些实施例中，可进行湿式刻蚀以移除第一掩膜层132。
根据上述一些实施例的工艺，是利用多层掩膜130形成具有高宽深比的开口140D，如图1I所示，开口140D接续地蚀穿层间介电层ILM、外延层111以及基板102的复合材料层102M，而暴露出基材102C。
之后，如图1J所示，于开口140D处填入适当材料，以形成贯孔结构143。此贯孔结构143至少穿过基板102的复合材料层102M且接触基材102C。填入开口140D处的材料可根据实际应用结构的需求而做适当选择。例如，在一些实施例中，于开口140D处填入导电材料，此时形成的贯孔结构143可提供散热或接地之用。导电材料例如导体材料或半导体材料。一些实施例中，贯孔结构143例如包含Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、TaN、TiN、WSi2、前述的组合或类似的导电材料。一些实施例中，贯孔结构143例如包含多晶硅。一些其他的实施例中，贯孔结构143还包括阻障层(barrier Layer)或附着层(未示出)先沉积于开口140D的侧壁中，再填入导电材料以形成贯孔结构143。
例如，在一些其他的实施例中，于开口140D处填入一或多种绝缘材料，此时形成的贯孔结构143可提供隔绝作用。一些实施例中，贯孔结构143例如包含氮化物、氧化物、或前述的组合。一些实施例中，贯孔结构143的材料可由原子层沉积、化学气相沉积、旋涂式玻璃(spin-on glass，SOG)、流动式化学气相沉积(FCVD)、高密度等离子体化学气相沉积或类似工艺，而形成贯孔结构143。一些其他的实施例中，贯孔结构143可包括衬层(liner)于开口140D的侧壁。
由于上述一些实施例所提出的工艺，可以形成尺寸小且具有足够深度H的贯孔结构143，以贯穿层间介电层ILM、外延层111以及基板102的复合材料层102M，而与基材102C接触。因此应用实施例时，贯孔结构143仅占据微幅面积，甚至可利用现有空间设置而不影响原有半导体结构的面积。在一些实施例中，贯孔结构143在层间介电层ILM的顶面的尺寸，例如图1J所示的宽度W可在1μm-5μm的范围之间。在一些其他实施例中，贯孔结构143的宽度W在1μm-3μm的范围之间。另外，在一些实施例中，贯孔结构的深宽比(aspect ratio，H/W)在约1.6至约8的范围之间。
如图1K所示，一些实施例中，在形成贯孔结构143之后，可于源极电极116、漏极电极118和贯孔结构143上方继续制作欲形成元件(例如HEMT)的相关器件。例如，在源极电极116、漏极电极118和贯孔结构143上方形成一金属层150，以及继续制作金属层150上方的其他金属层以及金属层间介电质层(未绘示)。根据一些实施例，贯孔结构143与半导体结构的金属层150直接接触。
一些实施例中，在第三绝缘层124中分别形成暴露出源极电极116和漏极电极118的孔洞(未显示)。之后沉积金属材料于第三绝缘层124上方且金属材料填满孔洞，并搭配图案化工艺，以形成多个导孔(via)和多个金属部。如图1K所示，一些实施例中，在源极电极116上形成导孔152V和金属部152M，在漏极电极118上形成导孔154V和金属部154M，以及在贯孔结构143上形成金属部156。导孔152V、154V、金属部152M、154M和156构成前述的金属层150。
一些实施例中，金属层150可称为第一金属层(M1)。虽然在图1K中仅以第一金属层和一层绝缘层124做示例，但后续工艺中，更包括在第一金属层上方形成多个金属层间介电层(未绘示于图中)和多个金属层(未绘示于图中)交替地堆叠。而各个金属层间介电层中亦有导孔连接相邻的金属层。在一些实施例中，包含导电材料的贯孔结构143与金属层150直接接触并与金属层150上方的导孔和其他金属层电性连接，而可提供散热/接地路径。
图3绘示本发明的一些实施例的半导体结构中贯孔结构的局部放大示意图。在一些实施例中，基板102的复合材料层102M可包含多层的绝缘层和半导体层例如多晶硅。例如，复合材料层102M包含至少两层绝缘层和一多晶硅层位于前述至少两层绝缘层之间，而导电的贯孔结构143可与多晶硅层电性连接。根据一些实施例，若半导体结构的贯孔结构143包含导电材料且与金属层150直接接触，则贯孔结构143可使基板102的基材102C散热以及使复合材料层102M的多晶硅层接地之用。
如图3所示，复合材料层102M包含第一氧化层1021、多晶硅层1022、第二氧化层1023以及氮化层1024。虽然图3仅绘示复合材料层102M在基材102C的上下两侧，但实施例的复合材料层102M的各材料层是以密封方式围绕并包覆住先前形成的材料层的所有表面(包含上下表面和所有侧面)。例如，第一氧化层1021包覆基材102C的表面以密封基材102C；多晶硅层1022包覆第一氧化层1021的表面以密封第一氧化层1021和基材102C；第二氧化层1023包覆多晶硅层1022的表面并密封先前形成的多晶硅层1022、第一氧化层1021以及基材102C；氮化层1024包覆第二氧化层1023的表面并密封第二氧化层1023、多晶硅层1022、第一氧化层1021以及基材102C。
在一些实施例中，如图1K和图3所示，穿过复合材料层102M的贯孔结构143于上方和下方分别与金属层150以及基材102C直接接触。若贯孔结构143包含导电材料，则与多晶硅层1022接触的贯孔结构143可释放因等离子体刻蚀工艺而产生且累积在多晶硅层1022中的寄生电荷，因此贯孔结构143可作为接地之用。在高压操作(例如操作电压在600V以上)半导体结构时，由于贯孔结构143提供了寄生电荷释放路径，因此可解决寄生电荷在高压下随意移动而影响半导体结构的电性表现的问题。再者，即使基材102C包含导热良好的陶瓷材料，但由于多层结构的复合材料层102M密封住基材102C，而使基材102C难以散热，因此实施例中与金属层150以及基材102C直接接触的贯孔结构143若是填充有导热良好的材料，亦可提供基材102C散热之用。
另外，实施例的贯孔结构143可实施于多种不同的应用态样。例如，在一些实施例中，贯孔结构143可作为某一主动区的隔绝(包含绝缘材料)或接地/散热之用(包含导电材料)。在一些其他实施例中，贯孔结构143可作为一或多个半导体元件的隔绝(包含绝缘材料)或接地/散热(包含导电材料)之用。因此，贯孔结构143设置的区域与位置可以根据应用装置的需求而调整。
图4是根据本发明的一些实施例的半导体结构的主动区、周边区与切割道的示意图。如图4所示，周边区AP位于主动区AA的周围，且周边区AP包含切割道LS。虽然图4中仅绘示一个主动区AA中的一个区域AD做说明，然而实际应用时各主动区AA中包含多个区域AD。各区域AD有设置一或多个半导体元件。
在一些实施例中，贯孔结构143可设置于主动区AA外围，例如设置在区域AS1处，以作为主动区AA的隔离(isolation)之用，或者接地、散热之用，其中区域AS1位于切割道LS与主动区AA之间，此时贯孔结构143的设置亦可阻挡晶片沿着切割道LS切割(die saw)时所产生的裂缝进入主动区AA，并且防止水气从切割断面侵入主动区AA，进而提升主动区AA内设置的半导体元件的电性表现与延长元件使用寿命。再者，如贯孔结构143包括导电材料并与上方金属层电性连接并接地，亦可屏蔽外界对主动区AA内设置的半导体元件可能产生的信号干扰。
在一些其他实施例中，贯孔结构143可设置于主动区AA内区域AD的外围，例如设置在区域AS2处，且区域AD设置有一或多个半导体元件，贯孔结构143可作为半导体元件的隔绝或者接地及散热之用。
另外，设置于区域AS1以及/或区域AS2的贯孔结构143的俯视图案(未示出)，可以是连续的图案，例如封闭的图形环绕主动区AA以及/或区域AD，也可以是包含分离的数个区段配置于区域AS1以及/或区域AS2中。贯孔结构143的实际俯视图案可依应用的需求而变化和调整，本发明对此并不多做限制。
综合而言，本发明一些实施例提出的半导体结构，具有，至少穿过基板102的复合材料层102M且接触基材102C的贯孔结构143。再者，在一些实施例中，贯孔结构143可包含绝缘材料，以作为某一主动区AA或者一个或多个半导体元件SD的隔绝之用。在一些其他的实施例中，贯孔结构143可包含导电材料，如金属导体或多晶硅，以作为某一主动区AA或者一个或多个半导体元件SD的接地(例如释放累积在复合材料层102M的半导体层的寄生电荷)以及基材102C散热之用，进而提升半导体元件的电性表现。若贯孔结构143设置在主动区AA外围且位于切割道LS与主动区AA之间，则还可阻挡晶片切割时可能产生的裂缝进入主动区AA，并防止水气从切割断面侵入主动区AA，进而提升主动区AA内设置的半导体元件的电性表现与延长元件使用寿命。再者，根据一些实施例所提出的半导体结构的制造方法，贯孔结构143可接续地穿过外延层111、晶种层104以及复合材料层102M。根据一些其他的实施例所提出的制造方法，贯孔结构143可接续地穿过层间介电层ILM、外延层111、晶种层104以及复合材料层102M。因此实施例所提出的半导体结构的制造方法可形成尺寸小、且具有足够深度H(高深宽比)的贯孔结构143，例如贯孔结构143的宽度W可降至约5μm或更小，因此可在影响很小或几乎不影响原有半导体结构的面积下形成实施例的贯孔结构143，并且可明显改善应用的半导体结构的电性表现。
虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域技术人员可从本发明一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明一些实施例使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。
Claims (24)
1.一种半导体结构，其特征在于，包括：
一基板，包含一基材和一复合材料层密封该基材；
一晶种层，位于该基板上；
一外延层，位于该晶种层上；
一半导体元件，位于该外延层上；
一层间介电层，位于该外延层上且覆盖该半导体元件；以及
一贯孔结构，至少穿过该基板的该复合材料层且接触该基材。
2.根据权利要求1所述的半导体结构，其特征在于，该贯孔结构包含一导电材料。
3.根据权利要求2所述的半导体结构，其特征在于，该复合材料层包含至少两层绝缘层和一多晶硅层位于前述至少两层绝缘层之间，该贯孔结构与该多晶硅层电性连接。
4.根据权利要求1所述的半导体结构，其特征在于，该贯孔结构包含一绝缘材料。
5.根据权利要求1所述的半导体结构，其特征在于，该贯孔结构穿过该外延层和该晶种层，并接续地穿过该基板的该复合材料层。
6.根据权利要求5所述的半导体结构，其特征在于，该贯孔结构更穿过该层间介电层。
7.根据权利要求6所述的半导体结构，其特征在于，更包括一图案化金属层于该层间介电层的上方，且该贯孔结构与该图案化金属层连接。
8.根据权利要求1所述的半导体结构，其特征在于，该贯孔结构的深宽比在1.6至8的范围之间。
9.根据权利要求1所述的半导体结构，其特征在于，该基材包含一陶瓷材料。
10.一种半导体结构的制造方法，其特征在于，包括：
提供一基板，该基板包含一基材和一复合材料层密封该基材；
形成一晶种层于该基板上；
形成一外延层于该晶种层上；
形成一半导体元件于该外延层上；
形成一层间介电层于该外延层上，且该层间介电层覆盖该半导体元件；以及
形成一贯孔结构至少穿过该基板的该复合材料层且接触该基材。
11.根据权利要求10所述的半导体结构的制造方法，其特征在于，形成的该贯孔结构包含一导电材料。
12.根据权利要求11所述的半导体结构的制造方法，其特征在于，该复合材料层包含至少两层绝缘层和一多晶硅层位于前述至少两层绝缘层之间，形成的该贯孔结构与该多晶硅层电性连接。
13.根据权利要求10所述的半导体结构的制造方法，其特征在于，形成的该贯孔结构包含一绝缘材料。
14.根据权利要求10所述的半导体结构的制造方法，其特征在于，形成的该贯孔结构穿过该外延层和该晶种层，并接续地穿过该基板的该复合材料层。
15.根据权利要求14所述的半导体结构的制造方法，其特征在于，形成的该贯孔结构更穿过该层间介电层。
16.根据权利要求15所述的半导体结构的制造方法，其特征在于，更包括形成一图案化金属层于该层间介电层的上方，其中该贯孔结构与该图案化金属层连接。
17.根据权利要求15所述的半导体结构的制造方法，其特征在于，形成穿过该层间介电层的该贯孔结构的步骤包括：
形成一第一掩膜层于该层间介电层上；
形成一第二掩膜层于该第一掩膜层上；
形成一图案化的第三掩膜层于该第二掩膜层上；
以该图案化的第三掩膜层刻蚀该第二掩膜层、该第一掩膜层以及该层间介电层，以形成一开口暴露出该外延层；以及
去除该图案化的第三掩膜层。
18.根据权利要求17所述的半导体结构的制造方法，其特征在于，该第一掩膜层、该第二掩膜层与该图案化的第三掩膜层包含不同材料。
19.根据权利要求17所述的半导体结构的制造方法，其特征在于，使用第一刻蚀气体对该第二掩膜层进行刻蚀；以及
使用第二刻蚀气体对该第一掩膜层以及该层间介电层进行刻蚀；
其中该第一刻蚀气体与该第二刻蚀气体具有不同的氟碳比。
20.根据权利要求17所述的半导体结构的制造方法，其特征在于，在去除该图案化的第三掩膜层之后，更包括：
以该第二掩膜层为刻蚀遮罩，沿着该开口刻蚀该外延层与该晶种层以暴露出该基板。
21.根据权利要求20所述的半导体结构的制造方法，其特征在于，对该外延层与该晶种层的刻蚀包含多道刻蚀步骤，且于每道刻蚀步骤完成后进行一清除步骤。
22.根据权利要求20所述的半导体结构的制造方法，其特征在于，在该开口暴露出该基板之后，更包括：
刻蚀移除该第二掩膜层，且该刻蚀同时沿该开口蚀穿该复合材料层以暴露出该基材；以及
移除该第一掩膜层。
23.根据权利要求22所述的半导体结构的制造方法，其特征在于，进行干式刻蚀以移除该第二掩膜层，以及进行湿式刻蚀以移除该第一掩膜层。
24.根据权利要求10所述的半导体结构的制造方法，其特征在于，该贯孔结构的深宽比在1.6至8的范围之间。
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| CN201910957327.0A CN112652660A (zh) | 2019-10-10 | 2019-10-10 | 半导体结构及其制造方法 |
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- 2019-10-10 CN CN201910957327.0A patent/CN112652660A/zh active Pending
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