KR20160101577A - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

Info

Publication number
KR20160101577A
KR20160101577A KR1020150024438A KR20150024438A KR20160101577A KR 20160101577 A KR20160101577 A KR 20160101577A KR 1020150024438 A KR1020150024438 A KR 1020150024438A KR 20150024438 A KR20150024438 A KR 20150024438A KR 20160101577 A KR20160101577 A KR 20160101577A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
layer
semiconductor
channel structure
forming
Prior art date
Application number
KR1020150024438A
Other languages
English (en)
Other versions
KR101668442B1 (ko
Inventor
이정희
손동혁
강희성
조영우
원철호
Original Assignee
경북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 경북대학교 산학협력단 filed Critical 경북대학교 산학협력단
Priority to KR1020150024438A priority Critical patent/KR101668442B1/ko
Publication of KR20160101577A publication Critical patent/KR20160101577A/ko
Application granted granted Critical
Publication of KR101668442B1 publication Critical patent/KR101668442B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/785—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

반도체 소자 제조방법이 개시된다. 본 제조방법은, 기판상에 제1 반도체층을 형성하는 단계, 기 설정된 패턴을 갖는 마스크층을 제1 반도체층 상에 형성하여, 기설정된 소스 구조, 드레인 구조 및 채널 구조가 되도록 제1 반도체층을 건식 식각하는 단계, 채널 구조에 해당하는 제1 반도체층의 폭이 채널 구조에 해당하는 제1 반도체층 상에 형성된 마스크 층의 폭보다 작은 폭을 갖도록 제1 반도체층의 측면을 식각 용액으로 습식 식각하는 단계, 마스크층을 제거하는 단계, 채널 구조에 해당하는 제1 반도체층을 둘러싸는 형태로 게이트 절연막을 형성하는 단계 및 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조방법에 관한 것으로, 더욱 상세하게는 건식 식각과 습식 식각을 함께 이용하여 나노 사이즈의 폭을 갖는 핀(fin)을 제작할 수 있는 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰(design rule)이 엄격해지고 있었다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 채널의 길이도 감소되었는데, 트랜지스터의 채널 길이 감소는 이른바 단 채널 효과(short channel effect)를 유발시킬 수 있다.
단 채널 효과란 드레인 전위의 효과로 인해 트랜지스터의 유효 채널 길이가 감소하여 항복전압(threshold voltage)이 감소하는 것을 말한다. 이러한 단 채널 효과로 인하여, 트랜지스터에 대한 제어가 어려워지고 더불어 트랜지스터의 오프 전류(off current)가 증가하는 경향을 보였다. 그 결과, 트랜지스터의 신뢰성 낮아지며, 예컨대 메모리 소자의 리프레시(refresh) 특성에 악영향을 줄 수 있다.
최근에는 종래 평면형 트랜지스터에서 문제가 되는 단채널 효과를 억제하고, 동시에 동작 전류를 높일 수 있는 얇은 핀의 여러 면을 채널로 이용하는 핀-채널 구조의 트랜지스터, 이른바 핀-펫(Fin-FET)이 등장하였다. 특히, 3족 질화물 반도체를 이용한 소자는 높은 항복전계(~3×106 V/cm) 및 최대전류밀도, 안정된 고온동작, 높은 열전도도 등의 다양한 장점이 있어, 3족 질화물을 이용한 핀-펫이 각광받고 있었다.
이러한 핀-펜을 제작하는 공정 중에서 식각 공정이 있는데, 3족 질화물은 화학적으로 안정되어 있어 산이나 염기성 용매를 사용하는 습식식각(wet etching)과 같은 방법으로는 낮은 식각률(etch rate)을 보이고 있어 실질적으로 습식식각이 어렵다. 따라서 3족 질화물을 식각하는데 있어선, 높은 식각률을 이룰 수 있는 건식식각(dry etching) 기술이 주로 이용되었다. 하지만 이러한 건식 식각을 통하더라도 나노 사이즈 수준에서 핀-펫을 정밀하게 제작하는 것에는 여전히 많은 어려움이 있었다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 본 발명의 목적은 건식 식각과 습식 식각을 함께 이용하여 나노 사이즈의 폭을 갖는 핀(fin)을 제작할 수 있는 반도체 소자 제조방법을 제공하는 데 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자 제조방법은, 기판상에 제1 반도체층을 형성하는 단계, 기 설정된 패턴을 갖는 마스크층을 상기 제1 반도체층 상에 형성하여, 기설정된 소스 구조, 드레인 구조 및 채널 구조가 되도록 상기 제1 반도체층을 건식 식각하는 단계, 상기 채널 구조에 해당하는 제1 반도체층의 폭이 상기 채널 구조에 해당하는 제1 반도체층 상에 형성된 마스크 층의 폭보다 작은 폭을 갖도록 상기 제1 반도체층의 측면을 식각 용액으로 습식 식각하는 단계, 상기 마스크층을 제거하는 단계, 상기 채널 구조에 해당하는 제1 반도체층을 둘러싸는 형태로 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
이 경우, 본 실시 예에 따른 반도체 소자 제조방법은, 상기 채널 구조에 해당하는 제1 반도체층을 둘러싸는 형태로 제2 반도체층을 형성하는 단계를 더 포함하며, 상기 게이트 절연막은, 상기 채널 구조에 해당하는 제1 반도체층을 둘러싸는 상기 제2 반도체층을 둘러싸도록 형성될 수 있다.
한편, 상기 습식 식각하는 단계는, 상기 채널 구조에 해당하는 제1 반도체층의 폭이 50nm 내지 400nm가 되도록 식각할 수 있다.
한편, 상기 제1 반도체층은 GaN으로 구성되며, 상기 식각 용액은 TMAH(tetra-methyl ammonium hydroxide) 용액일 수 있다.
한편, 상기 제1 반도체층은 GaN로 구성되며, 상기 제2 반도체층은 AlGaN 또는 AlN로 구성될 수 있다.
한편, 본 실시 예에 따른 반도체 소자 제조방법은, 상기 채널 구조에 해당하는 제1 반도체층의 일부가 관통되도록 상기 제1 반도체층의 기 설정된 하부 영역을 식각하는 단계를 더 포함하며, 상기 게이트 절연막을 형성하는 단계는, 상기 관통된 영역을 통과하며 상기 제1 반도체층을 둘러싸는 형태로 게이트 절연막을 형성할 수 있다.
이 경우, 본 실시 예에 따른 반도체 소자 제조방법은, 상기 관통된 영역을 통과하며 상기 제1 반도체층을 둘러싸는 형태로 제2 반도체층을 형성하는 단계를 더 포함하며, 상기 게이트 절연막은, 상기 제1 반도체층을 둘러싸는 상기 제2 반도체층을 둘러싸도록 형성될 수 있다.
한편, 본 실시 예에 따른 반도체 소자 제조방법은, 상기 소스 구조와 상기 드레인 구조에 해당하는 제1 반도체층 상에 소스 전극 및 드레인 전극을 각각 형성하는 단계를 더 포함할 수 있다.
도 1 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면,
도 10 내지 도 13은 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면, 그리고,
도 14 내지 도 16은 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
이하 도면을 참고하여 본 발명의 다양한 실시 예에 대해 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 덧붙여, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시 예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
이하에선 본 발명의 다양한 실시 예에 따른 반도체 소자, 그리고 반도체 소자를 제조하기 위한 방법이 설명된다. 특히, 본 발명의 반도체 소자는 질화물 반도체를 이용한 소자로 구현될 수 있다.
질화물 반도체란, III-V족 반도체에 속하며, V족 원소로 질소를 이용한 반도체이다. 질화 갈륨(GaN), 질화 알루미늄(AIN), 질화 인듐(InN)이 대표적이다. 기존의 반도체에 비해 밴드갭이 큰 와이드갭 반도체이며, 또한 갈륨, 인듐, 알루미늄의 농도를 변화시켜서, 밴드갭을 크게 변화시킬 수 있다.
본 명세서에서의 질화물 반도체 소자는 이러한 질화물을 이용한 것으로, 트랜지스터, 다이오드 등 다양하게 구현될 수 있다. 이하에선 설명의 편의를 위해 질화물 반도체 소자가 트랜지스터인 것으로 가정하여 설명하도록 한다. 트랜지스터는 전자 회로에서 전류나 전압의 흐름을 조절하여 증폭시키거나, 스위치 역할을 한다.
그리고, 이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다. 유기금속화학증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다. 특히 고온일수록 박막의 우수한 결정성을 얻을 수 있는데, 이는 반응 기체의 물성, 반응이 일어나는 온도 등을 고려하여 제한적으로 결정되어야할 사항이다. 특히, 정밀한 성장을 위해선 ALD(Atomic layer deposition) 방식을 이용할 수 있다. ALD 방식에 의하면 박막 성장이 원자 단위로 제어될 수 있다.
그리고, 이하에서 사용하는 용어 "반도체층"이란, 반도체 물질로 구성된 층을 지칭하는 것으로, 에피텍시층, 물질층 등과 같은 다른 용어로 대체될 수 있다.
도 1 내지 도 9는 본 발명의 일 실시 예에 따른 질화물 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다.
먼저, 도 1에 도시된 바와 같이 기판(100)을 마련한다. 기판(100)은, 그 상면에 반도체 물질을 성장시킬 수 있는 물질로 선택된다.특히, 질화물층을 성장시키고자 한다면, 예를 들어, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등을 기판 물질로 이용할 수 있다.
그리고, 기판(100) 상에 제1 반도체층(110)을 형성한다. 한편, 제1 반도체층(110)을 기판(100) 상에 바로 성장하기 이전에, 기판(100) 상에 버퍼층(미도시)을 형성할 수 있다.
버퍼층은 기판(100)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다. 예를 들어, 버퍼층은 고저항성 GaN(highly resistive GaN), GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 구성된 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다. 이러한 버퍼층은 예컨대 2㎛의 두께로 형성될 수 있다.
버퍼층을 이용한 경우라면, 버퍼층 상에 제1 반도체층(110)을 형성한다. 제1 반도체층(110)은 GaN으로 구성된 것일 수 있다. 제1 반도체층(110)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다. 고농도의 n타입 도펀트로 도핑하면 소자의 직렬 저항이 감소하여 전류가 더 잘 흐를 수 있다. 제1 반도체층(110)은 예컨대 60㎚의 두께로 형성될 수 있다.
그리고, 도 2a에 도시된 것과 같이 제1 반도체층(110) 상에 기 설정된 패턴을 갖는 마스크층(120)을 형성한다. 구체적으로, 노광 공정을 이용하여 기 설정된 패턴을 갖는 마스크층(120)을 형성할 수 있다. 이 경우, 예컨대 E-beam 리소그래피 기술이 이용될 수 있다.
마스크층(120)의 패턴은 제1 영역(20), 제1 영역(20)과 이격된 제2 영역(22) 및 제1 영역(20)과 제2 영역(22)을 연결하는 제3 영역(21)으로 정의될 수 있고, 제1 영역(20)과 제2 영역(22)은 제1 반도체층(110)의 소스 구조 및 드레인 구조에 해당하는 영역을 덮고 있고, 제3 영역(21)은 제1 반도체층(110)의 채널 구조에 해당하는 영역을 덮고 있다. 여기서 채널 구조란 구조적으로 보았을 땐 소스 구조와 드레인 구조를 연결하는 형태이며, 기능적으로 보았을 땐 전자의 이동 통로 역할을 하는 것이고, 소스 구조와 드레인 구조는 채널 구조에 의해 연결되는 형태로, 외부 소자로부터 전자를 공급받거나 외부 소자로 전자를 배출하는 역할을 수행하는 부분을 지칭하는 것이다. 마스크층(120)의 제3 영역(21)은 폭이 500㎚, (제1 영역(20)에서 제2 영역(22)으로 향하는)길이가 2㎛일 수 있다. 그리고 마스크층(120)의 두께는 50㎚로 형성될 수 있다.
마스크층(120)은 SiO2, SiNx(예를 들면, Si3N4) 등과 같은 유전체 또는 Cr, Ni 등의 금속이 가능하며, 이는 후속 공정에서 습식 식각에 사용되는 식각 용액에 반응을 일으키지 않는 물질로 선택될 수 있다.
한편, 도 2a는 마스크 층(120) 패턴의 일부를 도시한 것이고, 확대하면 도 2b에 도시된 것과 같다. 도 2b는 마스크 층(120)을 위에서 바라본 모습을 도시한 것이다.
도 2b를 참고하면, 기판(100)에는 플랫존(flat zone)이나 노치(notch)가 형성되어 있고, 이를 기준으로 도 2b와 같이 수직인 방향으로 마스크층(120)을 패터닝한다. 즉, 마스크층(120)의 제3 영역(21)이 플랫존에 수직이 되도록 패터닝한다. 그 이유는, 플랫존에 수직인 면이 수평인 면보다 식각 속도가 현저히 빠르다는 점을 이용하여, 후속하는 단계에서 수행될 습식 식각에서 폭이 나노 사이즈인 채널을 얻기 위함이다. 도 2c는 마스크층(120)의 제3 영역(21)에 해당하는 단면(A-A')을 도시한 것이다.
이어서, 기 설정된 채널 구조, 드레인 구조 및 소스 구조를 갖도록 제1 반도체층(110)을 건식 식각한다. 예컨대, 염소(Cl2), 브롬(Br2), 요오드(I2)와 같은 할로겐 기체를 사용한 플라즈마로 건식 식각이 수행될 수 있다. 건식 식각을 위해 TCP-RIE(transformer coupled plasma reactive ion etching) 장비가 사용될 수 있다.
건식 식각을 하게 되면, 도 3에 도시된 것처럼 마스크층(120) 아래의 제1 반도체층(110)이 사다리꼴 형태가 된다. 건식 식각만으론 이와 같이 측벽이 똑바르지 못하는 경우가 대부분이다. 그 기울임 각(slanted angle)은 ~ 65 °정도이다.
건식 식각 이후 이어서, 채널 구조에 해당하는 제1 반도체층(110)의 폭이 그 위에 형성된 마스크 층(120)의 폭보다 작은 폭을 갖도록 제1 반도체층(110)의 측면을 식각 용액으로 습식 식각한다. 더 정확하게는, 도 2a에 도시된 마스크층(120)의 제3 영역(21) 하부에 배치된 제1 반도체층(110)의 폭이 마스크층(120)의 제3 영역(21)의 폭보다 작은 폭을 갖도록 제1 반도체층(110)을 식각 용액으로 습식 식각한다. 제1 반도체층(110)이 GaN으로 구성된 경우, 이용될 수 있는 습식 식각 용액은 TMAH(tetramethyl ammonium hydroxide)이 있고, 대략 80 ℃정도의 온도에서 습식 식각이 수행될 수 있다.
구체적으로, 습식 식각을 수행하게 되면, 먼저 도 4에 도시된 것처럼 제1 반도체층(110)의 측면 기울기가 수직하게 된다. 이는, 제1 반도체층(100)의 하부 영역보다 상부 영역(마스크층(120)에 가까운 영역)의 식각 속도가 느리기 때문이다.
그리고, 습식 식각 시간이 경과될 수록, 도 5에 도시된 것처럼 채널 구조에 해당하는 제1 반도체층(110)의 폭이 좁아지게 된다. 이와 같이 측면방향으로 선택적으로 식각될 수 있는 것은, GaN의 결정면에 따른 이방성 식각(anisotropic etch) 특성에 기인한다. 구체적으로, TMAH 용액을 이용하여 습식 식각하게 되면, GaN의 질소면(nitrogen face)에 대해서만 식각이 이루어지고 갈륨면(gallium face)에 대해선 식각이 이루어지지 않는다. 앞선 단계에서 이루어진 건식 식각에 의해 노출된 표면은 대부분 질소면을 갖기 때문에, TMAH 용액에 강하게 반응할 수 있다.
또한, 제1 반도체층(110)의 건식 식각된 측면의 방향은 기판(100)의 플랫존에 수직하기 때문에, 평행한 면보다 더 높은 식각률을 갖는다. 따라서 습식 식각이 진행될수록 도 5에 도시된 것처럼 채널 구조에 해당하는 제1 반도체층(110)의 폭이 좁아지게 된다.
한편, 습식 식각 시간을 달리하여 실험해본 결과, 습식 시간을 조절함에 따라, 채널 구조에 해당하는 제1 반도체층(110)의 폭을 효과적으로 조절할 수 있음을 알 수 있었다. 실험에서, 건식 식각 직후 GaN으로 구성된 제1 반도체층(110)은 사다리꼴 형상이었고, 상부 폭은 400㎚, 하부 폭은 ~550nm이었다. 이후 TMAH 용액(농도 5 %, 80℃)으로 습식 식각을 10, 25, 35 및 40 분 동안 각각 수행하였고, 그 결과, 채널 구조에 해당하는 제1 반도체층(110)의 폭은 300, 200, 100 및 50㎚로 각각 줄어들었다. 식각 속도(etch rate)는 8.5 내지 9 ㎚/min로 측정되었다.
건식 식각만을 이용하는 경우엔 채널 구조의 폭을 나노 수준으로 정밀하게 제작하는 것이 매우 어려우나, 상술한 것과 같이 건식 식각과 습식 식각을 함께 수행하는 본 발명의 실시 예에 따르면 매우 안정적으로 나노 사이즈의 폭을 갖는 핀(fin) 형상의 채널 구조를 얻을 수 있다. 또한, 습식 식각에 의해, 건식 식각된 표면이 평탄화되며, 건식 식각된 표면에 유발된 플라즈마 데미지가 제거될 수 있는 부가적인 효과까지도 달성될 수도 있다.
그 다음 단계로, 도 6에 도시된 것처럼 마스크층(120)을 제거한다. 이로써 나노 사이즈의 폭을 갖는 채널구조를 얻을 수 있다.
이어서, 도 7에 도시된 것처럼 채널 구조에 해당하는 제1 반도체층(110) 상에 게이트 절연막(140)을 형성한다. 구체적으로, 채널 구조에 해당하는 제1 반도체층(110)의 측면 및 윗면을 둘러싸도록 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 후속 공정에서 형성될 게이트 전극(150)과 제1 반도체층(110)을 전기적으로 절연시키는 역할을 한다. 예를 들어, 게이트 절연막(140)은 Al2O3, SiO2, Si3N4, HfO2 등과 같은 물질 중에서 선택된 것으로 구성될 수 있다.
그리고, 소스 구조 및 드레인 구조에 해당하는 제1 반도체층(110) 상에 소스 전극(미도시) 및 드레인 전극(미도시)을 각각 형성한다. 소스 구조와 드레인 구조에 해당하는 제1 반도체층(110)은 도 2a에 도시된 마스크층(120)의 제1 영역(20)과 제2 영역(22)의 아랫부분이다. 일 예에 따르면, 다음과 같은 방식으로 소스 전극과 드레인 전극을 형성할 수 있다. 구체적으로, 소스 전극과 드레인 전극을 형성할 영역(컨택홀)을 제외하고 소자 전체에 마스크층을 증착한다. 그리고 마스크층 및 컨택홀에 전자 빔 증발(tron-beam evaporator)을 이용하여 전극을 증착할 수 있다. 전극은 Au/Ni/Al/Ti 금속층으로 구성될 수 있다. 그리고 전극에 급속 열처리(rapid thermal annealing)를 가한다. 이때 열처리는 N2 분위기에서 500℃ (20 sec) - 800℃(30 sec)로 수행된다. 그리고 리프트 오프 공정을 통해 마스크층을 들어내면 컨택홀 영역에 소스 전극 및 드레인 전극이 형성될 수 있다. 이와 같이 형성된 소스 전극과 드레인 전극 사이에 게이트 전극(150)이 후속 공정을 통해 형성된다.
구체적으로, 도 8에 도시된 것처럼 게이트 절연막(140)을 둘러싸도록 게이트 전극(150)을 형성한다. 예를 들어, 게이트 전극(150)은 Au/Ni 금속층으로 구성된 것일 수 있다.
도 9는 앞서 설명한 제조방법에 따라 완성된 반도체 소자를 위에서 바라본 것을 도시한 것이다. 도 9의 게이트 전극(150)이 형성된 부분의 단면이 도 8에 도시된 것에 대응된다.
도 9을 참고하면, 반도체 소자(1000)는 기판(100), 제1 반도체층(110), 게이트 절연막(140), 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)을 포함한다. 도 9에 도시하진 않았으나, 기판(100)과 제1 반도체층(110) 사이엔 버퍼층이 배치되어 있을 수 있다. 버퍼층은 기판(100)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다. 예를 들어, 버퍼층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 구성된 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다.
본 반도체 소자(1000)에서 제1 반도체층(110)에서 폭이 좁은 부분이 채널 구조로서, 구동시 전자의 이동 통로 역할을 한다. 채널 구조는 상술한 건식 식각 및 습식 식각에 의해 매우 좁은 폭을 가질 수 있다. 바람직하게 그 폭은 나노 사이즈이다.
한편, 이와 같이 기판으로부터 돌출된 핀 형태의 채널 구조를 이용하는 소자를 핀펫(FinFET)이라고 한다. 핀펫이란, 기존의 2차원적인 평면구조 반도체 소자의 문제점을 극복하기 위하여 고안된 3차원 입체구조로서, 게이트 전극이 채널 구조를 둘러싸는 형태로 형성된 것이다.
채널 구조에 해당하는 제1 반도체층(110)의 채널 영역은 반도체 소자(1000)가 온(on) 상태일 때에는 전자가 이동할 수 있는 통로로서 동작하고, 반대로 반도체 소자(1000)가 오프(off) 상태일 때는 전류의 누설을 막기 위해 전하의 이동을 막을 수 있도록 동작하는 구성이다. 이와 같은 채널 영역의 폭을 좁힐수록 전자 이동면적은 줄어드나, Off 상태시 완전 공핍될 가능성은 높아지므로, 노멀리 오프(Normally off) 동작 구현에 용이하다. 반대로, 채널 영역의 폭이 넓어질수록 전자 이동면적은 넓어지나, 노멀리 오프 동작 구현에 불리할 수 있다. 따라서 이러한 점들을 종합적으로 고려하여 채널 영역의 폭을 결정할 수 있다. 일 실시 예에 따르면, 채널 구조에 해당하는 제1 반도체층(110)의 폭은 나노 사이즈로, 약 50 내지 300nm일 수 있다.
채널 구조에 해당하는 제1 반도체층(110)을 사이에 두고, 소스 구조 및 드레인 구조에 해당하는 제1 반도체층(110) 상에 소스 전극(160) 및 드레인 전극(170)이 배치된다.
소스 전극(160)은 외부 소자와 본 반도체 소자(1000)를 전기적으로 접속시켜 반도체 소자(1000)에 캐리어(전자 또는 홀)를 공급하기 위한 구성이다. 드레인 전극(170)은 소스 전극(160)으로부터 공급받은 캐리어가 외부 소자로 이동되는 통로역할을 수행하는 구성이다. 소스 전극(160)과 드레인 전극(170)은 예를 들어 제1 반도체층(110)과 오믹 컨택(ohmic contact) 형성을 위해 Au/Ni/Al/Ti 금속 층으로 구성될 수 있다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.
게이트 전극(150)은 반도체 소자(1000)의 온/오프 동작을 제어하기 위한 전압이 인가될 수 있는 구성이다. 특히, 게이트 전극(150)이 둘러싸고 있는 제1 반도체층(110)의 영역을 모두 채널로 이용할 수 있으므로, 채널의 폭이 증가하는 효과를 얻을 수 있다. 따라서 본 반도체 소자(1000)는 큰 동작 전류를 가질 수 있고, 고속 동작을 필요로 하는 제품에 사용될 수 있다. 또한, 채널 구조에 해당하는 제1 반도체층(110)의 폭은 나노 사이즈로서, 공핍층이 서로 겹쳐 전체가 완전한 공핍층을 형성할 수도 있으므로 노말리 오프 특성 구현에 유리하다.
한편, 본 발명의 또 다른 실시 예에 따르면, 반도체 소자는 이종 접합(heterojunction)구조를 이용하는 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)로 구현될 수 있다. HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함하고, 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 2DEG는 8.8 × 1012 cm-2 의 농도, 1700 cm2·V-1·s-1 의 전자 이동도를 가질 수 있다. 이러한 2DEG는 2차원적으로 자유롭게 이동할 수 있는 전자들로 이루어진 가스로서, 채널로 사용되므로 HEMT는 높은 전자이동도(electron mobility)를 가질 수 있다. 본 실시 예에 따른 반도체 소자의 제조 방법에 대해선 이하에서 좀 더 자세히 설명하도록 한다.
먼저, 도 1 내지 도 6을 참고하여 상술한 것과 같이, 채널 구조에 해당하는 제1 반도체층(110)의 폭이 나노 사이즈가 되도록 건식 식각 및 습식 식각을 수행한다. 제1 반도체층(110)은 GaN으로 구성된 것일 수 있다. 제1 반도체층(110)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다.
그리고, 도 10에 도시된 것처럼 채널 구조에 해당하는 제1 반도체층(110)을 둘러싸도록 제2 반도체층(130)을 형성한다. 2DEG층(113)은 제1 반도체층(110)과 제2 반도체층(130) 접합 계면 아래의 제1 반도체층(110) 내에 형성될 수 있다.
제2 반도체층(130)은 제1 반도체층(110)과는 다른 반도체물질을 포함한다. 구체적으로, 제2 반도체층(130)을 구성하는 물질은 제1 반도체층(110)을 구성하는 물질과 분극특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 예를 들어, 제2 반도체층(130)은 제1 반도체층(110)보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 반도체층(110)보다 클 수 있다.
예를 들어, 제2 반도체층(130)은 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물로 구성될 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제2 반도체층(130)은 AlN층, AlGaN층, AlInN층, AlGaInN층 및 이들의 조합층 중 어느 하나일 수 있다. 하지만, 이에 한정되는 것은 아니다. 제2 반도체층(130)은 언도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다.
그리고, 도 11에 도시된 것처럼 제2 반도체층(130)을 둘러싸도록 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 후속 공정에서 형성될 게이트 전극(150)과 제2 반도체층(130)을 전기적으로 절연시키는 역할을 한다. 예를 들어, 게이트 절연막(140)은 Al2O3, SiO2, Si3N4, HfO2 등과 같은 물질로 선택될 수 있다.
그리고, 소스 구조 및 드레인 구조에 해당하는 제1 반도체층(110) 상에 소스 전극(미도시) 및 드레인 전극(미도시)를 각각 형성한다. 일 예에 따르면, 다음과 같은 방식으로 소스 전극과 드레인 전극을 형성할 수 있다. 구체적으로, 소스 전극과 드레인 전극을 형성할 영역(컨택홀)을 제외하고 소자 전체에 마스크층을 증착한다. 그리고 마스크층 및 컨택홀에 전극을 증착한다. 전극은 Au/Ni/Al/Ti/Si 금속층으로 구성될 수 있다. 그리고 전극에 급속 열처리(rapid thermal annealing)를 가한다. 이때 열처리는 N2 분위기에서 500℃ (20 sec) - 800℃(30 sec)로 수행된다. 그리고 리프트 오프 공정을 통해 마스크층을 들어내면 컨택홀 영역에 소스 전극 및 드레인 전극이 형성될 수 있다. 이와 같이 형성된 소스 전극과 드레인 전극 사이에 게이트 전극(150)이 후속 공정을 통해 형성된다.
구체적으로, 도 12에 도시된 것처럼 게이트 절연막(140)을 둘러싸도록 게이트 전극(150)을 형성한다. 예를 들어, 게이트 전극(150)은 Au/Ni 금속으로 구성된 것일 수 있다.
도 13은 본 실시 예에 따른 제조방법에 따라 완성된 반도체 소자를 위에서 바라본 것을 도시한 것이다. 도 13의 게이트 전극(150)이 형성된 부분의 단면이 도 12에 도시된 것에 대응된다.
도 13을 참고하면, 반도체 소자(1000')는 기판(100), 제1 반도체층(110), 제2 반도체층(130), 게이트 절연막(140), 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)을 포함한다. 도 13에 도시하진 않았으나, 기판(100)과 제1 반도체층(110) 사이엔 버퍼층이 배치되어 있을 수 있다.
본 반도체 소자(1000')에서 채널 구조에 해당하는 제1 반도체층(110)의 폭은 나노 사이즈로, 상술한 건식 식각 및 습식 식각에 의해 획득된다. 특히, 제1 반도체층(110)과 제2 반도체층(130) 접합 계면 아래의 제1 반도체층(110) 내에 형성된 2DEG층(113)은 높은 전자 농도를 가지며 채널로 사용될 수 있다.
채널 구조에 해당하는 제1 반도체층(110)의 채널 영역은 반도체 소자(1000')가 온(on) 상태일 때에는 전자가 이동할 수 있는 통로로서 동작하고, 반대로 반도체 소자(1000')가 오프(off) 상태일 때는 전류의 누설을 막기 위해 전하의 이동을 막을 수 있도록 동작하는 구성이다. 이와 같은 채널 영역의 폭을 좁힐수록 전자 이동면적은 줄어드며 또한 2DEG 채널의 전자가 감소되어 Off 상태시 완전 공핍될 가능성은 높아지므로, 노멀리 오프(Normally off) 동작 구현에 용이하다. 반대로, 채널 영역의 폭이 넓어질수록 전자 이동면적은 넓어지고, 또한 2DEG층 때문에 노멀리 오프 동작 구현에 불리할 수 있다. 따라서 이러한 점들을 종합적으로 고려하여 채널 영역의 폭을 결정할 수 있다. 일 실시 예에 따르면, 채널 구조에 해당하는 제1 반도체층(110)의 폭은 나노 사이즈로, 약 50 내지 300nm일 수 있다.
채널 구조에 해당하는 제1 반도체층(110)을 사이에 두고, 소스 구조 및 드레인 구조에 해당하는 제1 반도체층(110) 상에 소스 전극(160) 및 드레인 전극(170)이 배치된다.
소스 전극(160)은 외부 소자와 본 반도체 소자(1000')를 전기적으로 접속시켜 반도체 소자(1000')에 캐리어(전자 또는 홀)를 공급하기 위한 구성이다. 드레인 전극(170)은 소스 전극(160)으로부터 공급받은 캐리어가 외부 소자로 이동되는 통로역할을 수행하는 구성이다. 소스 전극(160)과 드레인 전극(170)은 예를 들어 제1 반도체층(110)과 오믹 컨택(ohmic contact) 형성을 위해 Au/Ni/Al/Ti/Si 금속 층으로 구성될 수 있다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.
게이트 전극(150)은 반도체 소자(1000')의 온/오프 동작을 제어하기 위한 전압이 인가될 수 있는 구성이다. 특히, 게이트 전극(150)은 제2 반도체층(130)을 둘러싸는 형태이다.
상술한 실시 예에 따른 반도체 소자(1000')는 채널 영역의 폭이 나노 사이즈일 뿐만 아니라, 2DEG를 채널로 이용하므로 더욱 우수한 전류 특성을 달성할 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 소자(2000)를 설명하기 도면이다. 도 14에 도시된 구성요소들 중 도 9, 및 도 13에서 설명한 구성요소와 중복되는 부분에 대해서는 자세한 설명을 생략하도록 한다.
도 14를 참고하면, 반도체 소자(2000)는 기판(100), 제1 반도체층(110), 게이트 전극(150), 공동부(10), 소스 전극(160) 및 드레인 전극(170)을 포함한다. 그리고 게이트 전극(150)과 제1 반도체층(110) 사이에 게이트 절연막(미도시)을 포함한다. 즉, 밖에서 보았을 때 게이트 전극(150)이 형성된 부분에 제1 반도체층(110), 게이트 절연막, 게이트 전극(150)이 순차적으로 적층되어 있다. 이러한 구조의 단면을 도 15에 도시하였다.
한편, 또 다른 실시 예에 따르면, 게이트 전극(150)이 형성된 부분에 제1 반도체층(110), 제2 반도체층(미도시), 게이트 절연막(미도시), 게이트 전극(150)이 순차적으로 적층되어 있을 수 있다. 이와 같은 구조의 단면은 도 16에 도시하였다.
그리고, 도 14에 도시하진 않았으나, 반도체 소자(2000)는 기판(100)과 제1 반도체층(110) 사이에 배치된 버퍼층을 추가로 포함할 수 있다.
한편, 여기서 공동부(10)란, 아무런 물질로도 채워져 있지 않은 비어있는 공간을 의미한다. 즉, 게이트 전극(150)은 공중에 떠 있는 형태이다.
도 9의 반도체 소자(1000) 및 도 13의 반도체 소자(1000')와 비교하였을 때, 도 15의 단면을 갖는 반도체 소자(2000)는 게이트 전극(150)이 채널 구조에 해당하는 제1 반도체층(110)의 4면을 모두 둘러싸는 형태이다. 즉, 나노 사이즈의 채널 구조가 게이트 전극(150)에 의해 위, 아래, 양 측면 모두가 둘러싸인 구조로서, 이러한 구조에서는 게이트 전압이 가해지지 않는 경우에도 채널영역이 완전 공핍 상태(fully depletion)를 이룰 수 있다. 이에 따라 노말리 오프(Normally Off) 상태를 유지할 수 있어 누설전류가 거의 없게 되고, 높은 항복전압을 갖게 된다. 반면 게이트 전압이 온 되었을 때에는, 나노 사이즈의 채널구조가 게이트 전극(150)에 의해 위, 아래, 양 측면 모두가 둘러싸인 구조이기 때문에 전류가 누적(accumulation)되어서 전류가 더 많이 흐를 수 있게 된다. 따라서 소자의 크기가 축소되더라도 축소에 의한 전류 감소를 효과적으로 막을 수 있으며, 또한 큰 동작 전류를 가질 수 있고, 고속 동작을 필요로 하는 제품에도 이용될 수 있다는 장점이 있다.
한편, 도 14에선 채널 구조에 해당하는 제1 반도체층(110)이 사각기둥형태인 것으로 도시하였으나, 이에 한정되는 것은 아니고 예컨대 나노 사이즈의 지름을 갖는 원기둥(나노 와이어) 형상일 수 있다.
도 14의 반도체 소자(2000)는 다양한 방식으로 제조될 수 있다. 그 중, 일 실시 예에 따른 제조 방법을 이하에서 설명하도록 한다.
먼저, 도 1 내지 도 6를 참고하여 상술한 것과 같이, 제1 반도체층(110)을 건식 및 습식 식각하여 폭이 나노 사이즈인 채널 구조를 갖도록 한다.
그리고, 채널 구조에 해당하는 제1 반도체층(110)의 일부가 관통되도록 제1 반도체층(110)의 기 설정된 하부 영역을 식각한다. 즉, 제1 반도체층(110)과 기판(100) 사이에 공동부(10)가 배치되도록 제1 반도체층의 하부 영역을 식각한다. 예컨대, 통상의 포토리소그래피 공정 및 식각 공정을 순차적으로 거침으로써 공동부(10)를 형성할 수 있다. 구체적으로, 추후에 공동부(10)가 형성될 영역을 제외한 영역에만 포토리지스트가 남도록 현상한 후, 포토리지스트가 도포되지 않은 부위를 식각함으로써 공동부(10)를 형성할 수 있다. 이때, 식각은 KOH나 TMAH 같은 산성 용액을 이용한 습식 식각 방식을 이용할 수 있다.
그 결과, 도 15에 도시된 것처럼 기판(100)과 이격된 제1 반도체층(110)을 얻을 수 있다. 그리고, 도 15에 도시된 것처럼 제1 반도체층(110)의 관통된 영역인 공동부(10)를 통과하며 제1 반도체층(110)을 둘러싸는 형태로 게이트 절연막(140)을 형성한다. 그리고, 제1 반도체층(110) 상에 소스 전극(160)과 드레인 전극(170)을 형성하고, 도 15에 도시된 것처럼 공동부(10)를 통과하며 게이트 절연막(140)을 둘러싸는 형태로 게이트 전극(150)을 형성한다.
이와 같이 게이트 절연막(140) 및 게이트 전극(150)이 제1 반도체층(110)을360°로 둘러싸는 형태를 얻기 위해서 스탭 커버리지가 좋은 화학 기상 증착 방식 (Chemical Vapor Deposition;CVD)이나 원자층 증착 방식(Atomic Layer Deposition;ALD)을 이용할 수 있다. 특히, 원자층 증착 방식의 박막 형성 방법은, 분자의 흡착과 치환을 번갈아 진행함으로써 원자층 두께의 초미세 층간(layer-by-layer) 증착이 가능하고, 산화물과 금속 박막을 최대한 얇게 쌓을 수 있으며, 가스의 화학반응으로 형성된 입자들을 웨이퍼 표면에 증착시키는 화학 기상 증착(CVD)보다 낮은 온도에서 막질을 형성할 수 있어 스텝 커버리지 특성이 우수하고 정밀한 두께 조절이 가능함은 물론, 저온 공정이 가능하고 증착률도 높다는 장점이 있다.
한편, 본 발명의 또 다른 실시 예에 따르면, 도 14의 반도체 소자(2000)는 제1 반도체층(110)과 제2 반도체층(130)의 이종 접합(heterojunction)구조를 이용하는 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)로 구현될 수 있다. HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함하고, 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 2DEG는 예를 들어 상온을 기준으로 1500 cm3/V·s의 전자 이동도, 2.2 x 107 cm/s의 전자포화속도를 가질 수 있다. 이러한 2DEG는 2차원적으로 자유롭게 이동할 수 있는 전자들로 이루어진 가스로서, 채널로 사용되므로 HEMT는 높은 전자이동도(electron mobility)를 가질 수 있다. 본 실시 예에 따른 반도체 소자의 제조방법에 대해선 이하에서 좀 더 자세히 설명하도록 한다.
먼저, 도 1 내지 도 6을 참고하여 상술한 것과 같이, 제1 반도체층(110)을 건식 및 습식 식각하여 폭이 나노 사이즈인 채널 구조를 형성한다.
그리고, 채널 구조에 해당하는 제1 반도체층(110)의 일부가 관통되도록 제1 반도체층(110)의 기설정된 하부 영역을 식각한다. 즉, 제1 반도체층(110)과 기판(100) 사이에 공동부(10)가 배치되도록 제1 반도체층의 하부 영역을 식각한다. 공동부(10) 형성에 대해선 도 15를 참고하여 상술한바 있으므로 반복설명을 하진 않겠다.
그리고, 도 16에 도시된 것처럼 제1 반도체층(110)의 관통된 영역인 공동부(10)를 통과하며 제1 반도체층(110)을 둘러싸는 형태로 제2 반도체층(130)을 형성한다. 2DEG층(113)은 제1 반도체층(110)과 제2 반도체층(130) 접합 계면 아래의 제1 반도체층(110) 내에 형성될 수 있다. 그리고, 도 16에 도시된 것처럼 공동부(10)를 통과하며 제2 반도체층(130)을 둘러싸는 형태로 게이트 절연막(140)을 형성한다. 그리고, 제1 반도체층(110) 상에 소스 전극(160)과 드레인 전극(170)을 형성하고, 도 16에 도시된 것처럼 공동부(10)를 통과하며 게이트 절연막(140)을 둘러싸는 형태로 게이트 전극(150)을 형성한다.
상술한 제조 방법에 따라 제조된 반도체 소자는 4면의 2DEG 채널이 있기 때문에 소자 동작시 이용 가능한 전자 수가 상대적으로 많아지고, 또한 GAA 구조의 게이트를 가짐으로써 게이트 컨트롤이 좋아지게 되어 우수한 소자 특성을 얻을 수 있어, 고주파, 고출력 소자뿐만 아니라 스위칭 파워 소자에도 적합하다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1000: 반도체 소자 100: 기판
110: 제1 반도체층 120: 마스크층
130: 제2 반도체층 140: 게이트 절연막
150: 게이트 전극

Claims (8)

  1. 반도체 소자 제조방법에 있어서,
    기판상에 제1 반도체층을 형성하는 단계;
    기 설정된 패턴을 갖는 마스크층을 상기 제1 반도체층 상에 형성하여, 기설정된 소스 구조, 드레인 구조 및 채널 구조가 되도록 상기 제1 반도체층을 건식 식각하는 단계;
    상기 채널 구조에 해당하는 제1 반도체층의 폭이 상기 채널 구조에 해당하는 제1 반도체층 상에 형성된 마스크 층의 폭보다 작은 폭을 갖도록 상기 제1 반도체층의 측면을 식각 용액으로 습식 식각하는 단계;
    상기 마스크층을 제거하는 단계;
    상기 채널 구조에 해당하는 제1 반도체층을 둘러싸는 형태로 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 채널 구조에 해당하는 제1 반도체층을 둘러싸는 형태로 제2 반도체층을 형성하는 단계;를 더 포함하며,
    상기 게이트 절연막은,
    상기 채널 구조에 해당하는 제1 반도체층을 둘러싸는 상기 제2 반도체층을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서,
    상기 습식 식각하는 단계는,
    상기 채널 구조에 해당하는 제1 반도체층의 폭이 50nm 내지 400nm가 되도록 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항에 있어서,
    상기 제1 반도체층은 GaN으로 구성되며,
    상기 식각 용액은 TMAH(tetra-methyl ammonium hydroxide) 용액인 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제2항에 있어서,
    상기 제1 반도체층은 GaN로 구성되며,
    상기 제2 반도체층은 AlGaN 또는 AlN로 구성되는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제1항에 있어서,
    상기 채널 구조에 해당하는 제1 반도체층의 일부가 관통되도록 상기 제1 반도체층의 기 설정된 하부 영역을 식각하는 단계;를 더 포함하며,
    상기 게이트 절연막을 형성하는 단계는,
    상기 관통된 영역을 통과하며 상기 제1 반도체층을 둘러싸는 형태로 게이트 절연막을 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항에 있어서,
    상기 관통된 영역을 통과하며 상기 제1 반도체층을 둘러싸는 형태로 제2 반도체층을 형성하는 단계;를 더 포함하며,
    상기 게이트 절연막은,
    상기 제1 반도체층을 둘러싸는 상기 제2 반도체층을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제1항에 있어서,
    상기 소스 구조와 상기 드레인 구조에 해당하는 제1 반도체층 상에 소스 전극 및 드레인 전극을 각각 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.



KR1020150024438A 2015-02-17 2015-02-17 반도체 소자 제조방법 KR101668442B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150024438A KR101668442B1 (ko) 2015-02-17 2015-02-17 반도체 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150024438A KR101668442B1 (ko) 2015-02-17 2015-02-17 반도체 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20160101577A true KR20160101577A (ko) 2016-08-25
KR101668442B1 KR101668442B1 (ko) 2016-10-21

Family

ID=56884723

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150024438A KR101668442B1 (ko) 2015-02-17 2015-02-17 반도체 소자 제조방법

Country Status (1)

Country Link
KR (1) KR101668442B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652660A (zh) * 2019-10-10 2021-04-13 世界先进积体电路股份有限公司 半导体结构及其制造方法
KR20220125032A (ko) 2021-03-04 2022-09-14 국방과학연구소 Hemt 소자 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090062373A (ko) * 2007-12-13 2009-06-17 한국전자통신연구원 고감도 반도체 ｆｅｔ 센서 및 그 제조방법
US8013324B2 (en) * 2009-04-03 2011-09-06 International Business Machines Corporation Structurally stabilized semiconductor nanowire
KR101145959B1 (ko) * 2009-04-01 2012-05-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 향상된 전류 점멸비를 갖는 고이동도 다중 게이트 트랜지스터
KR101218735B1 (ko) * 2009-11-10 2013-01-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고-이동성 채널들을 구비한 장치들의 소스/드레인 공학

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090062373A (ko) * 2007-12-13 2009-06-17 한국전자통신연구원 고감도 반도체 ｆｅｔ 센서 및 그 제조방법
KR101145959B1 (ko) * 2009-04-01 2012-05-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 향상된 전류 점멸비를 갖는 고이동도 다중 게이트 트랜지스터
US8013324B2 (en) * 2009-04-03 2011-09-06 International Business Machines Corporation Structurally stabilized semiconductor nanowire
KR101218735B1 (ko) * 2009-11-10 2013-01-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고-이동성 채널들을 구비한 장치들의 소스/드레인 공학

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652660A (zh) * 2019-10-10 2021-04-13 世界先进积体电路股份有限公司 半导体结构及其制造方法
KR20220125032A (ko) 2021-03-04 2022-09-14 국방과학연구소 Hemt 소자 및 이의 제조 방법

Also Published As

Publication number Publication date
KR101668442B1 (ko) 2016-10-21

Similar Documents

Publication Publication Date Title
JP5208463B2 (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
JP5383652B2 (ja) 電界効果トランジスタ及びその製造方法
JP5217157B2 (ja) 電界効果トランジスタおよびその製造方法
US7465968B2 (en) Semiconductor device and method for fabricating the same
TWI641133B (zh) 半導體單元
JP6225584B2 (ja) 半導体装置の評価方法、並びに半導体装置およびその製造方法
JP5510325B2 (ja) 電界効果トランジスタ
JP6126354B2 (ja) 半導体装置及びその製造方法
TWI569439B (zh) 半導體單元
KR101668445B1 (ko) 반도체 소자 및 그의 제조방법
KR101688965B1 (ko) 반도체 소자 제조방법
KR101668442B1 (ko) 반도체 소자 제조방법
JP5666992B2 (ja) 電界効果型トランジスタおよびその製造方法
KR101678874B1 (ko) 반도체 소자 제조방법
JP2015008244A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
KR101670238B1 (ko) 반도체 소자 제조방법
US12002879B2 (en) High electron mobility transistor and method of manufacturing the same
US9035319B2 (en) Nitride semiconductor and fabricating method thereof
KR101462430B1 (ko) 반도체 소자의 제조 방법
US20210399120A1 (en) High electron mobility transistor and method of manufacturing the same
CN112201689B (zh) 基于ⅲ族氮化物异质结的场效应晶体管及其制备方法
US10424659B1 (en) High electron mobility transistor
KR101914707B1 (ko) 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법
KR101684616B1 (ko) 반도체 소자의 제조 방법
TW202345402A (zh) 半導體裝置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 4