KR101914707B1 - 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법에 관한 것으로, 본 발명이 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 준비된 기판상에 유전체를 증착 및 패터닝하여 유전층을 형성하는 단계; 상기 유전층의 상부에 u-GaN, n-GaN 및 u-GaN이 순차적으로 증착된 GaN 구조층을 형성하는 단계; 상기 GaN 구조층을 식각하여 선택된 칩 형상으로 패터닝하는 단계; 상기 유전층을 식각하여 제거하는 단계; 상기 유전층의 상부 u-GaN를 식각하여 n-GaN를 노출시키는 단계; 상기 n-GaN를 식각하여 박막의 GaN층을 형성하는 단계; 및 상기 GaN층에 게이트 유전체 증착 및 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 트랜지스터의 off-전류(off-current)감소와 on-전류(on-current) 향상을 위해 GaN 버퍼층을 제거하고, 다채널 및 GAA(Gate-all-around)구조를 갖는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법에 관한 것이다.
GaN기반 전계효과 트랜지스터(FET:Field Effect Transistor)는 GaN를 채널층으로 사용하며, GaN의 높은 전자포화 이동도, 브레이크다운 전압, 큰 밴드갭 및 고온 내성 특성으로 고주파 고전력 소자 제작을 위해 많이 연구되고 있다.
한편, GaN 기반 FET는 동작층의 구조에 따라 다양한 형식이 있지만 p형 GaN(이하, p-GaN) 재성장 또는 p-GaN 위에 n형 GaN(이하, n-GaN)성장의 어려움으로 현재 p-n 접합이 없는 무접합 FET(junctionless FET, 이하 JL FET)와 고전자 이동도 트랜지스터(이하, HEMT)가 주로 연구되고 있었다.
한편, 소스(source), 게이트(gate) 및 드레인(drain)까지 동일한 도핑으로 구성된 JL FET는 일반적인 접합 기반 FET에 비해 높은 캐리어 이동도를 갖지만 게이트 전극에 바이어스 인가 없이도 채널층이 항상 활성화되는 normally-on형태의 동작을 하며, 이는 스위칭시 전력 소실을 발생시키므로 전력 소자로써 사용을 어렵게 한다.
JL FET의 normally-off특성 구현을 위해 얇은 채널 구현과 게이트 전극으로채널 전면을 감싸는 GAA(Gate-All-Around)가 연구되고 있다.
GAA JL FET는 게이트 전극과 채널층 간의 에너지레벨 차이에 의해 채널층이 모두 공핍되어 게이트 바이어스 인가 없이도 normally-off특성을 보여줄 수 있는 장점을 지니지만 감소된 on-전류는 개선될 필요가 있었다.
한편, HEMT는 전기적 분극(polarization)특성과 밴드갭이 서로 다른 반도체층 간의 접합에 의해 생성된 2차원 전자가스(2-dimensional electron gas. 이하 2DEG)를 채널로 사용한다.
질화물계 3-5족 반도체에서는 GaN와 AlGaN 또는 AIN 접합 형성을 통해 매우 높은 전자 이동도를 가지는 2DEG를 형성할 수 있다.
GaN 구조 성장 중 GaN 결정성 향상을 위해 필수적인 두꺼운 GaN 버퍼층과 2DEG에 의해 HEMT는 JL FET와 마찬가지로 normally-on 특성을 보여주며, 다양한 전자장치에 유용한 활용을 위해서는 HEMT의 on-전류 레벨 및 문턱전압 등을 개선할 필요가 있다.
GaN-HEMT의 경우, 일반적으로 두꺼운 GaN 위에 얇은 AlGaN를 성장한다. 따라서 기판 위에 성장된 GaN의 극성에 따라 HEMT는 크게 Ga-극성과 N-극성 HEMT로 구분될 수 있다.
성장이 용이하며 좋은 결정성을 갖는 Ga-극성 GaN의 경우도 도 1에 도시된 바와 같이 2DEG가 AlGaN 아래 GaN층에 형성되며, AlGaN에 소스, 게이트 및 드레인 전극이 형성된다.
한편, N-극성 GaN의 경우 반대로 AlGaN 위 GaN 층에 2DEG가 형성되므로 채널층인 GaN에 소스, 게이트 및 드레인 전극이 형성된다.
이때, N-극성 HEMT의 경우, AlGaN에 비해 GaN의 작은 밴드갭과 표면 베리어(surface barrier)로 낮은 접촉 저항(contact resistance)을 가지며, AlGaN 백-베리어(back barrier)에 의해 향상된 전자 구속(electron confinement)과 gate controllability를 보여줄 수 있다.
이에 좋은 특성의 HEMT 구현을 위해서는 normally-off 특성의 N-극성 HEMT에 대한 연구가 필요한 실정이다.
본 발명은 상술한 문제점들을 해결하기 위해 창안된 것으로, 전기화학적 에칭을 이용하여 박막의 채널층 형성을 통해 normally-off 특성과 다채널 형성으로 높은 on-전류를 갖는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법의 제공을 목적으로 한다.
한편, 본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 상술한 목적을 달성하기 위하여, 준비된 기판상에 유전체를 증착 및 패터닝하여 유전층을 형성하는 단계, 상기 유전층의 상부에 u-GaN, n-GaN 및 u-GaN이 순차적으로 증착된 GaN 구조층을 형성하는 단계, 상기 GaN 구조층을 식각하여 선택된 칩 형상으로 패터닝하는 단계, 상기 유전층을 식각하여 제거하는 단계, 상기 유전층의 상부 u-GaN를 식각하여 n-GaN를 노출시키는 단계, 상기 n-GaN를 식각하여 박막의 GaN층을 형성하는 단계 및 상기 GaN층에 게이트 유전체 증착 및 전극을 형성하는 단계를 포함할 수 있다.
바람직하게는 상기 유전층은 SiO2 또는 SiNx 일 수 있으며, 상기 유전층은 10㎛ 이하의 폭을 갖는 스트라이프 형상일 수 있다.
바람직하게는 상기 GaN 구조층을 식각하여 선택된 칩 형상으로 패터닝하는 단계는, cl2 플라즈마 가스 기반 RIE 식각공정을 이용할 수 있다.
바람직하게는 상기 유전층을 식각하여 제거하는 단계는, HF를 에천트로 이용한 습식식각으로 제거될 수 있으며, 상기 유전층의 상부 u-GaN를 식각하여 n-GaN를 노출시키는 단계는, 상기 유전층이 제거된 공간에 KOH용액을 주입하여 u-GaN를 식각할 수 있다.
바람직하게는 상기 n-GaN를 식각하여 박막의 GaN층을 형성하는 단계는, 전기화학적 에칭을 이용하여 상기 n-GaN를 선택적으로 식각할 수 있다.
바람직하게는 상기 GaN층은 u-GaN단일층, GaN/InGaN, GaN/AlGaN, GaN/AlN/AlGaN, GaN/AlGaN/GaN, GaN/InGaN/GaN으로 이루어진 군에서 선택된 어느 하나를 이용할 수 있으며, 상기 게이트 유전체는 Al2O3, SiO2, HfO 및 ZrO2로 이루어진 군에서 선택된 어느 하나일 수 있다.
바람직하게는 상기 전극은 소스, 게이트 및 드레인으로 이루어지며, 상기 게이트 전극은 채널층인 상기 GaN층 전면을 감싸도록 콜로이드 메탈 파티클 입자로 코팅될 수 있다.
바람직하게는 상기 GaN 구조층은 복수 개가 순차적으로 적층될 수 있다.
한편, 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 준비된 기판상에 유전체를 증착 및 칩 형상으로 패터닝된 유전층을 형성하는 단계, 상기 유전층의 상부에 u-GaN, n-GaN 및 u-GaN를 상기 칩 형상으로 순차적으로 증착하여 GaN 구조층을 형성하는 단계, 상기 유전층을 식각하여 제거하는 단계, 상기 유전층의 상부 u-GaN를 식각하여 n-GaN를 노출시키는 단계, 상기 n-GaN를 식각하여 박막의 GaN층을 형성하는 단계 및 상기 GaN층에 게이트 유전체 증착 및 전극을 형성하는 단계를 포함할 수 있다.
아울러, 본 발명의 실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자는 상술한 방법을 통해 제조될 수 있다.
본 발명의 실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법은 전기화학적 에칭을 이용하여 박막의 채널층 형성을 통해 normally-off 특성과 다채널 형성으로 높은 on-전류 특성을 갖는 우수한 효과가 있다.
도 1은 Ga-극성(a)과 N-극성(b)의 HEMT를 도시한 단면도다.
도 2 및 3은 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자 제조방법의 전체 공정도 및 개념도다.
도 4는 전기화학적 에칭 후 형성된 GaN층을 보여주는 SEM 이미지다.
도 5는 본 발명의 다른 실시 예에 따른 다채널 JL-FET를 보여주는 단면도이며, 도 6은 다채널 FET구현을 위한 전기화학적 에칭 후 형성된 GaN층을 보여주는 SEM 이미지다.
도 7의 (a)는 일반적인 Ga-극성 HEMT의 구조, (b) 및 (c)는 본 발명의 또 다른 실시 예에 따른 GAA HEMT의 구조를 도시한 도다.
도 8은 본 발명의 다른 실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자 제조방법의 개념도다.
도 2 및 3은 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자 제조방법의 전체 공정도 및 개념도다.
도 4는 전기화학적 에칭 후 형성된 GaN층을 보여주는 SEM 이미지다.
도 5는 본 발명의 다른 실시 예에 따른 다채널 JL-FET를 보여주는 단면도이며, 도 6은 다채널 FET구현을 위한 전기화학적 에칭 후 형성된 GaN층을 보여주는 SEM 이미지다.
도 7의 (a)는 일반적인 Ga-극성 HEMT의 구조, (b) 및 (c)는 본 발명의 또 다른 실시 예에 따른 GAA HEMT의 구조를 도시한 도다.
도 8은 본 발명의 다른 실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자 제조방법의 개념도다.
본 발명에서 사용되는 용어는 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있는데 이 경우에는 단순한 용어의 명칭이 아닌 발명을 실시하기 위한 구체적인 내용에 기재되거나 사용된 의미를 고려하여 그 의미가 파악되어야 할 것이다.
이하, 첨부한 도면에 도시된 바람직한 실시 예들을 참조하여 본 발명의 기술적 구성을 상세하게 설명한다.
이와 관련하여 먼저, 도 2 및 3은 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자 제조방법의 전체 공정도 및 개념도로, 상기 도 2 및 3을 참조하면 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 준비된 기판상에 유전체를 증착 및 패터닝하여 유전층을 형성하는 단계(S100)를 포함한다.
이때, 상기 유전층을 형성하는 유전체는 고온에서 후술할 GaN와 반응하지 않고 선택된 에칭액에 에칭되는 물질로 다양한 물질을 이용할 수 있으나, 본 발명의 일실시 예에 있어서는 SiO2 또는 SiNx 를 이용한다.
한편, 상기 유전층은 다양한 형상 및 폭으로 형성될 수 있으나, 본 발명의 일실시 예에 있어서는 폭 10㎛ 이하의 스트라이프(stripe)형상으로 형성되며, 바람직하게는 상기 유전층의 폭은 2㎛이다.
이때, 상기 유전층의 폭을 10㎛ 이하로 한정하는 이유는 유전층 형성을 위해 리소그래피(Lithography) 공정을 사용하기 위함이며 특히, 상기 유전층의 폭이 10 ㎛ 초과일 경우 표면 평탄화를 위해 두꺼운 GaN 성장이 필요하고 이는 상기 GaN에 크랙을 유발할 수 있기 때문에 본 발명의 일실시 예에 있어서는 상기 유전층의 폭을 10㎛ 이하로 한정한다.
한편, 본 발명의 바람직한 실시 예에 있어서는 본 발명을 통해 제작되는 소자의 효율을 증가시키기 위하여 상기 유전층의 폭을 10nm ~ 10㎛인 것이 바람직하며 이때, 나노미터의 폭 패턴은 메모리 반도체 공정에서 사용되는 장비를 이용하여 구현 가능하다.
한편, 상기 유전층의 형성 방법은 반도체 공정에서 사용되는 일반적인 방법을 이용할 수 있으므로 이에 대한 특별한 한정은 두지 아니한다.
한편, 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 상기 유전층의 상부에 u-GaN(unintentionally doped GaN), n-GaN(n type doped GaN) 및 u-GaN이 순차적으로 증착된 GaN 구조층을 형성하는 단계(S200)를 포함한다.
이때, 상기 n-GaN(n-type doped GaN)는 후술할 전기화학적 에칭에 의해 제거되는 희생층에 해당한다.
한편, 기판의 상부 첫번째 u-GaN(unintentionally doped GaN)는 반드시 이에 한정되는 것은 아니며, 상기 기판의 종류 및 형성장비 또는 성장장비에 따라 AlGaN, InGaN 및 AlN으로 이루어진 군에서 선택된 어느 하나를 이용할 수도 있다.
한편, 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 상기 GaN 구조층을 식각하여 선택된 칩 형상으로 패터닝하는 단계(S300)를 포함한다.
이때, 상기 칩 형상으로 패터닝하는 단계(S300)는 다양한 방법을 통해 수행될 수 있으나, 본 발명의 일실시 예에 있어서는 cl2 플라즈마 가스 기반 RIE(Reactive Ion Etching) 공정을 이용한다.
한편, 상술한 상기 GaN 구조층을 식각하여 선택된 칩 형상으로 패터닝하는 단계(S300)에서는 상기 GaN 구조층의 상부에 후술할 전기화학적 에칭을 수행하기 위해 패터팅된 칩들을 전기적으로 연결하는 current path가 형성된다.
한편, 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 상기 유전층을 식각하여 제거하는 단계(S400)를 포함한다.
이때, 상기 유전층을 식각하여 제거하는 단계(S400)는 HF(hydrogen fluoride)를 에천트(etchant)로 이용한 습식식각으로 제거되며 이때, 상기 유전층이 제거된 부분인 상기 기판과 상기 GaN 구조층 사이에는 빈 공간이 형성된다.
한편, 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 상기 유전층의 상부 u-GaN를 식각하여 n-GaN를 노출시키는 단계(S500)를 포함한다.
이때, 상기 유전층의 상부 u-GaN를 식각하여 n-GaN를 노출시키는 단계(S500)는 상기 유전층이 제거된 빈 공간에 KOH용액을 주입하여 u-GaN를 식각한 후, 상기 n-GaN을 노출시킨다.
이때, 상술한 유전층을 식각하여 제거하는 단계(S400)에서 상기 n-GaN이 노출된 경우 상기 유전층의 상부 u-GaN를 식각하여 n-GaN를 노출시키는 단계(S500)는 수행되지 않을 수 있다.
이후, 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 상기 n-GaN를 식각하여 박막의 GaN층을 형성하는 단계(S600)를 포함한다.
이때, 상기 박막의 GaN층은 전류이동을 위한 채널층으로 이용되며, 상기 n-GaN를 식각하여 박막의 GaN층을 형성하는 단계는 전기화학적 에칭을 이용하여 상기 n-GaN만을 선택적으로 식각한다.
이와 관련하여 도 4는 전기화학적 에칭 후 형성된 GaN층을 보여주는 SEM 이미지다.
상기 도 4를 참조하면, 상기 n-GaN의 전기화학적 에칭을 통해 박막의 GaN층이 형성됨을 확인할 수 있다.
한편, 상기 n-GaN를 식각하여 박막의 GaN층을 형성하는 단계는 n-GaN의 도핑농도, 전해 에칭액의 종류 및 에칭 전압의 제어를 통해 상기 n-GaN의 에칭속도 및 에칭 모양 등을 조절할 수 있다.
결과적으로 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 MOSFET(metal-oxide semiconductor field-effect-transistor)의 채널로 사용될 수 있는 박막의 u-GaN(GaN층)를 상기 n-GaN의 전기화학적 에칭을 통해 제작할 수 있다.
한편, 상기 GaN층은 단일의 u-GaN층으로 이루어질 수 있으나, 경우에 따라서는 GaN, GaN/AlGaN, GaN/AlN/AlGaN, GaN/AlGaN/GaN 및 GaN/InGaN/GaN으로 이루어진 군에서 선택된 어느 하나를 이용할 수 있다.
일반적으로 이종기판 위에 성장되는 GaN의 결정성 향상을 위해서 약 2㎛ 두께의 u-GaN 버퍼층 성장이 필수적이며 이는 JL FET에서 높은 off-전류를 야기 시키는 문제가 있었으나, 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 상기 버퍼층을 제거함으로써 off-전류를 감소시켜 박막의 채널층을 형성함으로써 normally-off 동작이 가능한 전계효과 트랜지스터 소자를 제작할 수 있음을 특징으로 한다.
한편, 본 발명의 일실시 에에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 상기 GaN층에 게이트 유전체 증착 및 전극을 형성하는 단계(S700)를 포함한다.
이때, 상기 전극은 소스, 게이트 및 드레인으로 이루어지며, 상기 게이트 전극은 채널층인 상기 GaN층 전면을 감싸도록 콜로이드 메탈 파티클 입자로 코팅된다.
아울러, 성기 게이트 전극은 Ni, Au, TiN 및 비정질 실리콘으로 이루어진 군에서 선택된 어느 하나가 이용될 수 있으며, 상기 게이트 전극은 스퍼터, ALD 및 CVD를 포함하는 다양한 수단을 통해 상기 채널층 전면에 증착 또는 코팅될 수 있다.
한편, 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 상술한 바와 같이 채널층인 GaN층에 게이트 유전체가 증착된다.
이때, 상기 게이트 유전체를 증착하는 이유는 GAA(gate-all-around)구조 제작을 위함이며, GAA구조를 통해 박막의 채널층을 모두 공핍시켜 normally-off 동작 특성과 높은 gate controllability를 확보할 수 있다.
한편, 상기 게이트 유전체는 다양한 물질을 이용할 수 있으나, 본 발명의 일실시 예에 있어서는 Al2O3, SiO2, HfO 및 ZrO2로 이루어진 군에서 선택된 어느 하나를 이용할 수 있다.
아울러, 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법은 상기 current path를 제거하기 위한 단계가 더 포함될 수 있으며, 제거를 위한 방법으로는 dicing saw 및 laser scribing을 포함하는 다양한 수단을 이용할 수 있다.
한편, 본 발명의 다른 실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자의 제조방법에서는 상기 GaN 구조층이 복수 개가 순차적으로 적층될 수 있다.
이와 관련하여 도 5는 본 발명의 다른 실시 예에 따른 다채널 JL-FET를 보여주는 단면도이며, 도 6은 다채널 FET구현을 위한 전기화학적 에칭 후 형성된 GaN층을 보여주는 SEM 이미지다.
상기 도 5 및 6을 참조하면, 본 발명의 다른 실시 예에 있어서는 상술한 전기화학적 에칭의 희생층인 n-GaN층과 채널층인 u-GaN층을 반복적으로 성장시킨 후, 상기 n-GaN 각층을 전기화학적 에칭을 통해 선택적으로 식각함으로써 다수의 박막 채널층을 갖는 전계효과 트랜지스터 소자를 제작할 수 있다.
한편, 본 발명의 다른 실시 예에 있어서 복수 개의 n-GaN 희생층은 lateral etching을 통해 식각된다.
본 발명의 다른 실시 예와 같이 다채널층을 형성하는 경우, on-전류를 증가시킬 수 있고 이는 높은 단위면적당 전류를 발생시킬 수 있어 제작되는 소자에 많은 이점을 줄 수 있다.
한편, 도 7을 참조하면(도 7의 (a)는 일반적인 Ga-극성 HEMT의 구조, (b) 및 (c)는 본 발명의 또 다른 실시 예에 따른 GAA HEMT의 구조를 도시한 도다.) 본 발명의 또 다른 실시예에 따른 트랜지스터는 도 7(b)에 도시된 바와 같이 HEMT(High Electron Mobility Transistor)의 GaN/AlGaN으로 성장시킴으로써 GAA 구조의 HEMT를 제작할 수 있으며 특히, 도 7(C)에 도시된 바와 같이 n-GaN/u-GaN/AlGaN의 반복적인 성장과 일실시 예에서 설명한 전기화학적 에칭의 반복 수행으로 다채널을 갖는 GAA HEMT를 구현할 수 있다.
본 발명의 또 다른 실시 예에 따라 제작되는 GAA HEMT는 2DEG가 형성되는 u-GaN 층을 게이트 전극이 둘러싸고 있어 높은 gate controllability를 가질 수 있다.
또한, 상술한 normally-off GAA JL FET와 마찬가지로 u-GaN의 두께를 박막으로 유지함으로써 게이트 전극에 의해 2DEG가 모두 공핍되어 normally-off 특성의 구현이 가능하다.
한편, 본 발명의 일실시 예에 따른 고성능 저전력 전계효과 트랜지스터 소자 제조방법은 준비된 기판상에 유전체를 증착 및 패터닝하여 유전층을 형성하는 단계, 상기 유전층의 상부에 u-GaN, n-GaN 및 u-GaN이 순차적으로 증착된 GaN 구조층을 형성하는 단계 및 상기 GaN 구조층을 식각하여 선택된 칩 형상으로 패터닝하는 단계가 포함됨을 앞서 상세히 설명하였다.
즉, 본 발명의 일실시 예에 있어서는 유전체를 증착 및 패터닝한 후, GaN 구조층을 형성하고, 이를 칩 형상으로 패터닝하는 방법이다.
그러나, 고성능 저전력 전계효과 트랜지스터 소자 제조방법에 있어서 반드시 이러한 방법으로만 한정되는 것은 아니며 이와 관련하여 도 8을 참조하면, 준비된 기판상에 유전체를 증착 및 칩 형상으로 패터닝된 유전층을 형성하는 단계 및 상기 유전층의 상부에 u-GaN, n-GaN 및 u-GaN를 상기 칩 형상으로 순차적으로 증착하여 GaN 구조층을 형성하는 단계로 제조될 수도 있다.
즉, 유전층을 증착 및 칩 형상으로 패터닝한 후, GaN 구조층을 칩 형상으로 바로 증착가능하다.
이 경우, 본 발명의 일실시 예에서 설명한 GaN 구조층을 식각하여 선택된 칩 형상으로 패터닝하는 단계가 수행되지 아니한다.
이후 단계는 일실시 예에서 설명한 바와 동일하므로 이에 대한 상세한 설명은 생략토록 한다.
결과적으로 본 발명의 실시 예들에 따른 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법은 전기화학적 에칭을 이용하여 박막의 채널층 형성을 통해 normally-off 특성과 다채널 형성으로 높은 on-전류 특성을 갖는 우수한 효과가 있다.
이상에서 살펴본 바와 같이 본 발명은 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다 할 것이다.
Claims (21)
- 준비된 기판상에 유전체를 증착 및 패터닝하여 유전층을 형성하는 단계;
상기 유전층의 상부에 u-GaN, n-GaN 및 u-GaN이 순차적으로 증착된 GaN 구조층을 형성하는 단계;
상기 GaN 구조층을 식각하여 선택된 칩 형상으로 패터닝하는 단계;
상기 유전층을 식각하여 제거하는 단계;
상기 유전층이 제거된 공간에 KOH용액을 주입하여 상기 유전층의 상부 u-GaN를 식각하여 n-GaN를 노출시키는 단계;
전기화학적 에칭을 이용하여 상기 n-GaN를 선택적으로 식각하여 박막의 GaN층을 형성하는 단계; 및
상기 GaN층에 게이트 유전체 증착 및 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 1 항에 있어서,
상기 유전층은 SiO2 또는 SiNx 인 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 2 항에 있어서,
상기 유전층은 10㎛ 이하의 폭을 갖는 스트라이프 형상인 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 1 항에 있어서,
상기 GaN 구조층을 식각하여 선택된 칩 형상으로 패터닝하는 단계는, cl2 플라즈마 가스 기반 RIE 식각공정을 이용하는 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 1 항에 있어서,
상기 유전층을 식각하여 제거하는 단계는, HF를 에천트로 이용한 습식식각으로 제거되는 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 1 항에 있어서,
상기 GaN층은 u-GaN단일층, GaN/InGaN, GaN/AlGaN, GaN/AlN/AlGaN, GaN/AlGaN/GaN, GaN/InGaN/GaN으로 이루어진 군에서 선택된 어느 하나를 이용하는 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 1 항에 있어서,
상기 게이트 유전체는 Al2O3, SiO2, HfO 및 ZrO2로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 1 항에 있어서,
상기 전극은 소스, 게이트 및 드레인으로 이루어지며, 상기 게이트 전극은 채널층인 상기 GaN층 전면을 감싸도록 콜로이드 메탈 파티클 입자로 코팅되는 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 1 항에 있어서,
상기 GaN 구조층은 복수 개가 순차적으로 적층되는 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 준비된 기판상에 유전체를 증착 및 칩 형상으로 패터닝된 유전층을 형성하는 단계;
상기 유전층의 상부에 u-GaN, n-GaN 및 u-GaN를 상기 칩 형상으로 순차적으로 증착하여 GaN 구조층을 형성하는 단계;
상기 유전층을 식각하여 제거하는 단계;
상기 유전층이 제거된 공간에 KOH용액을 주입하여 상기 유전층의 상부 u-GaN를 식각하여 n-GaN를 노출시키는 단계;
전기화학적 에칭을 이용하여 상기 n-GaN를 선택적으로 식각하여 박막의 GaN층을 형성하는 단계; 및
상기 GaN층에 게이트 유전체 증착 및 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 10 항에 있어서,
상기 유전층은 SiO2 또는 SiNx 인 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 10 항에 있어서,
상기 유전층을 식각하여 제거하는 단계는, HF를 에천트로 이용한 습식식각으로 제거되는 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 10 항에 있어서,
상기 GaN층은 u-GaN단일층, GaN/InGaN, GaN/AlGaN, GaN/AlN/AlGaN, GaN/AlGaN/GaN, GaN/InGaN/GaN으로 이루어진 군에서 선택된 어느 하나를 이용하는 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 10 항에 있어서,
상기 게이트 유전체는 Al2O3, SiO2, HfO 및 ZrO2로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
- 제 10 항에 있어서,
상기 전극은 소스, 게이트 및 드레인으로 이루어지며, 상기 게이트 전극은 채널층인 상기 GaN층 전면을 감싸도록 콜로이드 메탈 파티클 입자로 코팅되는 것을 특징으로 하는 고성능 저전력 전계효과 트랜지스터 소자 및 이의 제조방법.
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