TWI747048B - 半導體結構及其製造方法 - Google Patents

Abstract

本揭露實施例提供一種半導體結構及其製造方法。半導體結構包含一基板以及位於基板上的晶種層，基板包含基材和複合材料層密封(encapsulate)基材。上述半導體結構亦包含位於晶種層上的磊晶層。上述半導體結構還包含位於磊晶層上的半導體元件，以及位於磊晶層上且覆蓋半導體元件的層間介電層。上述半導體結構更包含一貫孔結構，至少穿過基板的複合材料層且接觸基材。

Description

半導體結構及其製造方法

本揭露係有關於半導體結構及其製造方法，且特別係有關於一種具有貫孔結構的半導體結構及其製造方法。

近年來，半導體結構在電腦、消費電子等領域中發展快速。目前，半導體結構技術在金屬氧化物半導體場效電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。半導體結構被用於各種電子應用中，例如高功率裝置、個人電腦、手機、數位相機及其他電子裝置。這些半導體結構一般藉由在半導體基底上沉積絕緣層或介電層、導電層材料和半導體層材料，隨後藉由使用微影(photolithography)製程將各種材料層圖案化以製造而成。因此，在半導體基底上形成電路裝置和組件。

在這些裝置中，高電子遷移率電晶體(high-electron mobility transistors，HEMTs)具有例如高輸出功率和高崩潰電壓的優勢，因此它們被廣泛地使用於高功率的應用中。雖然現存的半導體結構及其形成方法可以應付它們原先預定的用途，但目前它們在結構和製法各個技術方面上仍有需要克服的問題。

本揭露之一些實施例提供一種半導體結構。半導體結構包含一基板以及位於基板上的晶種層，基板包含基材和複合材料層密封(encapsulate)基材。上述半導體結構亦包含位於晶種層上的磊晶層。上述半導體結構還包含位於磊晶層上的半導體元件，以及位於磊晶層上且覆蓋半導體元件的層間介電層。上述半導體結構更包含一貫孔結構，至少穿過基板的複合材料層且接觸基材。

本揭露之一些實施例提供一種半導體結構的製造方法，包含提供一基板，此基板包含基材和複合材料層密封基材。上述製造方法亦包含形成一晶種層於基板上，以及形成一磊晶層於晶種層上。上述製造方法還包含形成半導體元件於磊晶層上，以及形成層間介電層於磊晶層上，其中層間介電層覆蓋半導體元件。上述製造方法更包含形成一貫孔結構至少穿過基板的複合材料層且接觸基材。

為讓本揭露實施例之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體結構之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

再者，在以下敘述中可使用空間上相關措辭，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方向，還包含裝置在使用或操作中的不同方位。裝置可以朝其他方向定位(旋轉90度或在其他方向)，且在此使用的空間相關描述可依此相應地解讀。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。

本揭露內容的實施例提供了半導體結構及其製造方法。一些實施例中，半導體結構具有貫孔結構，其至少穿過基板的複合材料層而與基材接觸。在一些實施例中，貫孔結構可包含絕緣材料，以作為某一主動區或者主動區內的一個或多個半導體元件的隔絕之用。在一些其他的實施例中，貫孔結構可包含導電材料，如金屬導體或多晶矽，以作為某一主動區A_A 或者主動區內的一個或多個半導體元件的接地以及散熱之用，進而提升半導體元件的電性表現。再者，根據一些實施例所提出之製造方法，可製作出尺寸小且具有足夠深度的貫孔結構，亦即具有高深寬比的貫孔結構，因此可在影響極微或幾乎不影響原有半導體結構的面積下形成實施例的貫孔結構，並且明顯改善應用的半導體結構的電性表現。在以下的一些實施例中，係以高電子遷移率電晶體(high-electron mobility transistor，HEMT)作為一種半導體結構的示例說明，但並非以此為限，本揭露的一些實施例亦可用於其他類型的半導體裝置。

第1A-1K圖是根據本揭露的一些實施例之形成半導體結構的製程各個中間階段的剖面示意圖。參照第1A圖，提供基板102。根據一些實施例，基板102包含一基材102_C 和密封(encapsulate)基材102_C 的一複合材料層102_M 。例如，複合材料層102_M 包覆住基材102_C 的所有表面(包含上下表面和所有側面)。在一些實施例中，基材102_C 包含陶瓷材料。陶瓷材料包含金屬無機材料。在一些實施例，基材102_C 可以是包含碳化矽、氮化鋁(AlN)、藍寶石基材或其他適合的材料。上述藍寶石基材為氧化鋁。一些實施例中，包覆住基材102_C 的四周的複合材料層102_M 可包含單一或多層的絕緣材料層以及/或其他合適的材料層，例如半導體層。絕緣材料層例如是氧化物、氮化物、氮氧化物、或其他合適的絕緣材料。半導體層例如是多晶矽層。為簡化圖式，第1A-1K圖中僅繪示單層的絕緣材料層102_M ，以利清楚說明貫孔結構之製程。

接著，參照第1A圖，在基板102上方形成晶種層104，並且在晶種層104上方形成磊晶層111。

在一些實施例中，晶種層104可由矽(Si)或其他合適之材料所形成。一些實施例中，晶種層104的形成方法可包含選擇性磊晶成長(selective epitaxy growth, SEG)製程、化學氣相沉積(chemical vapor deposition, CVD)製程、分子束磊晶製程(molecular-beam epitaxy, MBE)、沉積經摻雜的非晶半導體(例如，Si)之後固相磊晶再結晶(solid-phase epitaxial recrystallization, SPER)步驟、藉由直接轉貼晶種的方式、或其他合適的製程。化學氣相沉積製程例如是氣相磊晶(vapor-phase epitaxy, VPE)製程、低壓化學氣相沉積(low pressure chemical vapor deposition, LPCVD)製程、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition, UHV-CVD)製程、或其他合適的製程。

在一些實施例中，高電子遷移率電晶體結構的磊晶層111包含緩衝層106、通道層108以及障壁層110。

在一些實施例中，在晶種層104上磊晶成長以形成緩衝層106。緩衝層106可幫助減緩後續形成於緩衝層106上方的一通道層108的應變(strain)，且防止缺陷形成於上方的通道層108中。在一些實施例中，緩衝層106的材料是AlN、GaN、AlxGa1-xN(1>x>1)、前述之組合或類似材料。一些實施例中，緩衝層106可由氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、有機金屬化學氣相沉積法(metalorganic chemical vapor deposition, MOCVD)、前述方法之組合或類似方法而形成。儘管在如第1A圖所示的實施例中，緩衝層106為單層結構，但在其他一些實施例中，緩衝層106也可以是多層結構。

接著，在緩衝層106上磊晶形成通道層108。在一些實施例中，通道層108包括未摻雜的III-V族半導體材料。舉例而言，通道層108可以是由未摻雜的氮化鎵(GaN)所形成，但本發明並非以此為限。在一些其他的實施例中，通道層108包括AlGaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他適當的III-V族材料或上述之組合。在一些實施例中，可使用分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、有機金屬化學氣相沉積法(MOCVD)、其他適當之方法或上述方法之組合，而形成通道層108。

之後，在通道層108上磊晶形成障壁層110。在一些實施例中，障壁層110包括未摻雜的III-V族半導體材料。舉例而言，障壁層110是由未摻雜的氮化鎵鋁(AlxGa1-xN，其中0>x>1)所形成，但本發明並不以此為限。在一些其他的實施例中，障壁層110亦可包括GaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他適當的III-V族材料或上述之組合。舉例而言，可使用分子束磊晶法、有機金屬化學氣相沉積法、氫化物氣相磊晶法、其他適當之方法或上述方法之組合形成障壁層110於通道層108之上。

在一些實施例中，通道層108與障壁層110包括相異的材料，以於通道層108與障壁層110之間形成一異質界面。藉由異質材料的能隙差(band gap)，可使二維電子氣(two-dimensional electron gas，2DEG)(未顯示)形成於此異質界面上。根據一些實施例所形成的半導體結構，例如高電子遷移率電晶體(HEMT)，可利用二維電子氣作為導電載子。

另外，在一些實施例中，磊晶層111為含氮化鎵之複合層。但本揭露並不以此為限。再者，除了前述的緩衝層106、通道層108以及障壁層110，磊晶層111亦可包含其他層膜；例如一些其他實施例中，在緩衝層106和通道層108之間可形成碳摻雜層(carbon-doped layer)，以提升半導體結構的崩潰電壓。

參照第1B圖，在一些實施例中，在磊晶層111上形成一半導體元件S_D 以及層間介電層IL_M ，且層間介電層IL_M 覆蓋半導體元件S_D 。

在一些實施例中，半導體元件S_D 包含閘極電極、源極電極116和汲極電極118分別形成於閘極電極的相對兩側。第1B圖係以增強型(enhanced mode，即normally-off)高電子遷移率電晶體為其中一示例做半導體元件S_D 之說明，在閘極電極112的下方更包括一摻雜III-V族半導體層112P。

如第1B圖所示，摻雜III-V族半導體層112P形成於障壁層110上。一些實施例中，摻雜III-V族半導體層112P可包括適當的摻質，例如P型摻雜之氮化鎵所製成。一些其他的實施例中，摻雜III-V族半導體層112P可包含P型摻雜之氮化鋁鎵(AlGaN)、氮化鎵(GaN)、氮化鋁(AlN)、砷化鎵(GaAs)、磷化銦鎵(GaInP)、砷化鋁鎵(AlGaAs)、磷化銦(InP)、砷化銦鋁(InAlAs)、深化銦鎵(InGaAs)、其他合適的III-V族材料或前述之組合。此外，摻雜III-V族半導體層112P的形成方法可包含原子層沉積、化學氣相沉積、物理氣相沉積、磊晶製程、離子植入或原位(in-situ)摻雜製程。

之後，如第1B圖所示，根據一些實施例，形成第一絕緣層114於磊晶層111的上方且順應性地覆蓋摻雜III-V族半導體層112P。一些實施例中，第一絕緣層114可由氧化矽、氮化矽、氮氧化矽或其他合適的介電材料製成。再者，第一絕緣層114可藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、高密度電漿化學氣相沉積(HDPCVD)製程或前述之組合以形成。

如第1B圖所示，在第一絕緣層114上方形成形成閘極電極112，且閘極電極112連接摻雜III-V族半導體層112P。一些實施例中，閘極電極112可包括金屬材料、金屬矽化物、多晶矽、其他適當之導電材料或上述之組合。閘極電極112與摻雜III-V族半導體層112P之間形成蕭特基接觸(Schottky contact)。一些實施例中，閘極電極112可由原子層沉積、化學氣相沉積、物理氣相沉積(如濺鍍)或類似製程形成。

在一些實施例中，在第一絕緣層114的上方形成第二絕緣層115，且第二絕緣層115順應性地覆蓋閘極電極112，如第1B圖所示。第二絕緣層115的製程和材料可相似或相同於第一絕緣層114的製程和材料，在此不重複敘述。

之後，於閘極電極112的相對兩側分別形成源極電極116和汲極電極118。一些實施例中，如第1B圖所示，源極電極116和汲極電極118位於通道層108上且與通道層108電性接觸。一些實施例中，源極電極116和汲極電極118包含導電材料，例如Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、TaN、TiN、WSi₂ 、前述之組合或類似材料。一些實施例中，源極電極116和汲極電極118可由原子層沉積、化學氣相沉積、物理氣相沉積(如濺鍍)、電子束蒸鍍(electron beam evaporation)、或類似製程形成。在一些實施例中，沉積形成源極電極116和汲極電極118的材料層後，更包含進行高溫熱製程例如快速熱退火(rapid thermal annealing)製程，以形成源極汲極歐姆接觸。

接著，在一些實施例中，如第1B圖所示，在第二絕緣層115的上方形成第三絕緣層124，且第三絕緣層124順應性地覆蓋源極電極116和汲極電極118。第三絕緣層124的製程和材料可相似或相同於第一絕緣層114的製程和材料，在此不重複敘述。第1B圖中的第一絕緣層114、第二絕緣層115和第三絕緣層124係構成層間介電層IL_M，以覆蓋半導體元件S_D。

之後，進行貫孔結構的製作，其至少穿過基板102的複合材料層102_M並與基材102_C接觸。由以下說明可知，貫孔結構的開口需穿過許多堆疊的材料層，例如層間介電層IL_M、磊晶層111、晶種層104以及複合材料層102_M，以暴露出基材102_C的表面。在一些實施例中，係透過多層罩幕層的組合以形成貫孔結構的開口。

第1C-1G圖係例示說明如何利用多層罩幕而形成貫孔結構的開口的製造方方法。參照第1C圖，在一些實施例中，於層間介電層IL_M的上方形成多層罩幕130，包含形成於層間介電層IL_M上的第一罩幕層132、形成於第一罩幕層132上的第二罩幕層134以及形成於第二罩幕層134上的圖案化的第三罩幕層136。

根據一些實施例中，多層罩幕130的第一罩幕層132、第二罩幕層134與第三罩幕層136包含不同材料。在一些實施例中，第三罩幕層136例如是一圖案化光阻層。

在一些實施例中，第二罩幕層134例如包含氧化物、氮化物、氮氧化物、或其他合適的介電材料。再者，第二罩幕層134可藉由化學氣相沉積製程(例如高密度電漿化學氣相沉積製程)、旋轉塗佈製程、原子層沉積製程、或前述之組合而形成。在一些實施例中，第二罩幕層134比層間介電層IL_M 更加緻密。

在一些實施例中，位於層間介電層IL_M 以及第二罩幕層134之間的第一罩幕層132，其材料除了不同於第二罩幕層134與層間介電層IL_M 的材料，後續進行的蝕刻製程所使用的蝕刻氣體對於第一罩幕層132與第二罩幕層134的材料亦具有蝕刻選擇性，例如可蝕刻移除第二罩幕層134的蝕刻氣體並不對第一罩幕層132進行蝕刻或極少量的蝕刻。一些實施例中，第一罩幕層132可作為移除第二罩幕層134時的蝕刻阻擋層。一些實施例中，第一罩幕層132包含金屬化合物，例如金屬氮化物。

接著，在一些實施例中，以圖案化的第三罩幕層136對下方的材料層進行蝕刻製程210，包括蝕刻第二罩幕層134、第一罩幕層132以及層間介電層IL_M ，以於層間介電層IL_M 中形成開口而暴露出磊晶層111。以下以第1D和1E圖示例說明如何形成暴露出磊晶層111的開口。

在一些實施例中，可進行兩階段的蝕刻步驟進行蝕刻，以形成可暴露出磊晶層111的開口。如第1D和1E圖所示，實施包含第一蝕刻步驟210A和第二蝕刻步驟210B的蝕刻製程。且第一蝕刻步驟210A與第二蝕刻步驟210B可於相同的蝕刻腔室中原位(in-situ)實施。

參照第1D圖，實施第一蝕刻步驟210A，使用第一蝕刻氣體對第二罩幕層134進行蝕刻，以形成開口140A。開口140A暴露出第一罩幕層132的表面。

在一些實施例中，於第一蝕刻步驟210A結束之後，基底不移出蝕刻腔室，而不間斷地繼續在蝕刻腔室中進行第二蝕刻步驟210B。一些實施例中，第二蝕刻步驟210B與第一蝕刻步驟210A使用不同的蝕刻氣體。

參照第1E圖，實施第二蝕刻步驟210B，使用第二蝕刻氣體沿著開口140A對第一罩幕層132以及層間介電層IL_M 進行蝕刻，以形成開口140B。開口140B暴露出磊晶層111，例如暴露出障壁層110的表面。根據一些實施例，第一蝕刻氣體與第二蝕刻氣體具有不同的氟碳比。一些實施例中，第一蝕刻氣體的氟碳比小於第二蝕刻氣體的氟碳比。例如以C₄ F₈ 作為第一蝕刻氣體，以CF₄ 作為第二蝕刻氣體。

在開口140B形成之後，可實施灰化製程，以移除第二罩幕層134上的圖案化的第三罩幕層136，如第1F圖所示。

接著，如第1G圖所示，在去除圖案化的第三罩幕層136之後，以第二罩幕層134為蝕刻遮罩，沿著開口140B蝕刻磊晶層111與晶種層104，以形成開口140C。開口140C暴露出基板102，例如暴露出基板102的複合材料層102_M 的表面。

根據一些實施例，上述蝕穿磊晶層111與晶種層104以形成開口140C的製程可包含多道蝕刻步驟。第2A-2C圖進一步說明形成如第1G圖所示之開口140C的其中一種可應用之製程。

一併參照第1F圖與第2A圖。在一些實施例中，以第二罩幕層134為蝕刻遮罩並選擇適當蝕刻氣體，沿著第1F圖的開口140B對磊晶層111進行蝕刻。再者，一些實施例中，蝕刻步驟完成後可進行清除步驟。

根據一些實施例，沿著開口140B(第1F圖)對磊晶層111進行第1、2道蝕刻步驟230A，以蝕刻障壁層110以及通道層108，而形成開口140B1，如第2A圖所示。

接著，沿著開口140B1進行第3道蝕刻步驟230B以蝕刻緩衝層106，形成開口140B2，如第2B圖所示。

之後，沿著開口140B2進行第4道蝕刻步驟230C以蝕刻晶種層104，形成開口140C，如第2C圖所示。第2C圖所示的結構與第1G圖所示的結構相同。

由於蝕刻過程中，蝕刻氣體和被蝕刻材料層會生成大量的反應生成物，為了避免過多的反應生成物會在蝕刻過程中堵塞開口，造成蝕刻中止(etch stop)，最終導致開孔不良，因此可視蝕刻情況，例如於每道蝕刻步驟完成後，進行清除步驟以清除殘留生成物。

在一些實施例中，磊晶層111為含GaN之複合層，蝕刻氣體例如包含氯氣(Cl₂ )、氯化硼(BCl3)以及氬氣(Ar)或其他合適的氣體，以對GaN之複合層進行多道蝕刻步驟。以厚度約5μm的磊晶層111為例，可進行三道或三道以上的蝕刻步驟，但本揭露對於蝕刻步驟的次數並不多做限制。實際應用時可視磊晶層111所包含的材料、層數以及蝕刻條件(例如蝕刻氣體種類、流量、電漿源及偏壓功率等)，而決定蝕刻磊晶層111的次數。另外，在一些實施例中，於蝕刻步驟後，可分別以高功率電漿和氬氣清除殘留生成物。

再參照第1G圖，上述製程已經形成暴露出基板102的開口140C。接著，實施使開口140C向下延伸之製程，進一步蝕穿基板102的複合材料層102_M ，以暴露出基材102_C 。

參照第1H圖，在一些實施例中，形成開口140C之後，實施蝕刻製程250，以蝕刻移除第二罩幕層134，且此蝕刻製程250同時沿著開口140C蝕穿複合材料層102_M ，而形成暴露出基材102_C 的開口140D。在一些實施例中，可進行乾式蝕刻以移除第二罩幕層134。

在一些實施例中，移除第二罩幕層134所使用的蝕刻氣體並不蝕刻第一罩幕層132，因此第二罩幕層134完全移除後，第一罩幕層132仍留在層間介電層IL_M 上。於一示例中，例如可使用氟碳比小於4的蝕刻氣體(例如C₄ F₈ )對第二罩幕層134進行乾式蝕刻。

接著，參照第1I圖，移除第二罩幕層134後，移除層間介電層IL_M 上方的第一罩幕層132。在一些實施例中，可進行濕式蝕刻以移除第一罩幕層132。

根據上述一些實施例的製程，是利用多層罩幕130形成具有高寬深比的開口140D，如第1I圖所示，開口140D接續地蝕穿層間介電層IL_M 、磊晶層111以及基板102的複合材料層102_M ，而暴露出基材102_C 。

之後，如第1J圖所示，於開口140D處填入適當材料，以形成貫孔結構143。此貫孔結構143至少穿過基板102的複合材料層102_M 且接觸基材102_C 。填入開口140D處的材料可根據實際應用結構的需求而做適當選擇。例如，在一些實施例中，於開口140D處填入導電材料，此時形成的貫孔結構143可提供散熱或接地之用。導電材料例如導體材料或半導體材料。一些實施例中，貫孔結構143例如包含Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、TaN、TiN、WSi₂ 、前述之組合或類似的導電材料。一些實施例中，貫孔結構143例如包含多晶矽。一些其他的實施例中，貫孔結構143還包括阻障層(barrier Layer)或附著層(未示出)先沉積於開口140D的側壁中，再填入導電材料以形成貫孔結構143。

例如，在一些其他的實施例中，於開口140D處填入一或多種絕緣材料，此時形成的貫孔結構143可提供隔絕作用。一些實施例中，貫孔結構143例如包含氮化物、氧化物、或前述之組合。一些實施例中，貫孔結構143的材料可由原子層沉積、化學氣相沉積、旋塗式玻璃(spin-on glass，SOG)、流動式化學氣相沉積(FCVD)、高密度電漿化學氣相沉積或類似製程，而形成貫孔結構143。一些其他的實施例中，貫孔結構143可包括襯層(liner)於開口140D的側壁。

由於上述一些實施例所提出的製程，可以形成尺寸小且具有足夠深度H的貫孔結構143，以貫穿層間介電層IL_M 、磊晶層111以及基板102的複合材料層102_M ，而與基材102_C 接觸。因此應用實施例時，貫孔結構143僅佔據微幅面積，甚至可利用現有空間設置而不影響原有半導體結構的面積。在一些實施例中，貫孔結構143在層間介電層IL_M 的頂面的尺寸，例如第1J圖所示的寬度W可在1μm-5μm的範圍之間。在一些其他實施例中，貫孔結構143的寬度W在1μm-3μm的範圍之間。另外，在一些實施例中，貫孔結構的深寬比(aspect ratio，H/W)在約1.6至約8的範圍之間。

如第1K圖所示，一些實施例中，在形成貫孔結構143之後， 可於源極電極116、汲極電極118和貫孔結構143上方繼續製作欲形成元件(例如HEMT)的相關器件。例如，在源極電極116、汲極電極118和貫孔結構143上方形成一金屬層150，以及繼續製作金屬層150上方的其他金屬層以及金屬層間介電質層(未繪示)。根據一些實施例，貫孔結構143與半導體結構的金屬層150直接接觸。

一些實施例中，在第三絕緣層124中分別形成暴露出源極電極116和汲極電極118的孔洞(未顯示)。之後沉積金屬材料於第三絕緣層124上方且金屬材料填滿孔洞，並搭配圖案化製程，以形成多個導孔(via)和多個金屬部。如第1K圖所示，一些實施例中，在源極電極116上形成導孔152V和金屬部152M，在汲極電極118上形成導孔154V和金屬部154M，以及在貫孔結構143上形成金屬部156。導孔152V、154V、金屬部152M、154M和156構成前述的金屬層150。

一些實施例中，金屬層150可稱為第一金屬層(M1)。雖然在第1K圖中僅以第一金屬層和一層絕緣層124做示例，但後續製程中，更包括在第一金屬層上方形成多個金屬層間介電層(未繪示於圖中)和多個金屬層(未繪示於圖中)交替地堆疊。而各個金屬層間介電層中亦有導孔連接相鄰的金屬層。在一些實施例中，包含導電材料的貫孔結構143與金屬層150直接接觸並與金屬層150上方的導孔和其他金屬層電性連接，而可提供散熱/接地路徑。

第3圖繪示本揭露的一些實施例之半導體結構中貫孔結構的局部放大示意圖。在一些實施例中，基板102的複合材料層102_M 可包含多層的絕緣層和半導體層例如多晶矽。例如，複合材料層102_M 包含至少兩層絕緣層和一多晶矽層位於前述至少兩層絕緣層之間， 而導電的貫孔結構143可與多晶矽層電性連接。根據一些實施例，若半導體結構的貫孔結構143包含導電材料且與金屬層150直接接觸，則貫孔結構143可使基板102的基材102_C 散熱以及使複合材料層102_M 的多晶矽層接地之用。

如第3圖所示，複合材料層102_M 包含第一氧化層1021、多晶矽層1022、第二氧化層1023以及氮化層1024。雖然第3圖僅繪示複合材料層102_M 在基材102_C 的上下兩側，但實施例的複合材料層102_M 的各材料層是以密封方式圍繞並包覆住先前形成的材料層的所有表面(包含上下表面和所有側面)。例如，第一氧化層1021包覆基材102_C 的表面以密封基材102_C ；多晶矽層1022包覆第一氧化層1021的表面以密封第一氧化層1021和基材102_C ；第二氧化層1023包覆多晶矽層1022的表面並密封先前形成的多晶矽層1022、第一氧化層1021以及基材102_C ；氮化層1024包覆第二氧化層1023的表面並密封第二氧化層1023、多晶矽層1022、第一氧化層1021以及基材102_C 。

在一些實施例中，如第1K圖和第3圖所示，穿過複合材料層102_M 的貫孔結構143於上方和下方分別與金屬層150以及基材102_C 直接接觸。若貫孔結構143包含導電材料，則與多晶矽層1022接觸的貫孔結構143可釋放因電漿蝕刻製程而產生且累積在多晶矽層1022中的寄生電荷，因此貫孔結構143可作為接地之用。在高壓操作(例如操作電壓在600V以上)半導體結構時，由於貫孔結構143提供了寄生電荷釋放路徑，因此可解決寄生電荷在高壓下隨意移動而影響半導體結構的電性表現的問題。再者，即使基材102_C 包含導熱良好的陶瓷材料，但由於多層結構的複合材料層102_M 密封住基材102_C ，而使基材102_C 難以散熱，因此實施例中與金屬層150以及基材102_C 直接接觸的貫孔結構143若是填充有導熱良好的材料，亦可提供基材102_C 散熱之用。

另外，實施例的貫孔結構143可實施於多種不同的應用態樣。例如，在一些實施例中，貫孔結構143可作為某一主動區的隔絕(包含絕緣材料)或接地/散熱之用(包含導電材料)。在一些其他實施例中，貫孔結構143可作為一或多個半導體元件的隔絕(包含絕緣材料)或接地/散熱(包含導電材料)之用。因此，貫孔結構143設置的區域與位置可以根據應用裝置之需求而調整。

第4圖是根據本揭露的一些實施例之半導體結構的主動區、周邊區與切割道的示意圖。如第4圖所示，周邊區A_P 位於主動區A_A 的周圍，且周邊區A_P 包含切割道L_S 。雖然第4圖中僅繪示一個主動區A_A 中的一個區域A_D 做說明，然而實際應用時各主動區A_A 中包含多個區域A_D 。各區域A_D 有設置一或多個半導體元件。

在一些實施例中，貫孔結構143可設置於主動區A_A 外圍，例如設置在區域A_S1 處，以作為主動區A_A 的隔離(isolation)之用，或者接地、散熱之用，其中區域A_S1 位於切割道L_S 與主動區A_A 之間，此時貫孔結構143的設置亦可阻擋晶圓沿著切割道L_S 切割(die saw)時所產生的裂縫進入主動區A_A ，並且防止水氣從切割斷面侵入主動區A_A ，進而提升主動區A_A 內設置的半導體元件的電性表現與延長元件使用壽命。再者，如貫孔結構143包括導電材料並與上方金屬層電性連接並接地，亦可屏蔽外界對主動區A_A 內設置的半導體元件可能產生的訊號干擾。

在一些其他實施例中，貫孔結構143可設置於主動區A_A 內區域A_D 的外圍，例如設置在區域A_S2 處，且區域A_D 設置有一或多個半導體元件，貫孔結構143可作為半導體元件的隔絕或者接地及散熱之用。

另外，設置於區域A_S1 以及/或區域A_S2 的貫孔結構143的俯視圖案(未示出)，可以是連續的圖案，例如封閉的圖形環繞主動區A_A 以及/或區域A_D ，也可以是包含分離的數個區段配置於區域A_S1 以及/或區域A_S2 中。貫孔結構143的實際俯視圖案可依應用的需求而變化和調整，本揭露對此並不多做限制。

綜合而言，本揭露一些實施例提出的半導體結構，具有，至少穿過基板102的複合材料層102_M 且接觸基材102_C 的貫孔結構143。再者，在一些實施例中，貫孔結構143可包含絕緣材料，以作為某一主動區A_A 或者一個或多個半導體元件S_D 的隔絕之用。在一些其他的實施例中，貫孔結構143可包含導電材料，如金屬導體或多晶矽，以作為某一主動區A_A 或者一個或多個半導體元件S_D 的接地(例如釋放累積在複合材料層102_M 的半導體層的寄生電荷)以及基材102_C 散熱之用，進而提升半導體元件的電性表現。若貫孔結構143設置在主動區A_A 外圍且位於切割道L_S 與主動區A_A 之間，則還可阻擋晶圓切割時可能產生的裂縫進入主動區A_A ，並防止水氣從切割斷面侵入主動區A_A ，進而提升主動區A_A 內設置的半導體元件的電性表現與延長元件使用壽命。再者，根據一些實施例所提出之半導體結構的製造方法，貫孔結構143可接續地穿過磊晶層111、晶種層104以及複合材料層102_M 。根據一些其他的實施例所提出的製造方法，貫孔結構143可接續地穿過層間介電層IL_M 、磊晶層111、晶種層104以及複合材料層102_M 。因此實施例所提出之半導體結構的製造方法可形成尺寸小、且具有足夠深度H(高深寬比)的貫孔結構143，例如貫孔結構143的寬度W可降至約5μm或更小，因此可在影響很小或幾乎不影響原有半導體結構的面積下形成實施例的貫孔結構143，並且可明顯改善應用的半導體結構的電性表現。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

102:基板 102_M :複合材料層 1021:第一氧化層 1022:多晶矽層 1023:第二氧化層 1024:氮化層 102_C :基材 104:晶種層 106:緩衝層 108:通道層 110:障壁層 111:磊晶層 112P:摻雜III-V族半導體層 112:閘極電極 114:第一絕緣層 115:第二絕緣層 S_D :半導體元件 IL_M :層間介電層 116:源極電極 118:汲極電極 124:第三絕緣層 130:多層罩幕 132:第一罩幕層 134:第二罩幕層 136:圖案化的第三罩幕層 210:蝕刻製程 210A、210B、230A、230B、230C、250:蝕刻步驟 140A、140B、140B1、140B2、140C、140D:開口 143:貫孔結構 150:金屬層 152V、154V:導孔 152M、154M、156:金屬部 W:寬度 H:深度 A_P :周邊區 A_A :主動區 A_S1 、A_S2 、A_D :區域 L_S :切割道

第1A-1K圖是根據本揭露的一些實施例之形成半導體結構的製程各個中間階段的剖面示意圖。 第2A-2C圖進一步說明形成如第1G圖所示之開口的其中一種可應用之製程。 第3圖繪示本揭露的一些實施例之半導體結構中貫孔結構的局部放大示意圖。 第4圖是根據本揭露的一些實施例之半導體結構的主動區、周邊區與切割道的示意圖。

102:基板

102_M :複合材料層

102_C :基材

104:晶種層

106:緩衝層

108:通道層

110:障壁層

111:磊晶層

112P:摻雜III-V族半導體層

112:閘極電極

114:第一絕緣層

115:第二絕緣層

S_D :半導體元件

IL_M :層間介電層

116:源極電極

118:汲極電極

124:第三絕緣層

143:貫孔結構

W:寬度

H:深度

Claims (20)

1. 一種半導體結構，包括：一基板，包含一基材和一複合材料層密封(encapsulate)該基材；一晶種層，位於該基板上；一磊晶層，位於該晶種層上；一半導體元件，位於該磊晶層上；一層間介電層，位於該磊晶層上且覆蓋該半導體元件；以及一貫孔結構，至少穿過該層間介電層、該磊晶層和該晶種層，並接續地穿過該基板的該複合材料層且接觸該基材。
2. 如申請專利範圍第1項所述之半導體結構，其中該貫孔結構包含一導電材料。
3. 如申請專利範圍第2項所述之半導體結構，其中該複合材料層包含至少兩層絕緣層和一多晶矽層位於前述至少兩層絕緣層之間，該貫孔結構與該多晶矽層電性連接。
4. 如申請專利範圍第1項所述之半導體結構，其中該貫孔結構包含一絕緣材料。
5. 如申請專利範圍第1項所述之半導體結構，更包括一圖案化金屬層於該層間介電層的上方，且該貫孔結構與該圖案化金屬層連接。
6. 如申請專利範圍第1項所述之半導體結構，其中該貫孔結構的深寬比(aspect ratio)在1.6至8的範圍之間。
7. 如申請專利範圍第1項所述之半導體結構，其中該基材包含一陶瓷材料。
8. 一種半導體結構的製造方法，包括： 提供一基板，該基板包含一基材和一複合材料層密封(encapsulate)該基材；形成一晶種層於該基板上；形成一磊晶層於該晶種層上；形成一半導體元件於該磊晶層上；形成一層間介電層於該磊晶層上，且該層間介電層覆蓋該半導體元件；以及形成一貫孔結構至少穿過該層間介電層、該磊晶層和該晶種層，並接續地穿過該基板的該複合材料層且接觸該基材。
9. 如申請專利範圍第8項所述之半導體結構的製造方法，其中形成的該貫孔結構包含一導電材料。
10. 如申請專利範圍第9項所述之半導體結構的製造方法，其中該複合材料層包含至少兩層絕緣層和一多晶矽層位於前述至少兩層絕緣層之間，形成的該貫孔結構與該多晶矽層電性連接。
11. 如申請專利範圍第8項所述之半導體結構的製造方法，其中形成的該貫孔結構包含一絕緣材料。
12. 如申請專利範圍第8項所述之半導體結構的製造方法，更包括形成一圖案化金屬層於該層間介電層的上方，其中該貫孔結構與該圖案化金屬層連接。
13. 如申請專利範圍第8項所述之半導體結構的製造方法，其中形成穿過該層間介電層的該貫孔結構的步驟包括：形成一第一罩幕層於該層間介電層上；形成一第二罩幕層於該第一罩幕層上；形成一圖案化的第三罩幕層於該第二罩幕層上； 以該圖案化的第三罩幕層蝕刻該第二罩幕層、該第一罩幕層以及該層間介電層，以形成一開口暴露出該磊晶層；以及去除該圖案化的第三罩幕層。
14. 如申請專利範圍第13項所述之半導體結構的製造方法，其中該第一罩幕層、該第二罩幕層與該圖案化的第三罩幕層包含不同材料。
15. 如申請專利範圍第13項所述之半導體結構的製造方法，其中使用第一蝕刻氣體對該第二罩幕層進行蝕刻；以及使用第二蝕刻氣體對該第一罩幕層以及該層間介電層進行蝕刻；其中該第一蝕刻氣體與該第二蝕刻氣體具有不同的氟碳比。
16. 如申請專利範圍第13項所述之半導體結構的製造方法，在去除該圖案化的第三罩幕層之後，更包括：以該第二罩幕層為蝕刻遮罩，沿著該開口蝕刻該磊晶層與該晶種層以暴露出該基板。
17. 如申請專利範圍第16項所述之半導體結構的製造方法，其中對該磊晶層與該晶種層的蝕刻包含多道蝕刻步驟，且於每道蝕刻步驟完成後進行一清除步驟。
18. 如申請專利範圍第16項所述之半導體結構的製造方法，在該開口暴露出該基板之後，更包括：蝕刻移除該第二罩幕層，且該蝕刻同時沿該開口蝕穿該複合材料層以暴露出該基材；以及移除該第一罩幕層。
19. 如申請專利範圍第18項所述之半導體結構的製造方法，其中進行乾式蝕刻以移除該第二罩幕層，以及進行濕式蝕刻以移 除該第一罩幕層。
20. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該貫孔結構的深寬比(aspect ratio)在1.6至8的範圍之間。

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