TWI619241B - 半導體元件結構 - Google Patents

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TWI619241B TW105125575A TW105125575A TWI619241B TW I619241 B TWI619241 B TW I619241B TW 105125575 A TW105125575 A TW 105125575A TW 105125575 A TW105125575 A TW 105125575A TW I619241 B TWI619241 B TW I619241B
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楊敦年
劉人誠
黃薰瑩
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件結構，包括第一半導體晶粒，具第一層間介電層及形成於第一層間介電層中的第一導電線路；第二半導體晶粒，具第二層間介電層、第二導電線路、及第一阻障層，第二導電線路形成於第二層間介電層中，且第一阻障層介於第二導電線路與第二層間介電層間；保護層，介於第一半導體晶粒與第二半導體晶粒間，且直接接合第二層間介電層；通孔，貫穿保護層；導電結構，於通孔中，且直接接合第二導電線路；及第二阻障層，介於導電結構與保護層間，且覆蓋導電結構之側壁及表面，相比第二半導體晶粒，表面更接近第一半導體晶粒。

Description

半導體元件結構
本揭露書係有關於半導體元件結構，且特別是有關於具有堆疊半導體晶粒之半導體元件結構。
半導體元件被用於各種電子應用，例如個人電腦、手機、數位相機、及其他電子設備。半導體元件的製造涉及在半導體基底上依次沉積絕緣層或介電層、導電層、及半導體層，並利用微影及蝕刻製程將各種材料層圖案化，以在半導體基底上形成電路元件和構件。
半導體工業藉著持續縮小最小特徵尺寸而持續增進各種電子元件(例如，電晶體、二極體、電阻、電容等)之集成密度，其允許更多的構件整合進給定的區域。輸出/輸入(I/O)連接的數目獲顯著增加。發展出了更小的封裝結構(其使用較小的區域或較低的高度)來封裝這些半導體元件。例如，為了更進一步增加電路密度，已研究出三維積體電路(3D ICs)。
已發展了新封裝技術來增進半導體元件之密度與功能。這些形式相對新穎的封裝技術面臨著製程挑戰。
本揭露書之實施例提供一種半導體元件結構，包括：一第一半導體晶粒，具有一第一層間介電層及一第一導電 線路，其中該第一導電線路形成於該第一層間介電層之中；一第二半導體晶粒，具有一第二層間介電層、一第二導電線路、及一第一阻障層，其中該第二導電線路形成於該第二層間介電層之中，且該第一阻障層介於該第二導電線路與該第二層間介電層之間；一保護層，介於該第一半導體晶粒與該第二半導體晶粒之間，其中該保護層直接接合至該第二層間介電層；一通孔，貫穿該保護層；一導電結構，於該通孔之中，其中該導電結構直接接合至該第二導電線路；以及一第二阻障層，介於該導電結構與該保護層之間，其中該第二阻障層覆蓋該導電結構之側壁及該導電結構之一表面，與該第二半導體晶粒相比，該表面更接近該第一半導體晶粒。
本揭露書之實施例提供一種半導體元件結構，包括：一第一半導體晶粒；一第二半導體晶粒，接合在該第一半導體晶粒之上；一穿基底導電結構，貫穿該第二半導體晶粒之一半導體基底；一保護層，介於該第一半導體晶粒與該第二半導體晶粒之間，其中該保護層直接接合至該第二半導體晶粒之該半導體基底；一通孔，貫穿該保護層；以及一導電結構，於該通孔之中，其中該導電結構接合至該穿基底導電結構。
本揭露書之實施例提供一種半導體元件結構，包括：一第一半導體晶粒，具有一第一層間介電層、一第一導電線路、及一第一阻障層，其中該第一導電線路形成於該第一層間介電層之中，且該第一阻障層介於該第一層間介電層與該第一導電線路之間；一第二半導體晶粒，堆疊於該第一半導體晶粒之上，且具有一第二層間介電層、一第二導電線路、及一第 二阻障層，其中該第二導電線路形成於該第二層間介電層之中，且該第二阻障層介於該第二層間介電層與該第二導電線路之間；一第三半導體晶粒，堆疊於該第二半導體晶粒之上；一保護層，介於該第一半導體晶粒與該第二半導體晶粒之間，其中該保護層直接接合至該第一層間介電層與該第二層間介電層中的其中之一；一通孔，貫穿該保護層；一導電結構，於該通孔之中，其中該導電結構直接接合至該第一導電線路與該第二導電線路中的其中之一；以及一第三阻障層，介於該導電結構與該保護層之間，其中該第三阻障層覆蓋該導電結構之側壁，且直接接觸該第二導電線路與該第一導電線路中的其中之一。
10、20、30‧‧‧基底
100‧‧‧半導體基底
102‧‧‧層間介電層
103‧‧‧導電接觸
104‧‧‧導電線路
104’‧‧‧虛置線路
105‧‧‧阻障層
106‧‧‧保護層
107‧‧‧通孔
108‧‧‧導電結構
108’‧‧‧虛置結構
109‧‧‧阻障層
186‧‧‧穿基底導電結構
186’‧‧‧穿基底虛置結構
187‧‧‧絕緣層
199‧‧‧保護層
200‧‧‧半導體基底
202、202’‧‧‧層間介電層
203‧‧‧導電接觸
204、204”‧‧‧導電線路
204’‧‧‧虛置線路
205‧‧‧阻障層
206‧‧‧保護層
208‧‧‧導電結構
208’‧‧‧虛置結構
209‧‧‧阻障層
270‧‧‧保護層
272‧‧‧接墊結構
286‧‧‧穿基底導電結構
287‧‧‧絕緣層
288‧‧‧重佈線層
290、292‧‧‧保護層
294‧‧‧凸塊下金屬化層
296‧‧‧導電凸塊
300‧‧‧半導體基底
302‧‧‧層間介電層
303‧‧‧導電接觸
304‧‧‧導電線路
305‧‧‧阻障層
306‧‧‧保護層
308‧‧‧導電結構
309‧‧‧阻障層
386‧‧‧穿基底導電結構
387‧‧‧絕緣層
502‧‧‧光線感測區
504‧‧‧摻雜區
506‧‧‧隔絕結構
508‧‧‧閘極堆疊
510‧‧‧穿基底導電結構
512‧‧‧保護層
514‧‧‧光導管
570‧‧‧介電層
572‧‧‧反射柵格
574‧‧‧彩色濾光膜
576‧‧‧微透鏡
590‧‧‧承載基底
第1A-1E圖顯示根據一些實施例之半導體元件結構的製程剖面圖。
第2A-2C圖顯示根據一些實施例之半導體元件結構的製程剖面圖。
第3圖顯示根據一些實施例之半導體元件結構的剖面圖。
第4圖顯示根據一些實施例之半導體元件結構的剖面圖。
第5圖顯示根據一些實施例之半導體元件結構的剖面圖。
第6圖顯示根據一些實施例之半導體元件結構的剖面圖。
第7圖顯示根據一些實施例之半導體元件結構的剖面圖。
第8圖顯示根據一些實施例之半導體元件結構的剖面圖。
第9圖顯示根據一些實施例之半導體元件結構的剖面圖。
第10A-10D圖顯示根據一些實施例之半導體元件結構的製程剖面圖。
第11圖顯示根據一些實施例之半導體元件結構的剖面圖。
第12圖顯示根據一些實施例之半導體元件結構的剖面圖。
第13A-13C圖顯示根據一些實施例之半導體元件結構的製程剖面圖。
第14圖顯示根據一些實施例之半導體元件結構的剖面圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同特徵。而本揭露書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書以下的內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。再者，在以下敘述提及在第二製程前進行第一製程，可包括第二製程於第一製程之後立刻進行之實施例，且亦可包括附加製程於第一製程與第二製程之間進行的實施例。另外，本揭露書中不同範例可能使用重複的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定各個實 施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本揭露書之一些實施例敘述如下。可於這些實施例中所述的步驟之前、期間、及/或之後進行其他附加的處理。所敘述之一些步驟可在不同的實施例中被置換或排除。可於半導體元件結構中增加附加的構件。以下所述之一些構件，可於不同的實施例中被置換或排除。雖然，所敘述之一些實施例係具有特定的處理順序，然而這些處理亦可改以其他符合邏輯的順序進行。
第1A-1E圖顯示根據一些實施例之半導體元件結構的製程剖面圖。如第1A圖所示，提供基底10。在一些實施例中，基底10包括半導體晶圓(semiconductor wafer)、一部分的半導體晶圓(a portion of a semiconductor wafer)、或半導體晶粒(semiconductor die)。半導體晶圓(例如，矽晶圓)可包含元件構件(device elements)，其例如是主動元件及/或被動元件。
在一些實施例中，基底10包括半導體基底100及形成在半導體基底100上之內連線結構(interconnection structure)，如第1A圖所示。內連線結構包括層間介電層102及多個導電結 構(multiple conductive features)，其包括導電線路(conductive lines)104、導電插塞(conductive vias)(未顯示)、及導電接觸(conductive contacts)103。層間介電層102包括數層的介電子層(multiple dielectric sub-layers)。多個導電結構(例如，接觸(如導電接觸103)、導電插塞(未顯示)、及導電線路(如導電線路104))係形成在層間介電層102之中。一些導電線路104可具有較寬的部分。較寬的部分可用作導電墊(conductive pads)。
在一些實施例中，阻障層(barrier layers)係形成於導電結構與層間介電層102之間。為了簡化說明，第1A圖僅顯示阻障層中的一些，例如阻障層105。每一阻障層105覆蓋其中一導電線路104之側壁與底部表面。阻障層亦介於一些導電結構之間。例如，一些阻障層係形成在彼此相互鄰接的導電插塞與導電線路之間。阻障層可由TiN、TaN、Ta、Ti、TiW、其他適合的材料、或前述之組合所製成。
內連線結構之形成可涉及多重的沉積、圖案化、及平坦化製程。平坦化製程可包括化學機械研磨(chemical mechanical polishing，CMP)製程。在一些實施例中，進行平坦化製程以使一些導電線路104之頂表面露出，並大抵與層間介電層102之頂表面共平面。所露出之導電線路104亦可稱作頂金屬(top metals)。在一些實施例中，其中一阻障層105覆蓋其中一導電線路104之側壁與底表面，如第1A圖所示。
在一些實施例中，許多元件構件係形成在半導體基底100之中。這些元件構件例如包括電晶體(例如，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)、互補型金屬氧化半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJT)、高電壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(P-channel/N-channel field effect transistors，PFETs/NFETs)等)、二極體、或其他適合的構件。許多製程可用來形成這些元件構件，包括沉積、蝕刻、佈植、微影、退火(annealing)、及/或其他適合的製程。
元件構件透過半導體基底100上之內連線結構而彼此相連以形成積體電路元件。例如，其中一導電線路104可透過一些的導電插塞、一些其他的導電線路104、及其中一導電接觸103而電性連接至形成在半導體基底100中之摻雜區。積體電路元件包括邏輯元件(logic devices)、記憶體元件(memory devices)(例如，靜態隨機存取記憶體，SRAMs)、射頻(radio frequency，RF)元件、輸入/輸出(I/O)元件、單晶片系統(system-on-chip，SoC)元件、影像感測元件(image sensor devices)、其他可應用形式之元件、或前述之組合。
如前所述，一些導電線路104對形成在半導體基底100中之元件構件形成電性連接。然而，應注意的是，本揭露書之實施例不限於此。在一些實施例中，亦於層間介電層102之中形成一或更多的虛置線路(dummy lines)104’，如第1A圖所示。在第1A圖中，僅顯示其中一虛置線路104’。在一些實施例中，其中一虛置線路104’的頂表面大抵與一些導電線路104與層間介電層102之頂表面共平面。在一些實施例中，虛置線路104’有利於形成導電線路104期間的平坦化處理。在一些實施 例中，虛置線路104’有利於後續與其他半導體基底(例如，半導體晶圓或半導體晶粒)之接合製程。
如第1B圖所示，根據一些實施例，於層間介電層102及導電線路104之上沉積保護層(passivation layer)106。在一些實施例中，保護層106係直接沉積在層間介電層102及導電線路104上。在一些實施例中，保護層106包括多層的子材料層(multiple sub-layers)。保護層106之每一子材料層可由氧化矽、氮氧化矽、氮化矽、硼矽玻璃(borosilicate glass，BSG)、磷矽玻璃(phosphoric silicate glass，PSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、低介電常數(low-k)材料、其他適合的材料、或前述之組合所製成。可使用化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、旋塗(spin-on)製程、其他可應用的製程、或前述之組合來沉積保護層106。在一些實施例中，使用平坦化製程以提供保護層106大抵平坦的頂表面。在一些其他實施例中，保護層106為單一材料層(single layer)。
之後，如第1B圖所示，根據一些實施例，於保護層106中形成通孔(via holes)107。在一些實施例中，通孔107貫穿保護層106。在一些實施例中，其中一通孔107露出其中一導電線路104。在一些實施例中，其中一通孔107露出其中一虛置線路104’。在一些實施例中，每一由通孔107所露出之導電線路104比對應的通孔107還寬。在一些實施例中，每一通孔107在導電線路104之頂表面所處平面上的正投影(direct projection)完全位於對應的導電線路104之區域內。每一通孔107之正投影完全位於對應的導電線路104之頂表面上。在一些實施例中，使用微影製程及蝕刻製程來形成通孔107。在一些實施例中，通孔107之側壁大抵垂直於保護層106之頂表面。在一些其他實施例中，通孔107具有傾斜的側壁。在一些實施例中，每一通孔107沿著自其中一導電線路104朝保護層106之頂表面延伸之方向逐漸變得更寬。在一些實施例中，每一通孔107之側壁的整體具有一樣的斜率。在一些實施例中，僅使用一道微影製程及一道蝕刻製程來形成通孔107。
在一些實施例中，於保護層106及通孔107之側壁與底部之上沉積阻障材料層。阻障材料層係由TiN、TaN、Ta、Ti、TiW、其他適合的材料、或前述之組合所製成。可使用物理氣相沉積(physical vapor deposition，PVD)製程、化學氣相沉積(CVD)製程、電鍍(electroplating)製程、無電鍍(electroless plating)製程、其他可應用的製程、或前述之組合來沉積阻障材料層。
在一些實施例中，之後於阻障材料層之上沉積導電材料層。導電材料層可由銅、鋁、鎢、金、鉑、鈷、其他適合的材料、或前述之組合所製成。可使用電鍍製程、化學氣相沉積製程、無電鍍製程、物理氣相沉積製程、其他可應用的製程、或前述之組合來沉積導電材料層。
在一些實施例中，之後使用平坦化製程以移除阻障材料層及導電材料層之位於通孔107以外的部分。因此，如第1B圖所示，根據一些實施例，阻障材料層及導電材料層之位 於通孔107中之餘留部分形成了阻障層109、導電結構108、及一或更多的虛置結構(dummy features)108’。在一些實施例中，其中一阻障層109覆蓋其中一導電結構108之側壁與底部表面，如第1B圖所示。
在一些實施例中，導電結構108及虛置結構108’係由相同的材料所製成。在第1B圖中，僅顯示其中一導電結構108及其中一虛置結構108’。在一些實施例中，保護層106之頂表面大抵與導電結構108及虛置結構108’之頂表面共平面。
可對本揭露書之實施例做出許多變化及/或調整。在一些實施例中，未形成虛置結構108’。在一些實施例中，未形成虛置線路104’。
如第1C圖所示，根據一些實施例，提供基底20，並將之反轉以準備接合至第1B圖所示之結構上。在一些實施例中，基底20包括半導體晶圓、一部分的半導體晶圓、或半導體晶粒。半導體晶圓(例如，矽晶圓)可包含元件構件，其例如是主動元件及/或被動元件。
在一些實施例中，基底20包括半導體基底200及形成在半導體基底200上之內連線結構，如第1C圖所示。基底10及20之內連線結構可彼此相似。內連線結構包括層間介電層202及多個導電結構，其包括導電線路204、導電插塞(conductive vias)(未顯示)、及導電接觸203。多個導電結構(例如，接觸(如導電接觸203)、導電插塞(未顯示)、及導電線路(如導電線路204))係形成在層間介電層202之中。在一些實施例中，阻障層(例如，阻障層205)係形成於導電結構與層間介電層202 之間。
在一些實施例中，許多元件構件係形成在半導體基底200之中。元件構件透過半導體基底200上之內連線結構而彼此相連以形成積體電路元件。例如，其中一導電線路204可透過一些的導電插塞、一些其他的導電線路204、及其中一導電接觸203而電性連接至形成在半導體基底200中之摻雜區。
在一些實施例中，於層間介電層202之中形成一或更多的虛置線路204’。在第1C圖中，僅顯示其中一虛置線路204’。在一些實施例中，虛置線路204’之頂表面大抵與一些的導電線路204及層間介電層202之頂表面共平面。
如第1D圖所示，根據一些實施例，將基底20接合至保護層106上，使得基底20直接接觸保護層106及導電結構108。在一些實施例中，每一導電結構108直接接合至對應的導電線路204。在一些實施例中，每一導電結構108直接接觸對應的導電線路204。在一些實施例中，保護層106直接接合至層間介電層202。在一些實施例中，保護層106、導電結構108、及層間介電層202之表面大抵共平面，如第1D圖所示。在一些實施例中，一些導電線路104、層間介電層102、阻障層105、及保護層106之表面大抵共平面。在一些實施例中，保護層106、導電結構108、阻障層109、層間介電層202、一些導電線路204、及阻障層205之表面大抵共平面。
在一些實施例中，透過混合接合(hybrid bonding)將基底20與基底10接合在一起。混合接合可包括氧化物-對-氧化物接合(oxide-to-oxide bonding)及金屬-對-金屬接合 (metal-to-metal bonding)。在一些實施例中，將基底20放置於保護層106、導電結構108、及虛置結構108’之上。因此，保護層106直接接觸(或直接接合至)層間介電層202、一些導電線路204、阻障層205、及一些虛置線路204’。導電結構108直接接觸導電線路204，而虛置結構108’直接接觸虛置線路204’。之後，可使用加熱處理以達成這些構件之間的混合接合。在混合接合期間，顯示於第1D圖中之結構可於溫度介於約300℃至約450℃之間加熱。
在一些實施例中，基底10與20係透過保護層106而接合在一起，如第1D圖所示。導電結構108建立了形成在半導體基底100及200中之元件構件之間的電性連接。虛置結構108’接合虛置線路104’及204’。在一些實施例中，導電結構108及虛置結構108’之形成僅涉及單一次的圖案化製程，其用以形成通孔107。圖案化製程的次數獲得縮減。因此，顯著地降低了製作成本與時間。
在一些實施例中，保護層106直接接觸層間介電層102及202。在一些實施例中，無蝕刻停止層形成在保護層106與層間介電層102之間或保護層106與層間介電層202之間。在一些實施例中，在混合接合製程之後，使用平坦化製程來薄化半導體基底200。
如第1E圖所示，根據一些實施例，於半導體基底200中形成一或更多的穿基底導電結構(through-substrate vias)286。在第1D圖中，僅顯示其中一穿基底導電結構286。在一些實施例中，絕緣層287係形成於其中一穿基底導電結構286 與半導體基底200之間。在一些實施例中，在形成穿基底導電結構286之前，先將半導體基底200薄化。可使用化學機械研磨(CMP)製程、研磨製程(grinding process)、蝕刻製程、其他可應用的製程、或前述之組合而將半導體基底200薄化。由於薄化了半導體基底200，後續形成絕緣層287及穿基底導電結構286可更為容易。
在一些實施例中，其中一穿基底導電結構286係電性連接至其中一導電接觸203。在一些實施例中，其中一穿基底導電結構286係透過其中一導電接觸203而電性連接至形成在半導體基底100中之其中一元件構件。在一些實施例中，其中一穿基底導電結構286係透過形成在層間介電層202中之一些導電結構而電性連接至其中一導電結構108。
在一些實施例中，穿基底導電結構286未貫穿層間介電層202。在一些實施例中，每一導電結構108比每一穿基底導電結構286還寬。穿基底導電結構286未佔用半導體基底200太大的區域。因此，可於半導體基底200中形成更多的元件構件。
之後，如第1E圖所示，根據一些實施例，於半導體基底200及穿基底導電結構286之上形成第一保護層290、重佈線層288、及第二保護層292。在一些實施例中，第一及第二保護層290及292係由氮化矽、聚醯亞胺(polyimide，PI)、聚苯並噁唑(polybenzoxazole，PBO)、其他適合的材料、或前述之組合所製成。在一些實施例中，重佈線層288係由Cu、Al、W、Au、Ti、Pt、Co、其他適合的材料、或前述之組合所製成。在 一些實施例中，重佈線層288電性連接至其中一穿基底導電結構286。在一些實施例中，第一保護層290包括多個子材料層。第二保護層292經圖案化而形成出開口，其露出重佈線層288。第一保護層290、重佈線層288、及第二保護層292之形成可涉及許多沉積、圖案化、及平坦化製程。
如第1E圖所示，根據一些實施例，形成導電凸塊(conductive bump)296以填充第二保護層292中之開口。導電凸塊296電性連接至重佈線層288。在一些實施例中，導電凸塊296為焊料凸塊(solder bump)。在一些實施例中，在形成導電凸塊296之前，於開口之側壁及底部上形成凸塊下金屬化(under bump metallization，UBM)層294。在一些實施例中，凸塊下金屬化層294包括鉻(chromium，Cr)、銅(copper，Cu)、金(gold，Au)、鈦(titanium，Ti)、鎢(tungsten，W)、其他適合的材料、或前述之組合。
在一些實施例中，兩堆疊半導體晶圓透過保護層106及導電結構108而接合。在一些實施例中，於堆疊半導體晶圓上進行切割製程以形成數個彼此分離的封裝結構(或半導體元件結構)。在一些實施例中，第1E圖顯示其中一封裝結構(或半導體元件結構)。在這些例子中，基底10及20分別是第一半導體晶粒(first semiconductor die)及第二半導體晶粒(second semiconductor die)。
可對本揭露書之實施例做出許多變化及/或調整。在一些實施例中，保護層及導電結構係形成在較上方的半導體晶圓上。第2A-2C圖顯示根據一些實施例之半導體元件結構的 製程剖面圖。
如第2A圖所示，根據一些實施例，於基底20之上形成保護層206、一或更多的導電結構208、及一或更多的虛置結構208’。在第2A圖中，僅顯示其中一導電結構208及其中一虛置結構208’。在一些實施例中，於保護層206與導電結構208之間或於保護層206與虛置結構208’之間形成阻障層(例如，阻障層209)。在一些實施例中，保護層206、導電結構208、虛置結構208’、及阻障層209之材質與形成方法係相似於保護層106、導電結構108、虛置結構108’、及阻障層109之材質與形成方法。相似於第1C圖之實施例，將基底20反轉並接合至基底10之上。在一些實施例中，基底10及20兩者皆為半導體晶圓，而第2A圖僅顯示部分的半導體晶圓。
如第2B圖所示，根據一些實施例，以相似於第1D圖實施例之方式，透過保護層206、導電結構208、及虛置結構208’而將基底20接合在基底10之上。在一些實施例中，導電結構208直接接合且直接接觸基底10之對應的導電線路104，如第2B圖所示。
如第2C圖所示，根據一些實施例，形成保護層270及接墊結構(pad structure)272。在一些實施例中，保護層270係由氮化矽、聚醯亞胺(PI)、聚苯並噁唑(PBO)、其他適合的材料、或前述之組合所製成。所製成。之後，採用微影製程及蝕刻製程以形成貫穿保護層270及半導體基底200之開口。在一些實施例中，開口進一步延伸進入層間介電層202，並露出其中一導電線路204。
之後，如第2C圖所示，根據一些實施例，於開口中形成接墊結構272以電性連接至所露出之其中一導電線路204。在一些實施例中，接墊結構272係由鋁(aluminum)、鎢(tungsten)、鎳(nickel)、銅(copper)、鈦(titanium)、金(gold)、鉑(platinum)、其他適合的材料、或前述之組合所製成。在一些實施例中，於保護層270之上沉積導電材料層以填充開口。之後，將導電材料層圖案化以形成接墊結構272。在一些實施例中，接墊結構272用作焊線接墊(wire bond pad)，用以於其上形成焊線。
在一些實施例中，保護層及導電結構係形成在基底(或半導體晶圓)之內連線結構之上。然而，本揭露書之實施例不限於此。在一些實施例中，保護層及導電結構係係形成在基底(或半導體晶圓)之半導體基底之上。
第3圖顯示根據一些實施例之半導體元件結構的剖面圖。在一些實施例中，於基底10之內連線結構上形成保護層199。之後，將基底10上下倒置。於基底10之半導體基底100中形成一或更多的穿基底導電結構186及一或更多的穿基底虛置結構186’。在第3圖中，僅顯示其中一穿基底導電結構186及其中一穿基底虛置結構186’。於半導體基底100與穿基底導電結構186(或穿基底虛置結構186’)之間形成絕緣層187。在一些實施例中，穿基底導電結構186、穿基底虛置結構186’、及絕緣層187之材質與形成方法相似於穿基底導電結構286及絕緣層287之材質與形成方法。
之後，如第3圖所示，根據一些實施例，於半導體 基底100之上形成保護層106。在一些實施例中，保護層106直接形成在半導體基底100上。之後，相似於第1B圖所述之實施例，形成阻障層109、導電結構108、及虛置結構108’。之後，進行類似於第1C-1E圖所述之製程以形成第3圖所示之結構。在第3圖所述之實施例中，基底10及20係以面對背(face-to-back)之方式堆疊。
在一些實施例中，其中一導電結構108直接接觸並直接接合至其中一導電線路204，如第3圖所示。然而，可對本揭露書之實施例做出許多變化及/或調整。在一些其他實施例中，類似於第2A-2B圖所述之實施例，在接合製程前，於基底20上形成保護層及導電結構。在這些情形中，在保護層中之一或一些的導電結構直接接觸且直接接合至形成在半導體基底100中之一或一些的穿基底導電結構186。在一些實施例中，每一導電結構電性連接至其中一穿基底導電結構186。
可對本揭露書之實施例做出許多變化及/或調整。在一些實施例中，基底(或半導體晶圓)係以背對面(back-to-face)之方式堆疊。
第4圖顯示根據一些實施例之半導體元件結構的剖面圖。在一些實施例中，保護層206、阻障層209、導電結構208、及虛置結構208’係形成在基底20之半導體基底200之上。在一些實施例中，絕緣層287、穿基底導電結構286、及穿基底虛置結構286’係在形成保護層206之前形成。之後，如第4圖所示，根據一些實施例，以類似於第2A-2B圖所述之實施例的方式，將基底20上下倒置並接合至基底10之上。之後，如第4圖 所示，根據一些實施例，於基底20之內連線結構上形成第一保護層290、重佈線層288、第二保護層292、凸塊下金屬化層294、及導電凸塊296。
可對本揭露書之實施例做出許多變化及/或調整。可以接墊結構(pad structure)取代導電凸塊。第5圖顯示根據一些實施例之半導體元件結構的剖面圖。在一些實施例中，提供類似於第3圖所示之結構。然而，未形成導電凸塊。在一些實施例中，形成了保護層270及接墊結構272，如第5圖所示。
第6圖顯示根據一些實施例之半導體元件結構的剖面圖。提供了類似於第4圖所示之結構。然而，未形成導電凸塊。如第6圖所示，根據一些實施例，形成了保護層270及接墊結構272。
可對本揭露書之實施例做出許多變化及/或調整。在一些實施例中，堆疊了超過兩個的半導體晶圓或半導體晶粒。
第7圖顯示根據一些實施例之半導體元件結構的剖面圖。提供了類似於第1D圖所示之結構。之後，於半導體基底200之中形成一或更多的穿基底導電結構286。在第7圖中，僅顯示其中一穿基底導電結構286。在一些實施例中，形成絕緣層287以使穿基底導電結構286與半導體基底200彼此電性隔絕。在一些實施例中，其中一穿基底導電結構286延伸進入層間介電層202而電性連接至其中一導電線路204。
之後，如第7圖所示，根據一些實施例，提供基底30以用於接合至基底20之上。在一些實施例中，基底30包括半 導體晶圓、一部分的半導體晶圓、或半導體晶粒。半導體晶圓(例如，矽晶圓)可包含元件構件，例如是主動元件及/或被動元件。
在一些實施例中，基底30包括半導體基底300及形成在半導體基底300之上的內連線結構，如第7圖所示。基底10與30之內連線結構可彼此相似。內連線結構包括層間介電層302及多個導電結構，其包括導電線路304、導電插塞(未顯示)、及導電接觸303。多個導電結構(例如，接觸(如導電接觸303)、導電插塞(未顯示)、及導電線路(如導電線路304))係形成在層間介電層302之中。在一些實施例中，阻障層(例如，阻障層305)係形成於導電結構與層間介電層302之間。在一些實施例中，許多元件構件係形成在半導體基底300之中。元件構件透過半導體基底300上之內連線結構而彼此相連以形成積體電路元件。
如第7圖所示，根據一些實施例，於基底30之上形成保護層306及一或更多的導電結構308。在第7圖中，僅顯示其中一導電結構308。在一些實施例中，於保護層306與導電結構308之間形成阻障層309。在第7圖中，僅顯示其中一阻障層309。在一些實施例中，保護層306、導電結構308、及阻障層309之材質與形成方法係相似於保護層106、導電結構108、及阻障層109之材質與形成方法。相似於第1C圖之實施例，將基底30反轉並接合至基底20之上。在一些實施例中，每一基底10、20、及30為半導體晶圓，而第7圖僅顯示部分的半導體晶圓。
如第7圖所示，根據一些實施例，以相似於第1D圖 實施例之方式，透過保護層306及導電結構308而將基底30接合在基底20之上。在一些實施例中，其中一導電結構308直接接合且直接接觸形成在半導體基底200中之之對應的穿基底導電結構286，如第7圖所示。
在第7圖所述之實施例中，保護層306及導電結構308係在基底30與20間的接合之前，就形成在基底30之上。然而，本揭露書之實施例不限於此。在一些其他實施例中，保護層及形成於其中之導電結構係在將基底30接合至基底20上之前，就形成在半導體基底200及穿基底導電結構286上。在這些情形中，未形成保護層306及導電結構308。保護層直接接觸基底30及20。
可對本揭露書之實施例做出許多變化及/或調整。在一些實施例中，基底(或半導體晶圓)係以背對背(back-to-back)之方式堆疊。
第8圖顯示根據一些實施例之半導體元件結構的剖面圖。提供了類似於第2B圖所示之結構。之後，於半導體基底200之中形成一或更多的穿基底導電結構286。在第8圖中，僅顯示其中一穿基底導電結構286。在一些實施例中，形成絕緣層287以使穿基底導電結構286與半導體基底200彼此電性隔絕。在一些實施例中，其中一穿基底導電結構286延伸進入層間介電層202而電性連接至其中一導電線路204。
之後，提供基底30以將之接合於基底20之上，如第8圖所示。在一些實施例中，於半導體基底300之中形成一或更多的穿基底導電結構386。在第8圖中，僅顯示其中一穿基底 導電結構386。在一些實施例中，形成絕緣層387以使穿基底導電結構386與半導體基底300彼此電性隔絕。在一些實施例中，其中一穿基底導電結構386延伸進入層間介電層302而電性連接至其中一導電接觸303。
在一些實施例中，將基底30接合至基底20之上。在一些實施例中，每一基底10、20及30為半導體晶圓，而第8圖僅顯示部分的半導體晶圓。在一些實施例中，基底30係透過半導體基底300與200之間的接合及穿基底導電結構386與286之間的接合而接合至基底20之上，如第8圖所示。在一些實施例中，其中一穿基底導電結構386直接接合至其中一穿基底導電結構286。
如第8圖所示，根據一些實施例，於基底30之上形成保護層306及導電結構308。在第8圖中，僅顯示其中一導電結構308。在一些實施例中，阻障層309係形成於保護層306與導電結構308之間。其他基底(例如，半導體晶圓)可堆疊於保護層306及導電結構308之上。
第9圖顯示根據一些實施例之半導體元件結構的剖面圖。如第9圖所示，提供了類似於第1D圖所示之結構。在一些實施例中，容納導電結構108或虛置結構108’之通孔107具有傾斜的側壁(slanted sidewalls)。在一些實施例中，每一通孔107沿著自其中一導電線路204朝基底10延伸之方向逐漸變窄。在一些實施例中，形成在層間介電層102及202中之導電結構一具有傾斜的側壁。如第9圖所示，導電線路104及導電接觸103具有傾斜的側壁。導電線路204及導電接觸203亦具有傾斜的側 壁。
可對本揭露書之實施例做出許多變化及/或調整。在一些實施例中，其中一堆疊基底為包含影像感測元件(image sensor device)之半導體晶圓或半導體晶粒。在其中一堆疊基底中，形成有影像感測區。
第10A-10D圖顯示根據一些實施例之半導體元件結構的製程剖面圖。如第10A圖所示，提供包含半導體基底200、層間介電層202、及導電線路204之基底20。在一些實施例中，於半導體基底200中形成有光線感測區502、摻雜區504、及隔絕結構506。在一些實施例中，於半導體基底200上形成閘極堆疊508，且其由層間介電層202所圍繞。在一些實施例中，摻雜區504被稱為浮置擴散區(floating diffusion region)，而閘極堆疊508用作轉移電晶體(transfer transistor)之閘極。
在一些實施例中，將承載基底590接合至基底20之上。在一些實施例中，承載基底590為半導體基底、半導體晶圓、玻璃晶圓、陶瓷基底、其他適合的基底、或前述之組合。在一些實施例中，承載基底590為半導體基底，且在與基底20接合之前，於承載基底590之表面上形成介電膜。介電膜可有助於承載基底590與基底20之間的接合。在一些實施例中，介電膜係使用化學氣相沉積(CVD)製程、熱氧化製程(thermal oxidation process)、旋塗製程、其他可應用的製程、或前述之組合而形成。
如第10B圖所示，根據一些實施例，將顯示於第10A圖之結構上下倒置，並將半導體基底200薄化。之後，於半導 體基底200之中形成穿基底導電結構510。每一穿基底導電結構510貫穿半導體基底200，並電性連接至層間介電層202中之其中一導電線路204。在一些實施例中，於半導體基底200之上形成保護層512以圍繞穿基底導電結構510之突出部分。在一些實施例中，於穿基底導電結構510與半導體基底200之間形成絕緣構件(insulating element)(未顯示)。
如第10C圖所示，根據一些實施例，將第10B圖所示之結構上下倒置，並接合至類似於第1B圖所示之結構上。類似於前述之實施例，使用混合接合(hybrid bonding)以達成接合。在一些實施例中，每一穿基底導電結構510直接接合至形成在保護層106中之其中一導電結構108。在一些實施例中，其中一穿基底導電結構510寬於相應的其中一導電結構108。在一些實施例中，其中一穿基底導電結構510窄於相應的其中一導電結構108。
如第10D圖所示，根據一些實施例，自基底20移除承載基底590。在一些實施例中，於基底20之上形成其他的層間介電層202’及包含導電線路204”之導電結構。在一些實施例中，於層間介電層202及202’之中形成開口以露出光線感測區502。之後，如第10D圖所示，根據一些實施例，於開口中形成透明材料以形成光導管(light pipes)514。光導管514可用來導引光線至光線感測區502。在一些實施例中，於光導管514之上形成數個光學構件(未顯示)，例如彩色濾光片(color filters)及透鏡(lens)。顯示於第10D圖之結構可用作前側照光式(front-side illuminated，FSI)影像感測器。
第11圖顯示根據一些實施例之半導體元件結構的剖面圖。在一些實施例中，未形成保護層512，如第11圖所示。在一些實施例中，穿基底導電結構510之表面大抵與半導體基底200之表面共平面。在一些實施例中，保護層106直接接合至半導體基底200，如第11圖所示。
可對本揭露書之實施例做出許多變化及/或調整。例如，在與基底20接合之前，先於基底20上形成保護層及導電結構。
第12圖顯示根據一些實施例之半導體元件結構的剖面圖。在一些實施例中，類似於第2A-2B圖所示之實施例，在與基底10接合之前，先於基底20之上形成保護層206、導電結構208、及阻障層209。之後，類似於第2A-2B圖所示之實施例，使用混合接合以達成基底10與20之間的接合。在一些實施例中，保護層206直接接合至層間介電層102。在一些實施例中，每一導電結構208直接接合至其中一導電線路104。
可對本揭露書之實施例做出許多變化及/或調整。例如，本揭露書之實施例可包括背側照光式(back-side illuminated，BSI)影像感測器。
第13A-13C圖顯示根據一些實施例之半導體元件結構的製程剖面圖。如第13A圖所示，提供基底20，其包括形成在半導體基底200中之光線感測區502。在一些實施例中，於基底20之內連線結構之上形成保護層206、導電結構208、及阻障層209。如第13圖所示，提供基底10。在一些實施例中，基底10為特殊應用積體電路(application specific integrated circuit，ASIC)晶圓。
如第13B圖所示，根據一些實施例，類似於第2A-2B圖所示之實施例，使用混合接合來接合基底20與10。在一些實施例中，保護層206直接接合至層間介電層102。在一些實施例中，每一導電結構208直接接合至其中一導電線路104。在一些實施例中，在接合製程之後，將半導體基底200薄化。在一些實施例中，半導體基底200被薄化至露出或幾乎露出光線感測區502為止。在一些實施例中，於光線感測區502之上形成摻雜區及/或負電荷膜(negatively-charged film)以修復薄化半導體基底200期間所形成之缺陷。
如第13C圖所示，根據一些實施例，於光線感測區502之上形成光學構件以將光線引導至光線感測區502之中。在一些實施例中，於半導體基底200之上形成反射柵格(reflective grid)572及介電層570。反射柵格572可為金屬柵格，其用以將光線反射到光線感測區502之中。在一些實施例中，於光線感測區502之上形成彩色濾光膜574及微透鏡(microlenses)576。
可對本揭露書之實施例做出許多變化及/或調整。例如，在與基底20接合之前，先於基底10之上形成保護層及導電構件。
第14圖顯示根據一些實施例之半導體元件結構的剖面圖。在一些實施例中，類似於第1B-1D圖所示之實施例，在與基底20接合之前，先於基底10之上形成保護層106、導電結構108、及阻障層109。之後，類似於第1C-1D圖所示之實施例，使用混合接合來達成基底10與20之間的接合。在一些實施 例中，保護層106直接接合至層間介電層202。在一些實施例中，每一導電結構108直接接合至其中一導電線路204。
本揭露書之實施例使用保護層及形成在保護層中之導電結構來達成兩半導體基底(或半導體晶圓)之間的接合。導電結構用以輔助接合製程，並提供形成在半導體基底(或半導體晶圓)中之元件構件之間的電性連接。導電結構之形成僅涉及單一的圖案化製程，其用以形成容納導電結構之通孔。圖案化製程之數目獲得縮減。因此，可顯著地降低製作成本與時間。
根據一些實施例，提供了一種半導體元件結構。半導體元件結構包括第一半導體晶粒，其具有第一層間介電層及形成於第一層間介電層中之第一導電線路。半導體元件結構還包括第二半導體晶粒，其具有第二層間介電層、形成於第二層間介電層中之第二導電線路、及介於第二導電線路與第二層間介電層之間的第一阻障層。半導體元件結構更包括保護層，其介於第一半導體晶粒與第二半導體晶粒之間，且保護層直接接合至第二層間介電層。此外，半導體元件結構包括貫穿保護層之通孔及於通孔中之導電結構。導電結構直接接合至第二導電線路。半導體元件結構包括介於導電結構與保護層之間的第二阻障層。第二阻障層覆蓋導電結構之側壁及導電結構之一表面，與第二半導體晶粒相比，該表面更接近第一半導體晶粒。
根據一些實施例，提供了一種半導體元件結構。半導體元件結構包括第一半導體晶粒及接合在第一半導體晶粒之上的第二半導體晶粒。半導體元件結構還包括穿基底導電 結構，其貫穿第二半導體晶粒之半導體基底。半導體元件結構更包括保護層，其介於第一半導體晶粒與第二半導體晶粒之間，且保護層直接接合至第二半導體晶粒之半導體基底。此外，半導體元件結構包括貫穿保護層之通孔及於該通孔之中的導電結構。導電結構接合至穿基底導電結構。
根據一些實施例，提供了一種半導體元件結構。半導體元件結構包括第一半導體晶粒，其具有第一層間介電層、形成於第一層間介電層之中的第一導電線路、及介於第一層間介電層與第一導電線路之間的第一阻障層。半導體元件結構還包括第二半導體晶粒，其堆疊於第一半導體晶粒之上，且具有第二層間介電層、形成於第二層間介電層之中的第二導電線路、及介於第二層間介電層與第二導電線路之間的第二阻障層。半導體元件結構更包括第三半導體晶粒，其堆疊於第二半導體晶粒之上。此外，半導體元件結構包括保護層，其介於第一半導體晶粒與第二半導體晶粒之間。保護層直接接合至第一層間介電層與第二層間介電層中的其中之一。半導體元件結構還包括貫穿保護層之通孔及於通孔之中的導電結構。導電結構直接接合至第一導電線路與第二導電線路中的其中之一。半導體元件結構更包括第三阻障層，其介於導電結構與保護層之間。第三阻障層覆蓋導電結構之側壁，且直接接觸第二導電線路與第一導電線路中的其中之一。
雖然本揭露書已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本揭露書之精神和範圍內，當可作任意之更動與潤飾， 因此本揭露書之保護範圍當視後附之申請專利範圍所界定者為準。
10、20‧‧‧基底
100‧‧‧半導體基底
102‧‧‧層間介電層
103‧‧‧導電接觸
104‧‧‧導電線路
104’‧‧‧虛置線路
105‧‧‧阻障層
106‧‧‧保護層
108‧‧‧導電結構
108’‧‧‧虛置結構
109‧‧‧阻障層
200‧‧‧半導體基底
202‧‧‧層間介電層
203‧‧‧導電接觸
204‧‧‧導電線路
204’‧‧‧虛置線路
205‧‧‧阻障層
286‧‧‧穿基底導電結構
287‧‧‧絕緣層
288‧‧‧重佈線層
290、292‧‧‧保護層
294‧‧‧凸塊下金屬化層
296‧‧‧導電凸塊

Claims (15)

  1. 一種半導體元件結構，包括：一第一半導體晶粒，具有一第一層間介電層及一第一導電線路，其中該第一導電線路形成於該第一層間介電層之中；一第二半導體晶粒，具有一第二層間介電層、一第二導電線路、及一第一阻障層，其中該第二導電線路形成於該第二層間介電層之中，且該第一阻障層介於該第二導電線路與該第二層間介電層之間；一保護層，介於該第一半導體晶粒與該第二半導體晶粒之間，其中該保護層直接接合至該第二層間介電層；一通孔，貫穿該保護層；一導電結構，於該通孔之中，其中該導電結構直接接合至該第二導電線路，且該導電結構在該第一導電線路之頂面上的正投影完全位於該第一導電線路之區域內；以及一第二阻障層，介於該導電結構與該保護層之間，其中該第二阻障層覆蓋該導電結構之側壁及該導電結構之一表面，與該第二半導體晶粒相比，該表面更接近該第一半導體晶粒。
  2. 如申請專利範圍第1項所述之半導體元件結構，其中該第一導電線路、該第一層間介電層、該第二阻障層、與該保護層之表面共平面。
  3. 如申請專利範圍第1項所述之半導體元件結構，其中該保護層、該導電結構、該第二阻障層、該第二層間介電層、該 第二導電線路、與該第一阻障層之表面共平面。
  4. 如申請專利範圍第1項所述之半導體元件結構，更包括一感光區於該第二半導體晶粒之一半導體基底之中。
  5. 如申請專利範圍第1項所述之半導體元件結構，更包括一穿基底導電結構，貫穿該第一半導體晶粒之一半導體基底，其中該導電結構電性連接該穿基底導電結構，該導電結構直接接合至該穿基底導電結構。
  6. 如申請專利範圍第5項所述之半導體元件結構，其中該導電結構寬於該穿基底導電結構。
  7. 如申請專利範圍第1項所述之半導體元件結構，其中該保護層直接接合至該第一阻障層。
  8. 如申請專利範圍第1項所述之半導體元件結構，其中該通孔沿著自該第二導電線路朝該第一導體晶粒延伸之一方向逐漸變窄。
  9. 一種半導體元件結構，包括：一第一半導體晶粒，具有一第一層間介電層及一第一導電線路，其中該第一導電線路形成於該第一層間介電層之中；一第二半導體晶粒，接合在該第一半導體晶粒之上；一穿基底導電結構，貫穿該第二半導體晶粒之一半導體基底；一保護層，介於該第一半導體晶粒與該第二半導體晶粒之間，其中該保護層直接接合至該第二半導體晶粒之該半導體基底； 一通孔，貫穿該保護層；以及一導電結構，於該通孔之中，其中該導電結構接合至該穿基底導電結構，且該導電結構在該第一導電線路之頂面上的正投影完全位於該第一導電線路之區域內。
  10. 如申請專利範圍第9項所述之半導體元件結構，其中該保護層、該導電結構、及該第二半導體晶粒之該半導體基底的表面共平面。
  11. 如申請專利範圍第9項所述之半導體元件結構，更包括一阻障層，介於該導電結構與該保護層之間，其中該阻障層介於該導電結構與該穿基底導電結構之間。
  12. 如申請專利範圍第9項所述之半導體元件結構，更包括一阻障層，介於該導電結構與該保護層之間，其中該阻障層介於該導電結構與該第一半導體晶粒之間。
  13. 一種半導體元件結構，包括：一第一半導體晶粒，具有一第一層間介電層、一第一導電線路、及一第一阻障層，其中該第一導電線路形成於該第一層間介電層之中，且該第一阻障層介於該第一層間介電層與該第一導電線路之間；一第二半導體晶粒，堆疊於該第一半導體晶粒之上，且具有一第二層間介電層、一第二導電線路、及一第二阻障層，其中該第二導電線路形成於該第二層間介電層之中，且該第二阻障層介於該第二層間介電層與該第二導電線路之間；一第三半導體晶粒，堆疊於該第二半導體晶粒之上； 一保護層，介於該第一半導體晶粒與該第二半導體晶粒之間，其中該保護層直接接合至該第一層間介電層與該第二層間介電層中的其中之一；一通孔，貫穿該保護層；一導電結構，於該通孔之中，其中該導電結構直接接合至該第一導電線路與該第二導電線路中的其中之一，且該導電結構在該第一導電線路之頂面上的正投影完全位於該第一導電線路之區域內；以及一第三阻障層，介於該導電結構與該保護層之間，其中該第三阻障層覆蓋該導電結構之側壁，且直接接觸該第二導電線路與該第一導電線路中的其中之一。
  14. 如申請專利範圍第13項所述之半導體元件結構，更包括：一穿基底導電結構，貫穿該第二半導體晶粒之一半導體基底；一第二保護層，介於該第二半導體晶粒與該第三半導體晶粒之間，其中該第二保護層直接接合至該第二半導體晶粒之該半導體基底與該第三半導體晶粒之一半導體基底中的其中之一；一第二通孔，貫穿該第二保護層；以及一第二導電結構，於該第二通孔之中，其中該第二導電結構電性連接至該穿基底導電結構。
  15. 如申請專利範圍第13項所述之半導體元件結構，更包括：一穿基底導電結構，貫穿該第二半導體晶粒之一半導體基底；以及 一第二穿基底導電結構，貫穿該第三半導體晶粒之一半導體基底，其中該第二穿基底導電結構直接接合至貫穿該第二半導體晶粒之該半導體基底的該穿基底導電結構。
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