TWI502716B

TWI502716B - 一種製作矽貫通電極的方法

Info

Publication number: TWI502716B
Application number: TW100116730A
Authority: TW
Inventors: Yen Liang Lu; Chun Ling Lin; Chi Mao Hsu; Chin Fu Lin; Chun Hung Chen; Tsun Min Cheng; Meng Hong Tsai
Original assignee: United Microelectronics Corp
Priority date: 2011-05-12
Filing date: 2011-05-12
Publication date: 2015-10-01
Also published as: TW201250970A

Description

一種製作矽貫通電極的方法

本發明是關於一種製作矽貫通電極(through-silicon via,TSV)的方法，尤指一種於形成矽貫通電極前去除襯墊層中水氣的製作方法。

矽貫通電極(TSV)技術是一種新穎的半導體技術。矽貫通電極技術主要在於解決晶片間互連的問題，屬於一種新的三度空間立體封裝技術。當紅的矽貫通電極技術藉由三度空間的堆疊、經由矽貫通電極創造出更符合輕、薄、短、小之市場需求產品，提供微機電系統(MEMS)、光電及電子元件等晶圓級封裝所需之封裝製程技術。

矽貫通電極技術是在晶圓上以蝕刻或雷射的方式鑽孔，再將導電材料如銅、多晶矽、鎢等填入導孔(Via)形成導電的通道(即連接內、外部的接合線路)。最後則將晶圓或晶粒薄化再加以堆疊、結合(bonding)，而成為三度空間的堆疊積體電路(3D IC)。如此一來，就可以去除打線連結(wire bonding)方式，而改以蝕刻或雷射的方式鑽孔(Via)並導通電極，不僅省去打線空間，也縮小了電路板的使用面積與封裝件的體積。由於採用矽貫通電極技術的構裝內部接合距離，即為薄化後之晶圓或晶粒的厚度，相較於採取打線連結的傳統堆疊封裝，三度空間堆疊積體電路的內部連接路徑更短，相對可使晶片間的傳輸速度更快、雜訊更小、效能更佳。尤其在中央處理器(CPU)與快取記憶體，以及記憶卡應用中的資料傳輸上，更能突顯矽貫通電極技術的短距離內部連接路徑所帶來的效能優勢。此外，三度空間堆疊積體電路的封裝尺寸等同於晶粒尺寸。在強調多功能、小尺寸的可攜式電子產品領域，三度空間堆疊積體電路的小型化特性更是市場導入的首要因素。

目前廣泛製作矽貫通電極的製程主要先於一半導體基底表面完成所需的金氧半導體電晶體，例如一互補型金氧半導體電晶體，然後在層間介電層與半導體基底中形成一穿矽導孔，並於穿矽導孔的側壁覆蓋一由氧化物所構成的襯墊層，最後再填入銅等金屬材料以形成矽貫通電極。然而，覆蓋襯墊層於穿矽導孔側壁的過程中容易使襯墊層吸收空氣中的水氣並產生殘留應力(residual stress)，導致後續填入的阻障層及晶種層無法順利附著在襯墊層表面而產生銅剝離(copper crack)的情形。

因此本發明是揭露一種製作矽貫通電極的方法，以改良上述習知製程中所產生的問題。

本發明較佳實施例是揭露一種製作矽貫通電極的方法。首先提供一半導體基底，並於半導體基底中形成一穿矽導孔。然後覆蓋一襯墊層於該穿矽導孔中、對該襯墊層進行一烘烤製程並形成一矽貫通電極於該穿矽導孔中。

本發明另一實施例是揭露一種製作矽貫通電極的方法。首先提供一半導體基底，該半導體基底上設有至少一半導體元件。然後形成一介電層於半導體元件上、於介電層及半導體基底中形成一穿矽導孔、覆蓋一襯墊層於穿矽導孔之側壁及底部並對該襯墊層進行一烘烤製程。接著形成一阻障層、一晶種層以及一金屬層於襯墊層上並填滿該穿矽導孔，最後進行一平坦化製程以去除部分該金屬層、該晶種層、該阻障層及該襯墊層直到介電層表面，以形成一矽貫通電極於穿矽導孔中。

請參照第1圖至第4圖，第1圖至第4圖為本發明較佳實施例製作一矽貫通電極之方法示意圖。如第1圖所示，首先提供一半導體基底12，例如一由單晶矽(monocrystalline silicon)、砷化鎵(gallium arsenide,GaAs)或其他習知技藝所熟知之半導體材質所構成的基底。然後依據標準金氧半導體電晶體製程於半導體基底12表面形成至少一金氧半導體電晶體14，例如一P型金氧半導體(PMOS)電晶體、N型金氧半導體(NMOS)電晶體或互補型金氧半導體(CMOS)電晶體，或其他各式半導體元件。其中金氧半導體電晶體14可各具有閘極、側壁子、輕摻雜源極汲極、源極/汲極區域及矽化金屬層等標準電晶體結構，在此不另加贅述。

然後形成一厚度為數千埃如約3000埃的層間介電層16並覆蓋整個金氧半導體電晶體14。層間介電層16較佳由四乙基氧矽烷(tetraethylorthosilicate,TEOS)及磷矽玻璃(phosphosilicate glass,PSG)所構成的複合材料層所構成，但不侷限於此。層間介電層16亦可為硼磷矽玻璃(Borophosphosilicate Glass,BPSG)、低介電係數(low-k)材料所構成，且層間介電層16與金氧半導體電晶體14之間可選擇性地置入應力材料如提供拉伸應力或伸張應力的氮化矽材料、蝕刻停止層如氮化矽材料、襯層如薄氧化層、或上述者之組合。接著可進行一接觸插塞製程，以於層間介電層中形成複數個連接金氧半導體電晶體的接觸插塞(圖未示)。

如第2圖所示，隨後進行一圖案轉移製程，例如形成一圖案化光阻層(圖未示)在層間介電層16表面，然後以此圖案化光阻層當作遮罩進行單次或多次蝕刻製程，以於層問介電層16與半導體基底12中形成一穿矽導孔22。

接著如第3圖所示，形成一襯墊層24在穿矽導孔22的側壁與底部並同時覆蓋層間介電層16表面。襯墊層24較佳作為後續矽貫通電極與半導體基底12之間的隔絕，使矽貫通電極與半導體基底12不至直接導通。在本實施例中，襯墊層24可包含氧化物或氮化物等絕緣材料，且可由單層或複合材料層所組成。

然後進行一烘烤製程，利用高溫去除襯墊層24中多餘的水氣，使後續沈積的材料層可順利附著於襯墊層24表面。在本實施例中，烘烤製程較佳包含一高溫爐管退火(furnace anneal)製程，其製程時間較佳高於10分鐘，且製程溫度主要介於200℃至500℃，並較佳進行於410℃。

接著依序以化學氣相沈積(chemical vapor deposition,CVD)形成一阻障層26與一晶種層28於襯墊層24表面，然後再以電鍍製程形成一由銅所構成的金屬層30於晶種層28表面並填滿整個穿矽導孔22。其中阻障層26可由鉭(Ta)、氮化鉭(tantalum nitride,TaN)、鈦(Ti)、氮化鈦(TiN)或其組合所構成，其可用來防止金屬層30中的銅離子向外遷移(migration)而擴散至襯墊層24內，而晶種層28則是與金屬層30中的銅離子附著於襯墊層24上，以利後續之銅電鍍製程。應瞭解，金屬層30可為銅以外的其他導電材料，且晶種層28為選擇性存在且其材料會隨著金屬層30而改變。隨後可進行一退火製程，利用350℃至400℃的溫度來提升銅金屬層的穩定度。

然後如第4圖所示，利用層間介電層16當作停止層來進行一平坦化製程，例如以化學機械研磨製程去除部分設於層間介電層16表面的金屬層30、晶種層28、阻障層26以及襯墊層24，使填充於穿矽導孔22中的金屬層30表面與層間介電層16齊平並同時暴露出層間介電層16表面，以於層間介電層16中形成本發明較佳實施例的矽貫通電極32。

最後可進行半導體晶片的後段(back-end-of-the-line,BEOL)製程，例如可在層間介電層16與矽貫通電極32上另形成複數個介電層(圖未示)並搭配金屬內連線與接觸墊製程，以完成複數個連接金氧半導體電晶體14之接觸插塞的金屬內連線結構與接觸墊。

此外，本發明亦可應用在其他現行各種不同階段的TSV製程中，例如在晶圓製造CMOS之前先形成填滿氧化物的穿矽導孔然後於CMOS之後於晶背完成矽貫通電極的前導孔(Via-first)製程，亦或者是將本發明之TSV製程整合於封裝生產階段，例如在金屬內連線完成後才形成穿矽導孔的後導孔(Via-last)製程，此皆應屬本發明之涵蓋範圍。

綜上所述，由於習知在沈積襯墊層於穿矽導孔時容易因水氣的入侵而使晶種層與阻障層無法順利附著在襯墊層表面，進而造成後續銅金屬層剝離的現象，本發明主要在形成襯墊層後先進行一烘烤製程來去除襯墊層中多餘的水氣並同時降低整個晶圓的應力(stress)，如此後續填入銅金屬層完成矽貫通電極時便不致發生剝離的問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12‧‧‧半導體基底

14‧‧‧金氧半導體電晶體

16‧‧‧層間介電層

22‧‧‧穿矽導孔

24‧‧‧絕緣層

26‧‧‧阻障層

28‧‧‧晶種層

30‧‧‧金屬層

32‧‧‧矽貫通電極

第1圖至第4圖為本發明較佳實施例製作一矽貫通電極之方法示意圖。

12．．．半導體基底

14．．．金氧半導體電晶體

16．．．層間介電層

24．．．絕緣層

26．．．阻障層

28．．．晶種層

30．．．金屬層

32．．．矽貫通電極

Claims

一種製作矽貫通電極的方法，包含：提供一半導體基底；於該半導體基底中形成一穿矽導孔；覆蓋一襯墊層於該穿矽導孔中；對該襯墊層進行一烘烤製程之後形成一阻障層於該襯墊層表面；以及形成一矽貫通電極於該穿矽導孔中。
如申請專利範圍第1項所述之方法，另包含形成一半導體元件於該半導體基底上；形成一介電層於該半導體元件上；以及於該介電層及該半導體基底中形成該穿矽導孔。
如申請專利範圍第1項所述之方法，另包含從該半導體基底之一正面或一背面形成該穿矽導孔。
如申請專利範圍第1項所述之方法，其中該阻障層選自鉭(Ta)、氮化鉭(tantalum nitride,TaN)、鈦(Ti)、氮化鈦(TiN)或其組合。
如申請專利範圍第1項所述之方法，其中進行該烘烤製程之後另包含形成一晶種層於該阻障層表面。
如申請專利範圍第5項所述之方法，其中進行該烘烤製程之後另包含形成一金屬層於該晶種層表面。
如申請專利範圍第6項所述之方法，其中該金屬層包含銅。
如申請專利範圍第6項所述之方法，其中形成該金屬層後另包含進行一平坦化製程，以去除部分該金屬層、該晶種層、該阻障層及該襯墊層。
如申請專利範圍第8項所述之方法，其中該平坦化製程包含一化學機械研磨製程。
如申請專利範圍第2項所述之方法，其中該半導體元件包含互補型金氧半導體電晶體。
一種製作矽貫通電極的方法，包含：提供一半導體基底，該半導體基底上設有至少一半導體元件；形成一介電層於該半導體元件上；於該介電層及該半導體基底中形成一穿矽導孔；覆蓋一襯墊層於該穿矽導孔之側壁及底部；對該襯墊層進行一烘烤製程之後形成一阻障層、一晶種層以及一金屬層於該襯墊層上並填滿該穿矽導孔；以及進行一平坦化製程以形成一矽貫通電極於該穿矽導孔中。
如申請專利範圍第11項所述之方法，其中該阻障層選自鉭(Ta)、氮化鉭(tantalum nitride,TaN)、鈦(Ti)、氮化鈦(TiN)或其組合。
如申請專利範圍第11項所述之方法，其中該金屬層包含銅。
如申請專利範圍第11項所述之方法，其中該平坦化製程包含一化學機械研磨製程。
如申請專利範圍第11項所述之方法，其中該半導體元件包含互補型金氧半導體電晶體。
如申請專利範圍第11項所述之方法，另包含從該半導體基底之一正面或一背面形成該穿矽導孔。
如申請專利範圍第11項所述之方法，其中該平坦化製程包含去除部分該金屬層、該晶種層、該阻障層及該襯墊層直到該介電層表面。