CN106960835A - 具有堆叠半导体管芯的半导体器件结构 - Google Patents

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Abstract

本发明实施例提供了一种半导体器件结构，半导体器件结构包括第一半导体管芯和第二半导体管芯。半导体器件结构还包括位于第一半导体管芯和第二半导体管芯之间的钝化层，以及钝化层直接接合至第二半导体管芯的第二层间介电层。半导体器件结构还包括位于通穴中并且直接接合至第二半导体管芯的第二导电线的导电部件。半导体器件结构还包括位于导电部件和钝化层之间的第二阻挡层，第二阻挡层覆盖导电部件的侧壁和导电部件的靠近第一半导体管芯的表面。本发明实施例涉及具有堆叠半导体管芯的半导体器件结构。

Description

具有堆叠半导体管芯的半导体器件结构
技术领域
本发明实施例涉及具有堆叠半导体管芯的半导体器件结构。
背景技术
半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。半导体器件的制造包括：在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体层以及使用光刻和蚀刻工艺图案化各个材料层以在半导体衬底上形成电路组件和元件。
半导体工业通过最小部件尺寸的持续减小而不断改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度，这允许更多组件集成到给定面积内。显著提高了输入/输出(I/O)连接件的数量。发展了占用更小面积和更小高度的更小的封装结构以封装半导体器件。例如，在尝试进一步增加电路密度的过程尝试中，已经研究了三维(3D)IC。
已经开发新的封装工艺以提高半导体器件的密度和功能。这些相对新型的半导体封装工艺面临制造挑战。
发明内容
根据本发明的一个实施例，提供了一种半导体器件结构，包括：第一半导体管芯，具有第一层间介电层和形成在所述第一层间介电层中的第一导电线；第二半导体管芯，具有第二层间介电层、形成在所述第二层间介电层中的第二导电线和位于所述第二导电线和所述第二层间介电层之间的第一阻挡层；钝化层，位于所述第一半导体管芯和所述第二半导体管芯之间，其中，所述钝化层直接接合至所述第二层间介电层；通穴，穿透所述钝化层；导电部件，位于所述通穴中，其中，所述导电部件直接接合至所述第二导电线；以及第二阻挡层，位于所述导电部件和所述钝化层之间，其中，所述第二阻挡层覆盖所述导电部件的侧壁和所述导电部件的相对于所述第二半导体管芯更靠近所述第一半导体管芯的表面。
根据本发明的另一实施例，还提供了一种半导体器件结构，包括：第一半导体管芯；第二半导体管芯，接合在所述第一半导体管芯上；衬底穿孔，穿透所述第二半导体管芯的半导体衬底；钝化层，位于所述第一半导体管芯和所述第二半导体管芯之间，其中，所述钝化层直接接合至所述第二半导体管芯的所述半导体衬底；通穴，穿透所述钝化层；以及导电部件，位于所述通穴中，其中，所述导电部件接合至所述衬底穿孔。
根据本发明的又一实施例，还提供了一种半导体器件结构，包括：第一半导体管芯，具有第一层间介电层、位于所述第一层间介电层中的第一导电线和位于所述第一层间介电层和所述第一导电线之间的第一阻挡层；第二半导体管芯，堆叠在所述第一半导体管芯上，所述第二半导体管芯具有第二层间介电层、位于所述第二层间介电层中的第二导电线和位于所述第二层间介电层和所述第二导电线之间的第二阻挡层；第三半导体管芯，堆叠在所述第二半导体管芯上；钝化层，位于所述第一半导体管芯和所述第二半导体管芯之间，其中，所述钝化层直接接合至所述第一层间介电层和所述第二层间介电层的一个；通穴，穿透所述钝化层；导电部件，位于所述通穴中，其中，所述导电部件直接接合至所述第一导电线和所述第二导电线的一个；以及第三阻挡层，位于所述导电部件和所述钝化层之间，其中，所述第三阻挡层覆盖所述导电部件的侧壁并且与所述第二导电线和所述第一导电线的一个直接接触。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1A至图1E是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图2A至图2C是根据一些实施例的用于形成半导体器件结构的各个工艺阶段的截面图。
图3是根据一些实施例的半导体器件结构的截面图。
图4是根据一些实施例的半导体器件结构的截面图。
图5是根据一些实施例的半导体器件结构的截面图。
图6是根据一些实施例的半导体器件结构的截面图。
图7是根据一些实施例的半导体器件结构的截面图。
图8是根据一些实施例的半导体器件结构的截面图。
图9是根据一些实施例的半导体器件结构的截面图。
图10A至图10D是根据一些实施例的用于形成半导体器件结构的各个工艺阶段的截面图。
图11是根据一些实施例的半导体器件结构的截面图。
图12是根据一些实施例的半导体器件结构的截面图。
图13A至图13C是根据一些实施例的用于形成半导体器件结构的各个工艺阶段的截面图。
图14是根据一些实施例的半导体器件结构的截面图。
具体实施方式
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。
描述了本发明的一些实施例。在这些实施例中所描述的阶段之前、期间和/或之后提供额外的操作。对于不同的实施例，描述的一些阶段可以被替换或消除。可以将额外的部件添加至半导体器件结构。对于不同的实施例，可以替换或消除下面所描述的一些部件。虽然一些实施例描述为按照特定的顺序实施操作，但这些操作也可以以任何合理的顺序来实施。
图1A至图1E是根据一些实施例的用于形成芯片封装工艺的各个阶段的截面图。如图1A所示，提供衬底10。在一些实施例中，衬底10包括半导体晶圆、部分半导体晶圆或半导体管芯。半导体晶圆(诸如硅晶圆)可以包括诸如有源器件和/或无源器件的器件元件。
在一些实施例中，如图1A所示，衬底10包括半导体衬底100和形成在半导体衬底100上的互连结构。互连结构包括层间介电层102和多个导电部件，导电部件包括导电线104、导电通孔(未示出)和导电接触件103。层间介电层102包括多个介电子层。诸如接触件(诸如导电接触件103)、导电通孔(未示出)和导电线(诸如导电线104)的多个导电部件形成在层间介电层102中。一些导电线104可以包括较宽部分。较宽部分可以用作导电焊盘。
在一些实施例中，阻挡层形成在导电部件和层间介电层102之间。为了简要，在图1A中仅示出了诸如阻挡层105的一些阻挡层。阻挡层105的每一个均覆盖导电部件104的侧壁和底面。阻挡层也在一些导电部件之间。例如，一些阻挡层形成在彼此相邻的导电通孔和导电线之间。阻挡层可以由TiN、TaN、Ta、Ti、TiW、其他合适的材料或它们的组合制成。
互连结构的制造可以包括多个沉积、图案化和平坦化工艺。平坦化工艺可以包括化学机械抛光(CMP)工艺。在一些实施例中，实施平坦化工艺从而暴露一些导电线104的顶面并使其与层间介电层102的顶面基本共面。被暴露的导电线104也可以称作顶部金属。在一些实施例中，如图1B所示，阻挡层105的一个覆盖导电部件104的一个的侧壁和底面。
在一些实施例中，多种器件元件形成在半导体衬底100中。多种器件元件的实施例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管或其他适用的元件。用于形成各种器件元件的各种工艺包括：沉积、蚀刻、注入、光刻、退火和/或其他合适的工艺。
器件元件在半导体衬底100上方通过互连结构互连以形成集成电路器件。例如，导电线104的一个可以通过导电通孔的一些、一些其他的导电线104以及导电接触件103的一个电连接至形成在半导体衬底100的掺杂区。集成电路器件包括逻辑器件、存储器件(例如，静态随机存储器，SRAMs)、无线射频(RF)器件、输入/输出(I/O)器件、芯片上系统(SoC)器件、图像传感器件、其它合适类型的器件或他们的组合。
如上所述，导电线104的一些形成至形成在半导体衬底100中的器件元件的电连接。然而，应当理解，本发明的实施例不限制于此。如图1A所示，在一些实施例中，一个或多个伪线104’也形成在层间介电层102中。在图1A中，仅示出了伪线104’的一个。在一些实施例中，伪线104’的顶面与导电线104和层间介电层102的顶面基本共面。在一些实施例中，在导电线104形成期间，伪线104’有助于平坦化操作。在一些实施例中，伪线104’有助于随后的与其他半导体衬底(诸如半导体晶圆或半导体管芯)的接合工艺。
如图1B所示，根据一些实施例，钝化层106沉积在层间介电层102和导电线104上方。在一些实施例中，钝化层106直接沉积在层间介电层102和导电线104上。在一些实施例中，钝化层106包括多个子层。介电层106的每个子层均是由氧化硅、氮氧化硅、氮化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、其他合适的材料或它们的组合制成。可以使用化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺、旋涂工艺、其他可应用的工艺或它们的组合来沉积钝化层106。在一些实施例中，使用平坦化工艺以提供具有基本平坦的顶面的钝化层106。在一些实施例中，钝化层106是单层。
之后，如图1B所示，根据一些实施例，通穴107形成在钝化层106中。在一些实施例中，通穴107穿过钝化层106。在一些实施例中，通穴107的一个暴露导电线104的一个。在一些实施例中，通穴107的一个暴露伪线线104’的一个。在一些实施例中，被通穴107暴露的导电线104的每一个比相应的通穴107的一个宽。在一些实施例中，通穴107的每一个在导电线104的顶面所设置在的平面上的直接投影完全在导电线104的相应一个的区域内。通穴107的每一个的直接投影完全设置在导电线104的相应的一个的顶面上。
在一些实施例中，使用光刻工艺和蚀刻工艺形成通穴107。在一些实施例中，通穴107的侧壁基本垂直于钝化层106的顶面。在一些其他实施例中，通穴107具有倾斜的侧壁。在一些实施例中，通穴107的每一个沿着从导电线104的一个朝着钝化层106的顶面延伸的方向逐渐变宽。在一些实施例中，通穴107的侧壁的每一个作为整体具有均匀坡度(uniformslope)。在一些实施例中，仅使用一个光刻工艺或仅使用一个蚀刻工艺形成通穴107。
在一些实施例中，阻挡材料层沉积在钝化层106和通穴107的底部上方。阻挡材料层可以由TiN、TaN、Ta、Ti、TiW、其他合适的材料或它们的组合制成。可以使用物理汽相沉积(PVD)工艺、CVD工艺、电镀工艺、化学镀工艺、其他可适用的工艺或它们的组合来沉积阻挡材料层。
在一些实施例中，随后在阻挡材料层上方沉积导电材料层。导电材料层可以由铜、铝、钨、金、铂、钴、其他合适的材料或它们的组合制成。可以使用电镀工艺、CVD工艺、化学镀工艺、PVD工艺、其他适用的工艺或它们的组合沉积导电材料层。
在一些实施例中，随后使用平坦化工艺以去除阻挡材料层和导电材料层的位于通穴107外的部分。结果，根据一些实施例，如图1B所示，阻挡材料层和导电材料层的位于通穴107中的剩余部分形成阻挡层109、导电部件108和一个或多个伪部件108’。在一些实施例中，如图1B所示，阻挡层109的一个覆盖导电部件108的一个的侧壁和底面。
在一些实施例中，导电部件108和伪部件108’由相同的材料制成。在图1B中，仅示出了导电部件108的一个和伪部件108’的一个。在一些实施例中，钝化层106的顶面与导电部件108和伪部件108’的的顶面基本共面。
可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，未形成伪部件108’。在一些实施例中，未形成伪线104’。
如图1C所示，根据一些实施例，提供了衬底20并将其翻转以接合至图1B中所示的结构上。在一些实施例中，衬底20包括半导体晶圆、半导体晶圆的一部分或半导体管芯。半导体晶圆(诸如硅晶圆)可以包括诸如有源器件和/或无源器件的器件元件。
在一些实施例中，如图1C所示，衬底20包括半导体衬底200和形成在半导体衬底200上的互连结构。衬底10和衬底20的互连结构可以相似。互连结构包括层间介电层202和多个导电部件，导电部件包括导电线204、导电通孔(未示出)和导电接触件203。诸如接触件(诸如导电接触件203)、导电通孔(未示出)和导电线(诸如导电线204)的多个导电部件形成在层间介电层202中。在一些实施例中，阻挡层(诸如阻挡层205)形成在导电部件和层间介电层202之间。
在一些实施例中，多种器件元件形成在半导体衬底200中。器件元件在半导体衬底200上方通过互连结构连通以形成集成电路器件。例如，导电线204的一个可以通过导电通孔的一些、导电线204的一些和导电接触件203的一个电连接至形成在半导体衬底200中的掺杂区。
在一些实施例中，一个或多个伪线204’也形成在层间介电层202中。在图1C中，仅示出了伪线204’的一个。在一些实施例中，伪线204’的顶面与导电线204和层间介电层202的顶面基本共面。
如图1D所示，根据一些实施例，衬底20接合至钝化层106上从而衬底20与钝化层106和导电部件108直接接触。在一些实施例中，导电部件108的每一个直接接合至导电线204的相应的一个。在一些实施例中，导电部件108的每一个与导电线204的相应的一个直接接触。在一些实施例中，钝化层106直接接合至层间介电层202。如图1D所示，在一些实施例中，钝化层106、导电部件108和层间介电层102的表面基本共面。在一些实施例中，导电线104、层间介电层102、阻挡层105和钝化层106的一些的表面基本共面。在一些实施例中，钝化层106的表面、导电部件108的表面、阻挡层109的表面、层间介电层202的表面、一些导电线204的表面和阻挡层205的表面基本共面。
在一些实施例中，通过混合接合将衬底20和衬底10接合在一起。混合接合包括氧化物至氧化物接合以及包括金属至金属接合。在一些实施例中，衬底20放置在钝化层106、导电部件108和伪部件108’的上方。结果，钝化层106与层间介电层202、一些导电线204、阻挡层205和一些伪线204’直接接触(或直接接合)。导电部件108与导电线204直接接触，并且伪部件108’与伪线204’直接接触。之后，可以使用加热操作以实现这些元件之间的混合接合。在混合接合期间，可以在从约300摄氏度至约450摄氏度的温度范围内对图1D中所示的结构加热。
如图1D所示，在一些实施例中，衬底10和衬底20通过钝化层106接合在一起。导电部件108在形成在半导体衬底100和200中的器件元件之间形成电连接。伪部件108’使伪线104’和204’接合。在一些实施例中，导电部件108和伪部件108’的形成仅包括用于形成通穴107的单个图案化工艺。减小了图案化工艺的数量。因此，显著降低了制造成本和时间。
在一些实施例中，钝化层106与层间介电层102和202直接接触。在一些实施例中，在钝化层106和层间介电层102之间或钝化层106和层间介电层202之间没有形成蚀刻停止层。在一些实施例中，在混合接合工艺之后，使用平坦化工艺以减薄半导体衬底200。
如图1E所示，根据一些实施例，一个或多个衬底穿孔286形成在半导体衬底200中。在图1D(应该是1E)中，仅示出了衬底穿孔286的一个。在一些实施例中，绝缘层287形成在衬底穿孔286的一个和半导体衬底200之间。在一些实施例中，在形成衬底穿孔286之前减薄半导体衬底200。可以使用CMP工艺、研磨工艺、蚀刻工艺、其他适用的工艺或他们的组合减薄半导体衬底200。由于减薄了半导体衬底200，因此随后的绝缘层287和衬底穿孔286的形成可以更容易。
在一些实施例中，衬底穿孔286的一个电连接到导电接触件203的一个。在一些实施例中，衬底穿孔286的一个通过导电接触件203电连接到形成在半导体衬底100中的器件元件的一个。在一些实施例中，衬底穿孔286的一个通过形成在层间介电层202中的导电部件的一些电连接到其中导电部件108的一个。
在一些实施例中，衬底穿孔286没有穿过层间介电层202。在一些实施例中，导电部件108的每一个比衬底穿孔286的每一个宽。衬底穿孔286不占用半导体衬底200的很大区域。因此，在半导体衬底200中可以形成更多的器件元件。
然后，如图1E所示，根据一些实施例，第一钝化层290、再分布层288和第二钝化层292形成在半导体衬底200和衬底穿孔286上方。在一些实施例中，第一钝化层290和第二钝化层292由氮化硅、聚酰亚胺氮(PI)、聚苯并恶唑(PBO)、其他合适的材料或它们的组合制成。在一些实施例中，再分布层288由Cu、Al、W、Au、Ti、Pt、Co、其他合适的材料或它们的组合制成。在一些实施例中，再分布层288电连接至衬底穿孔286的一个。在一些实施例中，第一钝化层290包括多个子层。图案化第二钝化层292以形成暴露再分布层288的开口。第一钝化层290、再分布层288和第二钝化层292的形成可以包括多个沉积、图案化和平坦化工艺。
如图1E所示，根据一些实施例，形成导电凸块296以填充第二钝化层292中的开口。导电凸块296电连接至再分布层288。在一些实施例中，导电凸块296是焊料凸块。在一些实施例中，在形成导电凸块296之前，凸块下金属化(UBM)层294形成在开口的侧壁和底部上方。在一些实施例中，UBM层294包括铬(Cr)、铜(Cu)、金(Au)、钛(Ti)、钨(W)、其他合适的材料或它们的组合。
在一些实施例中，两个堆叠半导体晶圆通过钝化层106和导电部件108接合。在一些实施例中，在堆叠半导体晶圆上实施切割工艺以形成多个彼此隔开的封装结构(或半导体器件结构)。在一些实施例中，图1E示出了封装结构的一个(或半导体器件结构)。在这些情况下，衬底10和衬底20分别是第一半导体管芯和第二半导体管芯。
可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，钝化层和导电部件形成在上半导体晶圆上。图2A至图2C是根据一些实施例的用于形成半导体器件结构的各个工艺阶段的截面图。
如图2A所示，根据一些实施例，钝化层206、一个或多个导电部件208和一个或多个伪部件208’形成在衬底20上。在图2A中，仅示出了导电部件208的一个和伪部件208’的一个。在一些实施例中，阻挡层(诸如阻挡层209)形成在钝化层206和导电部件208之间或形成在钝化层206和伪部件208’之间。在一些实施例中，钝化层206、导电部件208、伪部件208’和阻挡层209的材料和形成方法类似于钝化层106、导电部件108、伪部件108’和阻挡层109的材料和形成方法。类似于图1C所示出的，翻转衬底20以使其接合到衬底10上。在一些实施例中，衬底20和衬底10两者都是半导体晶圆，以及图2A仅示出了半导体晶圆的部分。
如图2B所示，根据一些实施例，类似于图1D所示出的，衬底20通过钝化层206、导电部件208和伪部件208’接合至衬底10上。在一些实施例中，如图2B所示，导电部件208直接接合至并且直接接触衬底10的相应导电线104。
如图2C所示，根据一些实施例，形成钝化层270和焊盘结构272。在一些实施例中，钝化层270由氮化硅、聚酰亚(PI)、聚苯并恶唑(PBO)、其他合适的材料或它们的组合制成。然后，应用光刻工艺和蚀刻工艺以形成开口，该开口穿过钝化层270和半导体衬底200。在一些实施例中，开口进一步延伸至层间介电层202内并且暴露导电线204的一个。
然后，如图2C所示，根据一些实施例，焊盘结构272形成在开口中以电连接暴露的导电线204的一个。在一些实施例中，焊盘结构272由铝、钨、镍、铜、钛、金、铂、其他合适的材料或它们的组合制成。在一些实施例中，导电材料层沉积在钝化层270上方以填充开口。然后，图案化导电材料层以形成焊盘结构272。在一些实施例中，焊盘结构272用作导线接合焊盘，导线接合焊盘用作用于线接合的线接合焊盘。
在一些实施例中，钝化层和导电部件形成在衬底(或半导体晶圆)的互连结构上。然而，本发明的实施例不限制于此。在一些实施例中，钝化层和导电部件形成在衬底(或半导体晶圆)的半导体衬底上。
图3是根据一些实施例的半导体器件结构的截面图。在一些实施例中，钝化层199形成在衬底10的互连结构上。之后，在一些实施例中，上下倒置放置衬底10。一个或多个衬底穿孔186和一个或多个伪衬底穿孔186’形成在衬底10的半导体衬底100中。在图3中，仅示出了衬底穿孔186的一个和伪衬底穿孔186’的一个。绝缘层187形成在半导体衬底100和衬底穿孔186(或伪衬底穿孔186’)之间。在一些实施例中，衬底穿孔186、伪衬底穿孔186’和绝缘层187的材料和形成方法类似于衬底穿孔286和绝缘层287的材料和形成方法。
然后，如图3所示，根据一些实施例，钝化层106形成在半导体衬底100上。在一些实施例中，钝化层106直接形成在半导体衬底100上。与图1B示出的实施例类似，然后形成阻挡层109、导电部件108和伪部件108’。然后，实施类似于图1C至图1E所示的工艺的工艺以形成图3中示出的结构。在图3中所示的实施例中，衬底10和衬底20以“面对背”(face-to-back)的方式堆叠。
在一些实施例中，如图3中所示，导电部件108的一个直接接触并直接接合至导电线204的一个。然而，可以对本发明的实施例作出许多改变和/或修改。在一些其他实施例中，类似于图2A到图2B所示的实施例，在接合工艺之前，钝化层和导电部件形成在衬底20上。在这些情况下，位于钝化层中的导电部件的一个或一些直接接触并直接接合至形成在半导体衬底100中的衬底穿孔186的一个或一些。在一些实施例中，导电部件的每一个电连接至衬底穿孔186的一个。
可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，衬底(或半导体晶圆)以“面对背”的方式堆叠。
图4是根据一些实施例的半导体器件结构的截面图。在一些实施例中，钝化层206、阻挡层209、导电部件208和伪部件208’形成在衬底20的半导体衬底200上。在一些实施例中，在形成钝化层206之前，形成绝缘层287、衬底穿孔286和伪衬底穿孔286’。然后，类似于图2A到图2B所示的实施例，根据一些实施例，如图4中所示，将衬底20上下倒置放置并接合至衬底10上。然后，根据一些实施例，如图4所示，第一钝化层290、再分布层288、UBM层294和导电凸块296形成在衬底20的互连结构上方。
可以对本发明的实施例作出许多改变和/或修改。可以用焊盘结构替代导电凸块。图5是根据一些实施例的半导体器件结构的截面图。在一些实施例中，提供了类似于图3所示的结构的结构。然而，没有形成导电凸块。在一些实施例中，如图5所示，形成钝化层270和焊盘结构272。
图6是根据一些实施例的半导体器件结构的截面图。提供了类似于图4所示的结构的结构。然而，没有形成导电凸块。如图6中所示，根据一些实施例，形成钝化层270和焊盘结构272。
可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，堆叠了两个以上的半导体晶圆或半导体管芯。
图7是根据一些实施例的半导体器件结构的截面图。提供了类似于图1D所示的结构的结构。然后，一个或多个衬底穿孔286形成在半导体衬底200中。在图7中，仅示出了衬底穿孔286的一个。在一些实施例中，形成绝缘层287以将衬底穿孔286与半导体衬底200电绝缘。在一些实施例中，衬底穿孔286的一个延伸至层间介电层202内并且电连接至导电线204的一个。
之后，如图7所示，根据一些实施例，提供了衬底30以将其接合至衬底20上方。在一些实施例中，衬底30包括半导体晶圆、半导体晶圆的一部分或半导体管芯。半导体晶圆(诸如硅晶圆)可以包括诸如有源器件和/或无源器件的器件元件。
在一些实施例中，如图7所示，衬底30包括半导体衬底300和形成在半导体衬底300上的互连结构。衬底10和衬底30的互连结构可以相似。互连结构包括层间介电层302和多个导电部件，导电部件包括导电线304、导电通孔(未示出)和导电接触件303。诸如接触件(诸如导电接触件303)、导电通孔(未示出)和导电线(诸如导电线304)的多个导电部件形成在层间介电层202中。在一些实施例中，阻挡层(诸如阻挡层305)形成在导电部件和层间介电层302之间。在一些实施例中，多种器件元件形成在半导体衬底300中。器件元件在半导体衬底300上方通过互连结构互连以形成集成电路器件。
如图7中所示，根据一些实施例，钝化层306、一个或多个导电部件308形成在衬底30上。在图7中，仅示出了导电部件308的一个。在一些实施例中，阻挡层309形成在钝化层306和导电部件308之间。在图7中，仅示出了阻挡层309的一个。在一些实施例中，钝化层306、导电部件308和阻挡层309的材料和形成方法类似于钝化层106、导电部件108和阻挡层109的材料和形成方法。类似于图1C所示出的，然后翻转衬底30以使其接合到衬底20上。在一些实施例中，衬底10、20和30的每一个都是半导体晶圆，以及图7仅示出了半导体晶圆的部分。
类似于图1D所示出的，如图7中所示，根据一些实施例，衬底30通过钝化层306和导电部件308接合至衬底20上。在一些实施例中，如图7中所示，导电部件308的一个直接接触并直接接合至形成在半导体衬底200中的相应的衬底穿孔286的一个。
在图7中所示出的实施例中，在衬底30和20接合之前，钝化层306和导电部件308形成在衬底30上。然而，本发明的实施例不限制于此。在一些实施例中，在衬底30接合至20上之前，钝化层和形成于其中的导电部件形成在半导体衬底200和衬底穿孔286上。在这些情况下，没有形成钝化层306和导电部件308。钝化层与衬底30和20直接接触。
可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，衬底30和20以“背对背”的方式堆叠。
图8是根据一些实施例的半导体器件结构的截面图。提供了类似于图2B所示的结构的结构。然后，一个或多个衬底穿孔286形成在半导体衬底200中。在图8中，仅示出了衬底穿孔286的一个。在一些实施例中，形成绝缘层287以将衬底穿孔286与半导体衬底200电绝缘。在一些实施例中，衬底穿孔286的一个延伸至层间介电层202内并且电连接至导电线204的一个。
之后，如图8所示，提供了衬底30以将其接合至衬底20上方。在一些实施例中，一个或多个衬底穿孔386形成在半导体衬底300中。在图8中，仅示出了衬底穿孔386的一个。在一些实施例中，形成绝缘层387以将衬底穿孔386与半导体衬底300电绝缘。在一些实施例中，衬底穿孔386的一个延伸至层间介电层202内并且电连接至导电接触件303的一个。
在一些实施例中，衬底30接合至衬底20上。在一些实施例中，衬底10、20和30的每一个都是半导体晶圆，以及图8仅示出了半导体晶圆的部分。根据一些实施例，如图8所示，在一些实施例中，衬底30通过半导体衬底300和200之间以及衬底穿孔386和286之间的接合来接合至衬底20上。在一些实施例中，衬底穿孔386的一个直接接合至衬底穿孔286的一个。
如图8中所示，根据一些实施例，钝化层306和导电部件308形成在衬底30上。在图8中，仅示出了导电部件308的一个。在一些实施例中，阻挡层309形成在钝化层306和导电部件308之间。另一衬底(诸如半导体晶圆)可以堆叠在钝化层306和导电部件308上。
图9是根据一些实施例的半导体器件结构的截面图。如图9中所示，提供了类似于图1D所示的结构的结构。在一些实施例中，包括导电部件108和伪部件108’的通穴107具有倾斜的侧壁。在一些实施例中，通穴107的每一个沿着从导电线204的一个朝着衬底10延伸的方向逐渐变窄。在一些实施例中，形成在层间介电层102和202中的导电部件也具有倾斜的侧壁。如图9中所示，导电线104和导电接触件103具有倾斜的侧壁。导电线204和导电接触件203也具有倾斜的侧壁。
可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，堆叠的衬底的一个是包括图像传感器的半导体晶圆或半导体管芯。存在形成在堆叠的衬底的一个中的光传感区。
图10A至图10D是根据一些实施例的用于形成半导体器件结构的各个工艺阶段的截面图。如图10A所示，提供了包括半导体衬底200、层间介电层202和导电线204的衬底20。在一些实施例中，光传感区502、掺杂区504和隔离结构506形成在半导体衬底200。在一些实施例中，栅极堆叠件508形成在半导体衬底200上方并被层间介电层202环绕。在一些其他实施例中，掺杂区508称作浮动(floating)扩散区，以及栅极堆叠件508用作转移晶体管的栅极。
在一些实施例中，载体衬底590接合至衬底20上。在一些实施例中，载体衬底590是半导体衬底、半导体晶圆、玻璃晶圆、陶瓷衬底、其它合适的衬底或他们的组合。在一些实施例中，载体衬底590是半导体衬底，并且在载体衬底590与衬底20接合之前在载体衬底590的表面上形成介电膜。介电膜可以有助于载体衬底590和衬底20之间的接合。在一些实施例中，使用CVD工艺、热氧化工艺、旋涂工艺、其他适用的工艺或它们的组合形成介电膜。
如图10B所示，根据一些实施例，上下倒置地放置图10A中示出的结构并且减薄半导体衬底200。然后，衬底穿孔510形成在半导体衬底200中。衬底穿孔510的每一个穿过半导体衬底200并且电连接至层间介电层中的导电线204的一个。在一些实施例中，保护层512形成在半导体200上方以围绕衬底穿孔510的突出部分。在一些实施例中，绝缘元件(未示出)形成在衬底穿孔510和半导体衬底200之间。
如图10C所示，根据一些实施例，上下倒置地放置图10B中示出的结构并且接合至类似于图1B中示出的结构。类似于上述的实施例，使用混合接合工艺实现接合。在一些实施例中，衬底穿孔510的每一个直接接合至形成在钝化层106中的导电部件108的一个。在一些实施例中，衬底穿孔510的一个比导电部件108的相应的一个宽。在一些实施例中，衬底穿孔510的一个比导电部件108的相应的一个窄。
如图10D所示，根据一些实施例，从衬底20去除载体衬底590。在一些实施例中，另一层间介电层202’和包括导电线204’的导电部件形成在衬底20上。在一些实施例中，开口形成在层间介电层202和202’中以暴露光传感区502。之后，如图10D所示，根据一些实施例，透明材料形成在开口中以形成光导管(light pipes)514。光导管514可以用于将光线引导至光传感区502。在一些实施例中，多个诸如滤色器和透镜的光学元件(未示出)形成在光导管514上方。图10D中示出的结构可以用前照式(FSI)图像传感器。
图11是根据一些实施例的半导体器件结构的截面图。在一些实施例中，如图11所示，没有形成保护层512。在一些实施例中，衬底穿孔510的表面与半导体衬底200的表面基本共面。在一些实施例中，如图11所示，钝化层106直接接合至半导体衬底200。
可以对本发明的实施例作出许多改变和/或修改。例如，在与衬底10接合之前，钝化层和导电部件形成在衬底20上。
图12是根据一些实施例的半导体器件结构的截面图。在一些实施例中，类似于图2A到图2B中示出的实施例，在与衬底10接合之前，钝化层206、导电部件208和阻挡层209形成在衬底20上。然后,类似于图2A到图2B中示出的实施例，使用混合接合工艺实现衬底10和衬底20之间的接合。在一些实施例中，钝化层206直接接合至层间介电层102。在一些实施例中，导电部件208的每一个直接接合至导电线104的一个。
可以对本发明的实施例作出许多改变和/或修改。例如，本发明的实施例可以包括背照式(BSI)图像传感器。
图13A至图13C是根据一些实施例的用于形成半导体器件结构的各个工艺阶段的截面图。如图13A所示，提供了包括形成在半导体衬底200中的光传感区502的衬底20。在一些实施例中，钝化层206、导电部件208和阻挡层209形成在衬底20的互连结构上。如图13A所示，提供衬底10。在一些实施例中，衬底10是专用集成电路(ASIC)晶圆。
如图13B所示，类似于图2A到图2B中示出的实施例，使用混合接合将衬底20和衬底10接合。在一些实施例中，钝化层206直接接合至层间介电层102。在一些实施例中，导电部件208的每一个直接接合至导电线104的一个。在一些实施例中，在接合工艺之后，减薄半导体衬底200。在一些实施例中，减薄半导体衬底200直到暴露或几乎暴露光传感区502。在一些实施例中，掺杂区和/或负电荷膜形成在光传感区502上以修复在半导体衬底200减薄期间形成的缺陷。
如图13C所示，根据一些实施例，然后在光传感区502上形成光学元件以引导光线进入光传感区502。在一些实施例中，反射栅格572和介电层570形成在衬底200上方。反射栅格572可以是用于将光线反射至光传感区502的金属栅格。在一些实施例中，滤色器膜574和微透镜576形成在光传感区502上方。
可以对本发明的实施例作出许多改变和/或修改。例如，在与衬底20接合之前，钝化层和导电部件形成在衬底10上。
图14是根据一些实施例的半导体器件结构的截面图。在一些实施例中，类似于图1B到图1D中示出的实施例，在与衬底20接合之前，钝化层106、导电部件108和阻挡层109形成在衬底10上。然后,类似于图1C到图1D中示出的实施例，使用混合接合工艺实现衬底10和衬底20之间的接合。在一些实施例中，钝化层106直接接合至层间介电层202。在一些实施例中，导电部件108的每一个直接接合至导电线204的一个。
本发明的实施例使用钝化层和形成在钝化层中的导电部件以实现两个半导体衬底(或半导体晶圆)之间的接合。导电部件用于协助接合工艺并且为形成在半导体衬底(或半导体晶圆)中的器件元件之间提供电连接。导电部件的形成仅包括用于形成包括导电部件的通穴的单个图案化工艺。减小了图案化工艺的数量。因此，显著降低了制造成本和时间。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括第一半导体管芯，第一半导体管芯具有第一层间介电层的和形成在第一层间介电层中的第一导电线。半导体器件结构还包括第二半导体管芯，第二半导体管芯具有第二层间介电层、形成在第二层间介电层中的第二导电线和位于第二导电线和第二层间介电层之间的第一阻挡层。半导体器件结构还包括位于第一半导体管芯和第二半导体管芯之间的钝化层，以及钝化层直接接合至第二层间介电层。此外，半导体器件结构包括穿透钝化层的通穴和通穴中的导电部件。导电部件直接接合至第二导电线。半导体器件结构还包括位于导电部件和钝化层之间的第二阻挡层。第二阻挡层覆盖导电部件的侧壁和导电部件的相对第二半导体管芯更靠近第一半导体管芯的表面。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括第一半导体管芯和接合至第一半导体管芯上的第二半导体管芯。半导体器件结构还包括接合在第一半导体管芯上的第二半导体管芯。半导体器件结构还包括位于第一半导体管芯和第二半导体管芯之间的钝化层，以及钝化层直接接合至第二半导体管芯的半导体衬底。此外，半导体器件结构包括穿透钝化层的通穴和通穴中的导电部件。导电部件直接接合至衬底穿孔。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括第一半导体管芯，第一半导体管芯具有第一层间介电层、第一层间介电层中的第一导电线和位于第一层间介电层和第一导电线之间的第一阻挡层。半导体器件结构还包括堆叠在第一半导体管芯上的第二半导体管芯，第二半导体管芯具有第二层间介电层、第一层间介电层中的第一导电线和位于第二层间介电层和第二导电线之间的第二阻挡层。半导体器件结构还包括堆叠在第二半导体管芯上的第三半导体管芯。此外，半导体器件结构包括位于第一半导体管芯和第二半导体管芯之间的钝化层。钝化层直接接合至层第一间介电层和第二层间介电层的一个。半导体器件结构还包括穿透钝化层的通穴和通穴中的导电部件。导电部件直接接合至第一导电线和第二导电线的一个。半导体器件结构还包括位于导电部件和钝化层之间的第三阻挡层。第三阻挡层覆盖导电部件的侧壁并且与第二导电线的一个和第一导电线的一个直接接触。
根据本发明的一个实施例，提供了一种半导体器件结构，包括：第一半导体管芯，具有第一层间介电层和形成在所述第一层间介电层中的第一导电线；第二半导体管芯，具有第二层间介电层、形成在所述第二层间介电层中的第二导电线和位于所述第二导电线和所述第二层间介电层之间的第一阻挡层；钝化层，位于所述第一半导体管芯和所述第二半导体管芯之间，其中，所述钝化层直接接合至所述第二层间介电层；通穴，穿透所述钝化层；导电部件，位于所述通穴中，其中，所述导电部件直接接合至所述第二导电线；以及第二阻挡层，位于所述导电部件和所述钝化层之间，其中，所述第二阻挡层覆盖所述导电部件的侧壁和所述导电部件的相对于所述第二半导体管芯更靠近所述第一半导体管芯的表面。
在上述半导体器件结构中，所述第一导电线的表面、所述第一层间介电层的表面、所述第二阻挡层的表面和所述钝化层的表面是共面的。
在上述半导体器件结构中，所述钝化层的表面、所述导电部件的表面、所述第二阻挡层的表面、所述第二层间介电层的表面、所述第二导电线的表面和所述第一阻挡层的表面是共面的。
在上述半导体器件结构中，还包括位于所述第二半导体管芯的半导体衬底中的光传感区。
在上述半导体器件结构中，所述第二阻挡层与所述第二导电线直接接触。
在上述半导体器件结构中，还包括衬底穿孔，所述衬底穿孔穿透所述第一半导体管芯的半导体衬底，其中，所述导电部件电连接至所述衬底穿孔。
在上述半导体器件结构中，所述导电部件直接接合至所述衬底穿孔。
在上述半导体器件结构中，所述导电部件比所述衬底穿孔更宽。
在上述半导体器件结构中，所述钝化层直接接合至所述第一阻挡层。
在上述半导体器件结构中，所述通穴沿着从所述第二导电线朝向所述第一半导体管芯延伸的方向逐渐变窄。
根据本发明的另一实施例，还提供了一种半导体器件结构，包括：第一半导体管芯；第二半导体管芯，接合在所述第一半导体管芯上；衬底穿孔，穿透所述第二半导体管芯的半导体衬底；钝化层，位于所述第一半导体管芯和所述第二半导体管芯之间，其中，所述钝化层直接接合至所述第二半导体管芯的所述半导体衬底；通穴，穿透所述钝化层；以及导电部件，位于所述通穴中，其中，所述导电部件接合至所述衬底穿孔。
在上述半导体器件结构中，所述钝化层的表面、所述导电部件的表面和所述第二半导体管芯的所述半导体衬底的表面是共面的。
在上述半导体器件结构中，所述导电部件比所述衬底穿孔宽。
在上述半导体器件结构中，还包括位于所述导电部件和所述钝化层之间的阻挡层，其中，所述阻挡层位于所述导电部件和所述衬底穿孔之间。
在上述半导体器件结构中，还包括位于所述导电部件和所述钝化层之间的阻挡层，其中，所述阻挡层位于所述导电部件和所述第一半导体管芯之间。
根据本发明的又一实施例，还提供了一种半导体器件结构，包括：第一半导体管芯，具有第一层间介电层、位于所述第一层间介电层中的第一导电线和位于所述第一层间介电层和所述第一导电线之间的第一阻挡层；第二半导体管芯，堆叠在所述第一半导体管芯上，所述第二半导体管芯具有第二层间介电层、位于所述第二层间介电层中的第二导电线和位于所述第二层间介电层和所述第二导电线之间的第二阻挡层；第三半导体管芯，堆叠在所述第二半导体管芯上；钝化层，位于所述第一半导体管芯和所述第二半导体管芯之间，其中，所述钝化层直接接合至所述第一层间介电层和所述第二层间介电层的一个；通穴，穿透所述钝化层；导电部件，位于所述通穴中，其中，所述导电部件直接接合至所述第一导电线和所述第二导电线的一个；以及第三阻挡层，位于所述导电部件和所述钝化层之间，其中，所述第三阻挡层覆盖所述导电部件的侧壁并且与所述第二导电线和所述第一导电线的一个直接接触。
在上述半导体器件结构中，还包括衬底穿孔，所述衬底穿孔穿透所述第二半导体管芯的半导体衬底。
在上述半导体器件结构中，还包括：第二钝化层，位于所述第二半导体管芯和所述第三半导体管芯之间，其中，所述第二钝化层直接接合至所述第二半导体管芯的所述半导体衬底和所述第三半导体管芯的半导体衬底的一个；第二通穴，穿透所述第二钝化层；以及第二导电部件，位于所述第二通穴中，其中，所述第二导电部件电连接至所述衬底穿孔。
在上述半导体器件结构中，所述第二导电部件直接接合至所述衬底穿孔。
在上述半导体器件结构中，还包括第二衬底穿孔，所述第二衬底穿孔穿透所述第三半导体管芯的半导体衬底，其中，所述第二衬底穿孔直接接合至穿透所述第二半导体管芯的所述半导体衬底的所述衬底穿孔。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件结构，包括：
第一半导体管芯，具有第一层间介电层和形成在所述第一层间介电层中的第一导电线；
第二半导体管芯，具有第二层间介电层、形成在所述第二层间介电层中的第二导电线和位于所述第二导电线和所述第二层间介电层之间的第一阻挡层；
钝化层，位于所述第一半导体管芯和所述第二半导体管芯之间，其中，所述钝化层直接接合至所述第二层间介电层；
通穴，穿透所述钝化层；
导电部件，位于所述通穴中，其中，所述导电部件直接接合至所述第二导电线；以及
第二阻挡层，位于所述导电部件和所述钝化层之间，其中，所述第二阻挡层覆盖所述导电部件的侧壁和所述导电部件的相对于所述第二半导体管芯更靠近所述第一半导体管芯的表面。
2.根据权利要求1所述的半导体器件结构，其中，所述第一导电线的表面、所述第一层间介电层的表面、所述第二阻挡层的表面和所述钝化层的表面是共面的。
3.根据权利要求1所述的半导体器件结构，其中，所述钝化层的表面、所述导电部件的表面、所述第二阻挡层的表面、所述第二层间介电层的表面、所述第二导电线的表面和所述第一阻挡层的表面是共面的。
4.根据权利要求1所述的半导体器件结构，还包括位于所述第二半导体管芯的半导体衬底中的光传感区。
5.根据权利要求1所述的半导体器件结构，其中，所述第二阻挡层与所述第二导电线直接接触。
6.根据权利要求1所述的半导体器件结构，还包括衬底穿孔，所述衬底穿孔穿透所述第一半导体管芯的半导体衬底，其中，所述导电部件电连接至所述衬底穿孔。
7.根据权利要求6所述的半导体器件结构，其中，所述导电部件直接接合至所述衬底穿孔。
8.根据权利要求6所述的半导体器件结构，其中，所述导电部件比所述衬底穿孔更宽。
9.一种半导体器件结构，包括：
第一半导体管芯；
第二半导体管芯，接合在所述第一半导体管芯上；
衬底穿孔，穿透所述第二半导体管芯的半导体衬底；
钝化层，位于所述第一半导体管芯和所述第二半导体管芯之间，其中，所述钝化层直接接合至所述第二半导体管芯的所述半导体衬底；
通穴，穿透所述钝化层；以及
导电部件，位于所述通穴中，其中，所述导电部件接合至所述衬底穿孔。
10.一种半导体器件结构，包括：
第一半导体管芯，具有第一层间介电层、位于所述第一层间介电层中的第一导电线和位于所述第一层间介电层和所述第一导电线之间的第一阻挡层；
第二半导体管芯，堆叠在所述第一半导体管芯上，所述第二半导体管芯具有第二层间介电层、位于所述第二层间介电层中的第二导电线和位于所述第二层间介电层和所述第二导电线之间的第二阻挡层；
第三半导体管芯，堆叠在所述第二半导体管芯上；
钝化层，位于所述第一半导体管芯和所述第二半导体管芯之间，其中，所述钝化层直接接合至所述第一层间介电层和所述第二层间介电层的一个；
通穴，穿透所述钝化层；
导电部件，位于所述通穴中，其中，所述导电部件直接接合至所述第一导电线和所述第二导电线的一个；以及
第三阻挡层，位于所述导电部件和所述钝化层之间，其中，所述第三阻挡层覆盖所述导电部件的侧壁并且与所述第二导电线和所述第一导电线的一个直接接触。
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