CN108288609A - 晶片堆叠结构及其制造方法以及图像感测装置 - Google Patents

晶片堆叠结构及其制造方法以及图像感测装置 Download PDF

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Abstract

本公开涉及晶片堆叠结构及其制造方法以及图像感测装置。提供有一种晶片堆叠结构，包括：第一晶片，包括：具有金属垫盘结构的第一衬底和第一绝缘层及其中的导电层，第一绝缘层具有露出第一晶片中的导电层的部分的一个或多个开口；第二晶片，包括：第二衬底，第二绝缘层及其中的导电层以及包括与第二晶片中的导电层电连接的一个或多个导电凸块的接合部，导电凸块被配置为与露出的第一晶片中的导电层的部分键合；第三晶片，通过接合层与第一晶片接合，包括：第三衬底和第三绝缘层及其中的导电层；以及穿透第三晶片和接合层直至金属垫盘的TSV，该TSV穿透第三晶片中的导电层并与之电连接，从而提供金属垫盘和第三晶片中的导电层之间的电连接。

Description

晶片堆叠结构及其制造方法以及图像感测装置
技术领域
本公开总体而言涉及半导体领域，具体而言，涉及晶片堆叠结构及其制造方法以及图像感测装置。
背景技术
在半导体领域中，存在对于将多个功能不同的晶片堆叠在一起的需求。例如，在图像传感器中，有时会需要将两个或更多个功能不同的晶片(诸如具备图像感测功能的晶片、具备逻辑处理功能的晶片等)堆叠在一起。晶片的堆叠不仅要实现晶片之间的机械连接，还要实现晶片之间的电连接以使得多个晶片可以共同实现功能需求。但是在现有的技术中，晶片堆叠结构仍然面临工艺复杂、性能不佳、可靠性差等问题。
因此，存在对于新技术的需求。
发明内容
本公开的一个目的是提供新颖的晶片堆叠结构及其制造方法以及图像感测装置。
根据本公开的第一方面，提供了一种晶片堆叠结构，包括：第一晶片，包括：第一衬底，以及位于所述第一衬底上的第一绝缘层和设置在所述第一绝缘层中的导电层，所述第一绝缘层具有一个或多个开口，各开口使得所述第一晶片中的导电层的一部分露出；第二晶片，包括：第二衬底，位于所述第二衬底上的第二绝缘层和设置在所述第二绝缘层中的导电层，位于所述第二绝缘层上的接合部，所述接合部包括与所述第二晶片中的导电层电连接的一个或多个导电凸块，以及穿通所述第二衬底的金属垫盘结构，所述金属垫盘结构包括金属垫盘，其中所述金属垫盘与所述第二晶片中的所述导电层电连接，其中，所述一个或多个导电凸块被配置为与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合；第三晶片，通过接合层与第二晶片接合，所述第三晶片包括：第三衬底，以及位于所述第三衬底上的第三绝缘层和设置在所述第三绝缘层中的导电层；以及晶片穿通通孔件(TSV)，所述TSV穿透所述第三晶片和所述接合层，直至所述金属垫盘，其中，所述TSV穿透所述第三晶片中的导电层并与之电连接，从而提供所述金属垫盘和所述第三晶片中的导电层之间的电连接。
根据本公开的第二方面，提供了一种晶片堆叠结构，包括：第一晶片，包括：第一衬底，位于所述第一衬底上的第一绝缘层和设置在所述第一绝缘层中的导电层，所述第一绝缘层具有一个或多个开口，各开口使得所述第一晶片中的导电层的一部分露出，以及穿通所述第一衬底的金属垫盘结构，所述金属垫盘结构包括金属垫盘，所述金属垫盘与所述第一晶片中的所述导电层电连接；第二晶片，包括：第二衬底，位于所述第二衬底上的第二绝缘层和设置在所述第二绝缘层中的导电层，以及位于所述第二绝缘层上的接合部，所述接合部包括与所述第二晶片中的导电层电连接的一个或多个导电凸块，其中，所述一个或多个导电凸块被配置为与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合；第三晶片，通过接合层与第一晶片接合，所述第三晶片包括：第三衬底，以及位于所述第三衬底上的第三绝缘层和设置在所述第三绝缘层中的导电层；以及晶片穿通通孔件(TSV)，所述TSV穿透所述第三晶片和所述接合层，直至所述金属垫盘，其中，所述TSV穿透所述第三晶片中的导电层并与之电连接，从而提供所述金属垫盘和所述第三晶片中的导电层之间的电连接。
根据本公开的第三方面，提供了一种形成晶片堆叠结构的方法，包括：提供第一晶片，所述第一晶片包括：第一衬底，以及位于所述第一衬底上的第一绝缘层和设置在所述第一绝缘层中的导电层，所述第一绝缘层具有一个或多个开口，各开口使得所述第一晶片中的导电层的一部分露出；提供第二晶片，所述第二晶片包括：第二衬底，位于所述第二衬底上的第二绝缘层和设置在所述第二绝缘层中的导电层，以及位于所述第二绝缘层上的接合部，所述接合部包括与所述第二晶片中的导电层电连接的一个或多个导电凸块；将所述一个或多个导电凸块与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合；从所述第二衬底的远离所述第二绝缘层的一侧，形成穿通所述第二衬底的金属垫盘结构，所述金属垫盘结构包括金属垫盘，其中所述金属垫盘与所述第二晶片中的所述导电层电连接；提供第三晶片，所述第三晶片包括：第三衬底，以及位于所述第三衬底上的第三绝缘层和设置在所述第三绝缘层中的导电层；通过接合层将第三晶片与第二晶片接合；以及形成晶片穿通通孔件(TSV)，所述TSV穿透所述第三晶片和所述接合层，直至所述金属垫盘，其中，所述TSV穿透所述第三晶片中的导电层并与之电连接，从而提供所述金属垫盘和所述第三晶片中的导电层之间的电连接。
根据本公开的第四方面，提供了一种形成晶片堆叠结构的方法，所述方法包括：提供第一晶片，所述第一晶片包括：第一衬底，以及位于所述第一衬底上的第一绝缘层和设置在所述第一绝缘层中的导电层，所述第一绝缘层具有一个或多个开口，各开口使得所述第一晶片中的导电层的一部分；提供第二晶片，所述第二晶片包括：第二衬底，位于所述第二衬底上的第二绝缘层和设置在所述第二绝缘层中的导电层，以及位于所述第二绝缘层上的接合部，所述接合部包括与所述第二晶片中的导电层电连接的一个或多个导电凸块；将所述一个或多个导电凸块与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合；从所述第一衬底的远离所述第一绝缘层的一侧形成穿通所述第一衬底的金属垫盘结构，所述金属垫盘结构包括金属垫盘，其中所述金属垫盘与所述第一晶片中的所述导电层电连接；提供第三晶片，所述第三晶片包括：第三衬底，以及位于所述第三衬底上的第三绝缘层和设置在第三绝缘层中的导电层；通过接合层将所述第三晶片和所述第一晶片接合；以及形成晶片穿通通孔件(TSV)，所述TSV穿透所述第三晶片和所述接合层，直至所述金属垫盘，其中，所述TSV穿透所述第三晶片中的导电层并与之电连接，从而提供所述金属垫盘和所述第三晶片中的导电层之间的电连接。
根据本公开的第五方面，提供了一种图像感测装置，包括：如前所述的晶片堆叠结构。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1例示了根据本公开的示例性实施例的晶片堆叠结构的截面示意图。
图2例示了根据本公开的另一个示例性实施例的晶片堆叠结构的截面示意图。
图3示出了根据本公开的示例性实施例的用于制造图1中所示的晶片堆叠结构的方法的流程图。
图4示出了根据本公开的示例性实施例的用于制造图2中所示的晶片堆叠结构的方法的流程图。
图5A-5I示出了根据本公开的示例性实施例的图3中所示的方法的一个具体示例的各个步骤处的装置截面视图。
图6A-6F示出了根据本公开的示例性实施例的图4中所示的方法的一个具体示例的各个步骤处的装置截面视图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
在现有的晶片堆叠结构及其制造方法中，对于在确保制造方法简洁和灵活的同时实现连接性能优越的晶片堆叠结构存在极大需求。
经过深入研究，本申请的发明人提出了一种新型的晶片堆叠结构及其制造方法以及图像感测装置，其充分考虑到不同晶片的接合需求，在实现多晶片堆叠结构的良好性能的同时，兼顾了制造方法的简化与灵活性。
现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
图1例示了根据本公开的示例性实施例的晶片堆叠结构的截面示意图。如图1所示，晶片堆叠结构包括堆叠在一起的第一晶片100、第二晶片120和第三晶片140。
第一晶片100包括：第一衬底102，以及位于第一衬底102上的第一绝缘层104和设置在第一绝缘层104中的导电层106。其中，第一绝缘层104具有一个或多个开口108。每个开口108都使得第一晶片100中的导电层106的一部分露出。
第二晶片120包括：第二衬底122，位于第二衬底122上的第二绝缘层124和设置在第二绝缘层124中的导电层126，以及位于第二绝缘层124上的接合部，该接合部包括与第二晶片120中的导电层126电连接的一个或多个导电凸块128。第二晶片120还包括穿通第二衬底122的金属垫盘结构，该金属垫盘结构包括金属垫盘160，其中该金属垫盘160与第二晶片120中的导电层126电连接。其中，一个或多个导电凸块128被配置为与通过一个或多个开口108露出的第一晶片100的导电层106的部分键合。
第三晶片140通过接合层150与第二晶片120接合。第三晶片140包括：第三衬底142，以及位于第三衬底142上的第三绝缘层144和设置在第三绝缘层144中的导电层146。
晶片堆叠结构还包括晶片穿通通孔件(TSV)170。TSV 170穿透第三晶片140和接合层150，直至金属垫盘160。TSV 170穿透第三晶片140中的导电层146并与之电连接，从而提供金属垫盘160和第三晶片140中的导电层146之间的电连接。
TSV 170是导电的，因此在TSV 170穿透第三晶片140中的导电层146直至接触金属垫盘160的情况下，可以实现金属垫盘160和第三晶片140中的导电层146的电连接。在一些实施例中，TSV 170可以包括铜。另外，由于金属垫盘160的存在，TSV 170能够与金属垫盘形成良好的接触，有效减小接触电阻。
在一些实施例中，第三晶片140的第三衬底142包括半导体衬底，TSV 170贯穿半导体衬底。在这种情况，半导体衬底可以包括围绕TSV170的一部分的绝缘层。
第一晶片100的开口108可以被配置为对应的导电凸块128匹配。在一些实施例中，一个或多个开口108可以被配置为能够容纳一个或多个导电凸块128，以使得一个或多个导电凸块128能够与第一晶片100的导电层106的通过一个或多个开口108露出的部分接触并且键合。在一些实施例中，导电凸块128的形状和布置可以与对应的开口108的形状和布置相匹配。例如，一个或多个导电凸块128和一个或多个开口108可以一一对应并且形状近似。在如图1所示的晶片堆叠结构中，就例示了这种形状和布置匹配的情况，因此图1中的导电凸块128和开口108重叠在一起，导电凸块128略小于开口108。但是，本领域的技术人员应理解，图1所示的内容仅作为例示而并非限制，导电凸块128和开口108可以以任何适宜的方式进行设置，只要使得导电凸块128与通过相应开口108露出的导电层106能够键合即可。
另外，虽然图1中示出的导电凸块128和对应的开口108都是矩形的，但是本领域技术人员应理解，本发明的导电凸块和开口的形状不限于此。例如，刻蚀形成的导电凸块和开口的形状可以是梯形的。只要导电凸块和开口的形状匹配，适于键合即可。
在图1中所示的晶片堆叠结构中，示出的第一晶片100的导电层106和第二晶片120的导电层126分别为在第一衬底102和第二衬底122上方形成的最顶层的导电层。但是，本发明不限于此。在另一些实施方式中，第一晶片100的导电层106和第二晶片120的导电层126也可以是位于次顶层的导电层，或者次次顶层的导电层，等等。在这种情况下，第一绝缘层104还可以包括一个或多个用于导电层的层间电介质层(ILD)。应理解，根据不同实施例，第一绝缘层104可以包括一层或多层的绝缘材料层。
继续参考图1，在一些实施例中，接合部还可以包括位于第二绝缘层124上的电介质层130和至少贯穿电介质层130的一个或多个导电连接件132，该导电连接件132与第二晶片120中的导电层126电连接。一个或多个导电凸块128设置在电介质层130和一个或多个导电连接件132上，并且每个都通过相应的导电连接件132与第二晶片120中的导电层126电连接。
在一些实施例中，电介质层130可以包括多层结构。例如，电介质层130可以包括层叠的第一介质层和第二介质层。例如，第一介质层可以由硅的氮化物形成，第二介质层可以由硅的氧化物形成。第一介质层接触第二晶片120中的导线层，而第二介质层接触导电凸块128。在一个实施例中，第二介质层还可以由未掺杂的硅酸盐玻璃(UndopedSilicateGlass，简写为“USG”)等制成。
在一些实施例中，金属垫盘结构还可以包括使金属垫盘160与第二衬底122绝缘的绝缘部162。绝缘部162能够实现金属垫盘与第二衬底122的绝缘。尽管在图1中，金属垫盘160被示出为被绝缘部162覆盖，然而本公开不限于此，在其他实施例中，金属垫盘的表面可以被露出。在一些实施例中，晶片堆叠结构还可以包括形成在第二晶片120的远离第一晶片100的一侧的保护层，该保护层覆盖金属垫盘160。其中，TSV 170还穿通该保护层。
金属垫盘160被设置为与第二晶片120中的导电层126电连接。在一些实施例中，如图1中所示的那样，金属垫盘160可以通过导电结构164与第二晶片120的导电层126电连接。在另一些实施例中，金属垫盘可以直接与第二晶片120中的导电层126接触以实现电连接。本领域的技术人员将理解，金属垫盘160可以通过任意适宜的方式与第二晶片120中的任意导电层电连接。
继续参考图1，在一些实施例中，用于接合第二晶片120和第三晶片140的接合层150可以包括：设置在第二晶片120的与第一晶片100相反的一侧上的第一子接合层152，以及设置在第三晶片140上的第二子接合层154。其中第一子接合层152和第二子接合层154彼此接合。这些子接合层可以由例如TEOS或SiN等形成。本公开不限于此。在某些实施例中，可以仅在第二晶片和第三晶片其中之一上形成接合层或子接合层，来接合第二和第三晶片。
在一些实施例中，第一衬底102、第二衬底122和第三衬底142中的每一个都可以包括半导体衬底。半导体衬底中可以形成有器件，相应晶片中的导电层分别与相应的器件电连接。具体而言，尽管图中未示出，但第一衬底102、第二衬底122和第三衬底142中的每一个中都可以形成有各种装置，例如各种有源或无源器件等；并且还可以形成有其它层或构件，例如，栅极结构、接触孔、层间电介质层、下层金属连线和通孔等等。本领域技术人员应理解，衬底不受到任何限制，而是可以根据实际应用进行选择。
在一些实施例中，第一晶片、第二晶片和第三晶片各自可以是经过切割的或未经切割的。
本领域技术人员将理解，可以对于两个晶片之间的要连接在一起的每个导电层都形成至少一个这样的连接结构。另外，虽然图中的每个连接结构都包括三个导电凸块128，而且对于每个导电凸块128都形成了三个导电连接件132，但本领域技术人员将理解，本发明不限于此，而是可以设置任意数目的导电凸块和导电连接件。例如，可以对于每个连接结构设置不少于三个导电凸块，对于每个导电凸块设置不少于三导电连接件，这样可以降低工艺难度或工艺要求，提高结构的可靠性。这是因为在此情况下，只需要任何一个导电连接件与对应的导电凸块和导电层电连接成功，即可以保证两个晶片中的相应导电层的电连接。
在一些实施方式中，图1示出的晶片堆叠结构可以为堆叠式图像传感器，其中将逻辑晶片、存储器(例如，DRAM)晶片和像素晶片这三个晶片接合而成。逻辑晶片意指其中主要形成逻辑器件或装置的晶片。逻辑器件或装置的例子包括：晶体管、逻辑门、数字电路等。存储器晶片意指其中主要形成存储器(例如，DRAM等)的晶片。像素晶片意指其中形成像素阵列的晶片。像素中可以形成有诸如光电二极管等感光元件，但应理解本公开不限于此。
在一些实施例中，第一晶片和第二晶片中的一个可以是逻辑晶片，另一个可以是存储器晶片。第三晶片可以是像素晶片。根据本公开的实施例，可以大大增加像素晶片上像素的数量，从而可以提供高单元密度的图像传感装置。
还应理解，在需要时，这些晶片中的一个或多个衬底还可以经历减薄处理，以降低其厚度。
图1中的晶片堆叠结构并不一定是最终的产品，而是在一些情况下还会进行后续处理，例如在制造堆叠式图像传感装置时，可以在其背面上制作滤光器和微透镜等部件，但这些不是本发明关注之处，所以图中均未示出。另外，尽管图中仅示出了三个晶片堆叠在一起的情况，但是本领域技术人员将理解本发明不限于此，而是能适用于任意数量的晶片相互键合而堆叠在一起。
请注意，在本文中，“第一”、“第二”、“第三”等编号只是为了对具有相同名称的各个不同部件进行区分之用，并不意味着顺序或位置关系等。另外，对于具有相同名称的各个不同部件，例如“第一衬底”和“第二衬底”、“第一绝缘层”和“第二绝缘层”等等，并不意味着它们都具有相同的结构或部件。例如，尽管图中未示出，但是在绝大部分情况下，“第一衬底”和“第二衬底”中形成的部件都不一样，衬底的结构也可能不一样。
图2例示了根据本公开的另一个示例性实施例的堆叠式半导体装置的截面示意图。如图2所示，晶片堆叠结构包括堆叠在一起的第一晶片200、第二晶片220和第三晶片240。
第一晶片200包括，第一衬底202，以及位于第一衬底202上的第一绝缘层204和设置在第一绝缘层204中的导电层206。其中，第一绝缘层204具有一个或多个开口208。每个开口208使得第一晶片200中的导电层206的一部分露出。第一晶片200还包括穿通第一衬底202的金属垫盘结构，金属垫盘结构包括金属垫盘260。其中该金属垫盘260与第一晶片200中的导电层206电连接。
第二晶片220包括：第二衬底222，位于第二衬底222上的第二绝缘层224和设置在第二绝缘层224中的导电层，以及位于第二绝缘层224上的接合部。接合部包括与第二晶片220中的导电层226电连接的一个或多个导电凸块228，一个或多个导电凸块228被配置为与通过一个或多个开口208露出的第一晶片200中的导电层206的部分键合。
第三晶片240通过接合层250与第一晶片200接合，其包括第三衬底242，位于第三衬底242上的第三绝缘层244和设置在第三绝缘层244中的导电层246。
晶片堆叠结构还包括晶片穿通通孔件(TSV 270)。TSV 270穿透第三晶片240和接合层250，直至金属垫盘(PAD)260。TSV 270穿透第三晶片240中的导电层246并与之电连接，从而提供金属垫盘260和第三晶片240中的导电层246之间的电连接。
TSV 270是导电的，因此在TSV 270穿透第三晶片240中的导电层246直至接触金属垫盘20的情况下，可以实现金属垫盘260和第三晶片240中的导电层246的电连接。在一些实施例中，TSV 170可以包括铜。另外，由于金属垫盘260的存在，TSV 270能够与金属垫盘形成良好的接触，有效减小接触电阻。
在一些实施例中，第三晶片240的第三衬底242包括半导体衬底，TSV 270贯穿半导体衬底。在这种情况，半导体衬底可以包括围绕TSV270的一部分的绝缘层。
在一些实施例中，第一晶片200的开口208可以被配置为对应的导电凸块228匹配。
在一些实施例中，接合部还可以包括位于第二绝缘层224上的电介质层230和至少贯穿电介质层230的一个或多个导电连接件232，该导电连接件232与第二晶片220中的导电层226电连接。一个或多个导电凸块228设置在电介质层230和一个或多个导电连接件232上，并且每个都通过相应的导电连接件232与第二晶片220中的导电层226电连接。
在一些实施例中，金属垫盘结构还可以包括使金属垫盘260与第一衬底202绝缘的绝缘部262。绝缘部262能够实现金属垫盘与第一衬底202的绝缘。尽管在图2中，金属垫盘260被示出为被绝缘部262覆盖，然而本公开不限于此，在其他实施例中，金属垫盘的表面可以被露出。在一些实施例中，晶片堆叠结构还可以包括形成在第一晶片200的远离第二晶片220的一侧的保护层，该保护层覆盖金属垫盘260。其中，TSV 270还穿通该保护层。
金属垫盘260被设置为与第一晶片200中的导电层206电连接。在一些实施例中，如图2中所示的那样，金属垫盘260可以通过导电结构264与第一晶片200中的导电层206电连接。在另一些实施例中，金属垫盘可以直接与第一晶片200中的导电层206接触以实现电连接。本领域的技术人员将理解，金属垫盘260可以通过任意适宜的方式与第一晶片200中的任意导电层电连接。
在一些实施例中，用于接合第一晶片200和第三晶片240的接合层250可以包括：设置在第一晶片200的与第二晶片220相反的一侧上的第一子接合层252，以及设置在第三晶片240上的第二子接合层254。其中第一子接合层252和第二子接合层254彼此接合。这些子接合层可以由例如TEOS或SiN等形成。本公开不限于此。在某些实施例中，可以仅在第一晶片和第三晶片其中之一上形成接合层或子接合层，来接合第一和第三晶片。
在一些实施例中，第一衬底102、第二衬底122和第三衬底142中的每一个都可以包括半导体衬底。
在一些实施例中，第一晶片、第二晶片和第三晶片各自可以是经过切割的或未经切割的。
在一些实施例中，第一晶片和第二晶片中的一个可以是逻辑晶片，另一个可以是存储器晶片。第三晶片可以是像素晶片。根据本公开的实施例，可以大大增加像素晶片上像素的数量，从而可以提供高单元密度的图像传感装置。
如图2所示的晶片堆叠结构与如图1所示的晶片堆叠结构有很多相似之处，两者的不同之处在于：在图1中所示的晶片堆叠结构中，第三晶片140与第二晶片120接合，即三个晶片按照第一晶片100、第二晶片120和第三晶片140的顺序堆叠，用于电连接TSV 170的金属垫盘结构也相应地形成在第二晶片120中；而在图2所示的晶片堆叠结构中，第三晶片240与第一晶片200接合，即三个晶片按照第二晶片220、第一晶片200和第三晶片240的顺序堆叠，因此用于电连接TSV 270的金属垫盘结构相应地形成在第一晶片200中。
由于图2中所示的晶片堆叠结构与图1所示的晶片堆叠结构存在诸多相同或相似之处，因此这里仅对二者的不同之处着重进行了说明。上面结合图1所描述的内容也可以适用于图2所示的晶片堆叠结构的对应的特征。但请注意，图1和图2中的示例都不意图构成对本发明的限制。
图1和图2各自提供了新颖的的晶片堆叠结构，该结构充分考虑到不同晶片的接合需求，实现了多晶片堆叠结构的良好性能。
图3示出了根据本公开示例性实施例的用于制造图1中所示的晶片堆叠结构的方法的流程图。
如图3所示，在步骤310处，提供第一晶片，该第一晶片包括：第一衬底，以及位于第一衬底上的第一绝缘层和设置在第一绝缘层中的导电层，其中，第一绝缘层具有一个或多个开口，各开口使得第一晶片中的导电层的一部分露出。
在步骤320处，提供第二晶片，该第二晶片包括：第二衬底；位于第二衬底上的第二绝缘层和设置在第二绝缘层中的导电层；以及位于第二绝缘层上的接合部，接合部包括与第二晶片中的导电层电连接的一个或多个导电凸块。
在步骤330处，将一个或多个导电凸块与通过一个或多个开口露出的第一晶片中的导电层的部分键合。
在步骤340处，从第二衬底的远离第二绝缘层的一侧，形成穿通第二衬底的金属垫盘结构，该金属垫盘结构包括金属垫盘，其中金属垫盘与第二晶片中的导电层电连接。
在步骤350处，提供第三晶片，该第三晶片包括：第三衬底，以及位于第三衬底上的第三绝缘层和设置在第三绝缘层中的导电层。
在步骤360处，通过接合层将第三晶片与第二晶片接合。
在步骤370处，形成晶片穿通通孔件(TSV)，TSV穿透第三晶片和接合层，直至金属垫盘，其中，TSV穿透第三晶片中的导电层并与之电连接，从而提供金属垫盘和第三晶片中的导电层之间的电连接。
在一些实例中，方法还可以包括：在第二晶片的远离第一晶片的一侧上形成保护层，保护层覆盖金属垫盘。在这种情况下，TSV还穿过保护层，直至金属垫盘。
然前面依次描述了提供第一晶片、提供第二晶片和提供第三晶片，但是本领域技术人员均理解，各个晶片的制造顺序没有任何限制，可以同时制造或先后制造，也可以分别地独立地制造。
请注意，图3所示的方法并不意图构成对本发明的限制，图1中所示的晶片堆叠结构还可以以其它合适的流程来实现。另外，上面结合图1所描述的内容也可以适用于图3中涉及的对应的特征。
图4示出了根据本公开示例性实施例的用于制造图2中所示的晶片堆叠结构的方法的流程图。
如图4所示，在步骤410处，提供第一晶片，该第一晶片包括：第一衬底，以及位于第一衬底上的第一绝缘层和设置在第一绝缘层中的导电层，其中，第一绝缘层具有一个或多个开口，各开口使得第一晶片中的导电层的一部分露出。
在步骤420处，提供第二晶片，第二晶片包括：第二衬底，位于第二衬底上的第二绝缘层和设置在第二绝缘层中的导电层，以及位于第二绝缘层上的接合部，其中，接合部包括与第二晶片中的导电层电连接的一个或多个导电凸块。
在步骤430处，将一个或多个导电凸块与通过一个或多个开口露出的第一晶片中的导电层的部分键合。
在步骤440处，从第一衬底的远离第一绝缘层的一侧形成穿通第一衬底的金属垫盘结构，该金属垫盘结构包括金属垫盘，其中金属垫盘与第一晶片中的导电层电连接。
在步骤450处，提供第三晶片，第三晶片包括：第三衬底，以及位于第三衬底上的第三绝缘层和设置在第三绝缘层中的导电层。
在步骤460处，通过接合层将第三晶片和第一晶片接合。
在步骤470处，形成晶片穿通通孔件(TSV)，TSV穿透第三晶片和接合层，直至金属垫盘(PAD)，其中，TSV穿透第三晶片中的导电层并与之电连接，从而提供金属垫盘和第三晶片中的导电层之间的电连接。
在一些实施例中，方法还包括：在第一晶片的远离第二晶片的一侧上形成保护层，保护层覆盖金属垫盘。在这种情况下，TSV还穿过保护层，直至金属垫盘。
然前面依次描述了提供第一晶片、提供第二晶片和提供第三晶片，但是本领域技术人员均理解，各个晶片的制造顺序没有任何限制，可以同时制造或先后制造，也可以分别地独立地制造。
请注意，图4所示的方法并不意图构成对本发明的限制，图2中所示的晶片堆叠结构还可以以其它合适的流程来实现。另外，上面结合图2所描述的内容也可以适用于图4中涉及的对应的特征。
通过图3或图4的制造流程，可以得到新颖的晶片堆叠结构，该结构充分考虑到不同晶片的接合需求，在实现了多晶片堆叠结构的良好性能的同时，兼顾了制造方法的简化与灵活性。
此外，在图3或图4的制造流程中，在将第一晶片和第二晶片接合以后，在接合第三晶片之前，金属垫盘暴露于外部，方便进行对第一晶片和第二晶片的堆叠的检测。
为了更完整全面地理解本发明，下面将以图1和图2所示出的晶片堆叠结构为例来详细描述根据本公开的示例性实施例的形成晶片堆叠结构的方法的具体示例。请注意，下述具体示例并不意图构成对本发明的限制，例如，如下的方法并不仅限于图1和图2所示出的具体结构，而是对所有有相同需求或设计考量的堆叠式半导体装置都适用。上面结合图1-4所描述的内容也可以适用于对应的特征。
图5A-5I示出了根据本公开的示例性实施例的图3中所示的方法的一个具体示例的各个步骤处的装置截面视图。其中图5A-5B涉及第一晶片100的制造，图5C-5D涉及第二晶片120的制造，图5E涉及第一晶片100和第二晶片120的键合，图5F涉及金属垫盘结构的形成，图5G涉及第三晶片140的制造，图5H-5I涉及第三晶片140与第二晶片120的堆叠。
在图5A处，提供第一衬底102，并形成位于第一衬底102上的第一绝缘层104和设置在第一绝缘层104中的导电层106。第一晶片100中的导电层106可以为例如金属布线，例如铜布线，并且可以通过常规镶嵌工艺形成，在金属布线下方可以有衬垫层，诸如Ta/TaN。
在图5B处，在第一绝缘层104中形成一个或多个开口108，以暴露第一晶片100中的导电层106的部分。
在一些实施例中，可以通过光刻和蚀刻在第一绝缘层104中形成一个或多个开口108。在一些实施例中，可以首先在第一绝缘层104上形成电介质层，再通过光刻和刻蚀对电介质层进行图案化，从而形成穿过电介质层直至暴露第一晶片100中的导电层106的部分的一个或多个开口108。
图5A到5B的步骤例示了图3中所示的步骤310的一种可能的实现方式。
至此，通过图5A到5B的步骤，形成了第一晶片100。
在图5C处，提供第二衬底122，形成位于第二衬底122上的第二绝缘层124和设置在第二绝缘层124中的导电层，以及形成位于第二绝缘层124上的电介质层130和至少贯穿电介质层130的一个或多个导电连接件132，导电连接件132与第二晶片120中的导电层126电连接。
在一些实施例中，形成电介质层130可以包括形成多层结构。例如，可以通过沉积在第二绝缘层124上依次形成第一介质层和第二介质层。例如，第一介质层可以由硅的氮化物形成，第二介质层可以由硅的氧化物形成。第一介质层接触第二晶片120中的导线层，而第二介质层接触导电凸块128。在一个实施例中，第二介质层还可以由未掺杂的硅酸盐玻璃(Undoped Silicate Glass，简写为“USG”)等制成。
在一些实施例中，形成一个或多个导电连接件132可以通过光刻、蚀刻以及沉积等工艺来完成。例如，首先通过光刻和蚀刻对电介质层130进行图案化以形成穿过电介质层130直到第二绝缘层124中的导电层的通孔，然后在这些通孔中沉积导电材料并去除多余的部分，最终形成图5C中所示的一个或多个导电连接件132。
在图5D处，在电介质层130和一个或多个导电连接件132上形成一个或多个导电凸块128，其中每个导电凸块128都通过相应的导电连接件132与第二晶片120中的导电层126电连接。
在一些实施例中，导电凸块128可以与在第二晶片120中的导电层126接触并电连接，而无需通过导电连接件。应理解，导电凸块128可以任何适宜的方式布置，只要能实现导电凸块128与导电层126的电连接即可。
导电凸块128可以被配置为与相应的开口108相匹配。在一些实施例中，一个或多个导电凸块128的形状和布置可以与一个或多个开口108的形状和布置相匹配。例如，一个或多个导电凸块128和一个或多个开口108可以一一对应并且形状近似。图5B所示的开口108和图5D所示导电凸块128就例示了这种形状和布置匹配的情况。但是，本领域的技术人员应理解，上述图示的内容仅作为例示而并非限制，导电凸块128和开口108可以以任何适宜的方式进行设置，只要第一晶片100的一个或多个开口108能够容纳一个或多个导电凸块128，以使得一个或多个导电凸块128能够通过一个或多个开口108与第一晶片100的导电层的露出的部分接触并且键合即可。
另外，虽然图5B所示的开口108和图5D所示导电凸块128都是矩形的，但是本领域技术人员应理解，本发明的导电凸块128和开口108的形状不限于此。例如，刻蚀形成的导电凸块128和开口108的形状可以是梯形的。只要导电凸块128和开口部的形状匹配，适于键合即可。
图5C到5D的步骤例示了图3中所示的步骤320的一种可能的实现方式。
至此，通过图5C到5D的步骤，形成了第二晶片120。
接着，如图5E所示，将一个或多个导电凸块128与通过一个或多个开口108露出的第一晶片100中的导电层106的部分键合。具体而言，将第二晶片120倒置并且与第一晶片100对齐，然后将两者堆叠在一起。此时第一晶片100的导电凸块128与通过第二晶片120的开口108与第二晶片120的导电层的露出的部分贴合。
在一些实施例中，一个或多个导电凸块128由金属材料构成，在导电凸块128与第一晶片100中的导电层106贴合之后，还可以通过例如高温退火等方式来退火，加速导电层106(如铜)在导电凸块128(如铝或钨)里面的扩散，使得一个或多个导电凸块128与通过一个或多个开口108露出的第一晶片100中的导电层106的部分键合。晶片间其余部分(介质层与介质层)可通过范德瓦尔斯力来连接。
图5E的步骤例示了图3中所示的步骤330的一种可能的实现方式。
至此，形成了第一晶片100和第二晶片120的堆叠。
接着在图5F处，从第二晶片120的远离第二绝缘层124的一侧，形成穿通第二衬底122的金属垫盘结构，金属垫盘结构包括金属垫盘160以及使金属垫盘160与第二衬底122绝缘的绝缘部162，并且金属垫盘与第二晶片120中的导电层126电连接。
在一些实施例中，形成穿通第二衬底122的金属垫盘结构包括：蚀刻第二衬底122以形成穿透第二衬底122直到第二晶片120中的导电部件164的开口部，在开口部中沉积金属然后进行蚀刻，从而形成通过导电部件164与第一晶片100中的导电层106电连接的金属垫盘160。接着，在开口部中沉积绝缘材料，以形成绝缘部162。尽管在图5F中，金属垫盘160被示出为被绝缘部162覆盖，然而本公开不限于此。在其他实施例中，金属垫盘的表面可以被露出，以方便进行测试。之后，可以形成另外的保护层以覆盖金属垫盘。例如，在一些实施例中，可以在第二晶片120的远离第一晶片100的一侧形成保护层，该保护层覆盖金属垫盘160。
金属垫盘160被设置为与第二晶片120中的导电层126电连接。在一些实施例中，如图1中所示的那样，金属垫盘160可以通过导电结构164与第二晶片120的导电层126电连接。在另一些实施例中，金属垫盘可以直接与第二晶片120中的导电层126接触以实现电连接。本领域的技术人员将理解，金属垫盘160可以通过任意适宜的方式与第二晶片120中的任意导电层电连接。
图5F的步骤例示了图3中所示的步骤340的一种可能的实现方式。
在图5G处，提供第三晶片140，包括提供第三衬底142，以及位于第三衬底142上的第三绝缘层144和设置在第三绝缘层144中的导电层。接着，在第三晶片140上形成第二子接合层154。
图5G的步骤例示了图3中所示的步骤350的一种可能的实现方式。
至此，通过图5G的步骤，形成了第三晶片。
在图5H处，通过接合层150将第三晶片140与第二晶片120接合。
具体而言，首先，在第二晶片120的与第一晶片100相反的一侧上形成第一子接合层152。
在一些实施例中，金属垫盘结构的绝缘部162和第一子接合层152可以在同一步骤中完成，例如，在向开口部中沉积绝缘材料时，也在第二衬底122的表面上沉积绝缘材料以同时形成绝缘部162和第一子接合层152。在另一些实施例中，绝缘部162和第一子接合层152可以通过不同的步骤形成，并且可以包括相同或者不同的材料。
接着，由于第三晶片140上已经形成有第二子接合层154，可以将第三晶片140倒置并与第二晶片120对齐，然后将第二晶片120的与第一晶片100相反的一侧上的第一子接合层152与第三晶片140上的第二子接合层154接合。在一些实施例中，该接合可以例如通过熔融接合(fusion bonding)工艺来实现。
图5H的步骤例示了图3中所示的步骤360的一种可能的实现方式。
接下来，如图5I所示，形成晶片穿通通孔件(TSV)170，TSV 170穿透第三晶片140和接合层150，直至金属垫盘，其中，TSV 170穿透第三晶片140中的导电层146并与之电连接，从而提供金属垫盘160和第三晶片140中的导电层146之间的电连接。
具体而言，首先，蚀刻第三晶片140，以形成穿过第三衬底142直至第三晶片140中的导电层146的开口，使得第三晶片140中的导电层146的一部分露出。
接着，进一步蚀刻，以使得所述开口穿过该导电层146和第三绝缘层144，直至金属垫盘160。
最后，以导电材料填充开口，从而形成使金属垫盘160和第三晶片140中的导电层电连接的TSV。
在一些实施例中，第三晶片140的第三衬底142包括半导体衬底，因此TSV 170贯穿半导体衬底。在这种情况，半导体衬底可以包括围绕TSV 170的一部分的绝缘层。在这种情况下，形成TSV 170的具体步骤如下所述。
首先，从第三晶片的远离第二晶片的一侧进行蚀刻以形成穿过第三衬底的中间开口。该中间开口穿过第三衬底，但不延伸到第三晶片的导电层。之后，可以形成绝缘材料层，绝缘材料层至少覆盖中间开口的侧壁。在不同的具体实现方式中，该绝缘材料层的结构和形成工艺可以不同。例如，在某些实例中，该绝缘材料层可以通过氧化第三衬底在中间开口的侧壁上露出的部分形成。或者，该绝缘材料层可以通过沉积来形成以覆盖中间开口的底面和侧壁，之后可以通过例如使用图案化掩模的蚀刻来去除该中间开口的至少一部分。或者，该绝缘材料层填充中间开口之后可以通过例如使用图案化掩模的蚀刻来去除该中间开口的至少一部分。
然后，可以进行蚀刻直至形成露出第三晶片的导电层的部分的开口。这里，可以利用所形成的中间开口的侧壁上形成的绝缘材料层作为掩模来进行蚀刻直至第三晶片中的导电层。在这种情况下，优选选择绝缘材料层的材料和第三绝缘层的材料，使得二者具有蚀刻选择性。绝缘材料层所采用的材料可以包括，例如SiN、SiC或非晶碳等或其叠层。
接着，进一步蚀刻，以使得所述开口穿过第三晶片中的导电层和第三绝缘层，直至金属垫盘。
最后，以导电材料填充开口，从而形成使金属垫盘和第三晶片中的导电层电连接的TSV。
图5I的步骤例示了图3中所示的步骤370的一种可能的实现方式。
至此，形成了如图1中所示的包括第一晶片100、第二晶片120和第三晶片140的晶片堆叠结构。前述关于图1和图3的内容也适用此。
在一些实施例中，第一衬底102、第二衬底122和第三衬底142中的每一个都可以包括半导体衬底。半导体衬底中可以形成有器件，相应晶片中的导电层分别与相应的器件电连接。
在一些实施例中，第一晶片、第二晶片和第三晶片各自可以是经过切割的或未经切割的。
在一些实施例中，第一晶片和第二晶片中的一个可以是逻辑晶片，另一个可以是存储器晶片。第三晶片可以是像素晶片。根据本公开的实施例，可以大大增加像素晶片上像素的数量，从而可以提供高单元密度的图像传感装置。
还应理解，在需要时，这些晶片中的一个或多个衬底还可以经历减薄处理，以降低其厚度。
图6A-6F示出了根据本公开的示例性实施例的图4中所示的方法的一个具体示例的各个步骤处的装置截面视图。由于图6A-6F所示的形成晶片堆叠结构的方法与图5A-5I所示的方法有诸多相似之处，因此上面结合图5A-5I所描述的内容也可以适用于图6A-6F所示的形成晶片堆叠结构的方法的对应的特征。但请注意，图5A-5I和图6A-6F中的示例都不意图构成对本发明的限制。
首先，提供如图6A所示的第一晶片200。
具体而言，提供第一衬底202，并形成位于第一衬底202上的第一绝缘层204和设置在第一绝缘层204中的导电层206。第一晶片200中的导电层206可以为例如金属布线，例如铜布线，并且可以通过常规镶嵌工艺形成，在金属布线下方可以有衬垫层，诸如Ta/TaN。
接着在第一绝缘层204中形成一个或多个开口208，以暴露第一晶片200中的导电层206的部分。
在一些实施例中，可以通过光刻和蚀刻在第一绝缘层204中形成一个或多个开口208。在一些实施例中，可以首先在第一绝缘层204上形成电介质层，再通过光刻和刻蚀对电介质层进行图案化，从而形成穿过电介质层直至暴露第一晶片200中的导电层206的部分的一个或多个开口208。
图6A例示了图4中所示的步骤410的一种可能的实现方式。
接着，提供如图6B所示的第二晶片220。
具体而言，提供第二衬底222，形成位于第二衬底222上的第二绝缘层224和设置在第二绝缘层224中的导电层，以及形成位于第二绝缘层224上的电介质层230和至少贯穿电介质层230的一个或多个导电连接件232，导电连接件232与第二晶片220中的导电层226电连接。
接着，在电介质层230和一个或多个导电连接件232上形成一个或多个导电凸块228，其中每个导电凸块228都通过相应的导电连接件232与第二晶片220中的导电层226电连接。
在一些实施例中，导电凸块228可以与在第二晶片220中的导电层226接触并电连接，而无需通过导电连接件。应理解，导电凸块228可以任何适宜的方式布置，只要能实现导电凸块228与导电层226的电连接即可。
在一些实施例中，导电凸块228可以被配置为与相应的开口208相匹配。
图6B的步骤例示了图4中所示的步骤420的一种可能的实现方式。
接着，如图6C所示，将一个或多个导电凸块228与通过一个或多个开口208露出的第一晶片200中的导电层206的部分键合。具体而言，将第一晶片200倒置并且与第二晶片220对齐，然后将两者堆叠在一起。此时第一晶片200的导电凸块228通过第二晶片220的开口208与第二晶片220的导电层的露出的部分贴合。在一些实施例中，一个或多个导电凸块228由金属材料构成，在导电凸块228与第一晶片200中的导电层206贴合之后，可以通过高温退火工艺使得一个或多个导电凸块228与通过一个或多个开口208露出的第一晶片200中的导电层206的部分键合。
图6C的步骤例示了图4中所示的步骤430的一种可能的实现方式。
至此，形成了第一晶片200和第二晶片220的堆叠。
接着，如图6D所示，从第一衬底200的远离第一绝缘层204的一侧形成穿通第一衬底202的金属垫盘结构，金属垫盘结构包括金属垫盘260以及使金属垫盘260与第一衬底202绝缘的绝缘部262，并且金属垫盘与第一晶片200中的导电层206电连接。
在一些实施例中，形成穿通第一衬底202的金属垫盘结构，包括：蚀刻第一衬底202以形成穿透第一衬底202直到第一晶片200中的导电部件264的开口部，在开口部中沉积金属然后进行蚀刻，从而形成通过导电部件264与第一晶片200中的导电层206电连接的金属垫盘260。接着，在开口部中沉积绝缘材料，以形成绝缘部262。尽管在图6D中，金属垫盘260被示出为被绝缘部262覆盖，然而本公开不限于此。在其他实施例中，金属垫盘的表面可以被露出，以方便进行测试。之后，可以形成另外的保护层以覆盖金属垫盘。例如，在一些实施例中，可以在第一晶片200的远离第二晶片220的一侧形成保护层，该保护层覆盖金属垫盘260。
金属垫盘260被设置为与第一晶片200中的导电层206电连接。在一些实施例中，如图6B中所示的那样，金属垫盘260可以通过导电结构264与第一晶片200的导电层206电连接。在另一些实施例中，金属垫盘可以直接与第一晶片200中的导电层206接触以实现电连接。本领域的技术人员将理解，金属垫盘260可以通过任意适宜的方式与第一晶片200中的任意导电层电连接。
图6D的步骤例示了图4中所示的步骤440的一种可能的实现方式。
在图6E处，提供第三晶片240及其上的第二子接合层254。
具体而言，提供第三晶片240，包括提供第三衬底242，以及位于第三衬底242上的第三绝缘层244和设置在第三绝缘层244中的导电层。接着，在第三晶片240上形成第二子接合层254。
图6E的步骤例示了图4中所示的步骤450的一种可能的实现方式。
在图6F处，通过接合层250将第三晶片240与第一晶片200接合。
具体而言，首先，在第一晶片200的与第二晶片220相反的一侧上形成第一子接合层252。
在一些实施例中，金属垫盘结构的绝缘部262和第一子接合层252可以在同一步骤中完成，例如，在向开口部中沉积绝缘材料时，也在第一衬底202的表面上沉积绝缘材料以同时形成绝缘部262和第一子接合层252。在另一些实施例中，绝缘部262和第一子接合层252的材料可以通过不同的步骤形成，并且可以包括相同或者不同的材料。
接着，由于第三晶片240上已经形成有第二子接合层254，可以将第三晶片240倒置并与第一晶片200对齐，然后将第一晶片200的与第二晶片220相反的一侧上的第一子接合层252与第三晶片240上的第二子接合层254接合。在一些实施例中，该接合可以例如通过熔融接合工艺来实现。
图6E的步骤例示了图4中所示的步骤460的一种可能的实现方式。
最后，如图6F所示，形成晶片穿通通孔件(TSV)，TSV穿透第三晶片240和接合层250，直至金属垫盘，其中，TSV穿透第三晶片240中的导电层并与之电连接，从而提供金属垫盘和第三晶片240中的导电层之间的电连接。
具体而言，首先，蚀刻第三晶片240，以形成穿过第三衬底242直至第三晶片240中的导电层的开口，使得第三晶片240中的导电层246的一部分露出。
接着，进一步蚀刻，以使得所述开口穿过该导电层246和第三绝缘层244，直至金属垫盘260。
最后，以导电材料填充开口，从而形成使金属垫盘260和第三晶片240中的导电层246电连接的TSV。
图6F的步骤例示了图4中所示的步骤470的一种可能的实现方式。
至此，形成了如图2中所示的包括第一晶片、第二晶片和第三晶片的晶片堆叠结构。前述关于图2和图4的内容也适用此。
另外，本公开的实施方式还可以包括以下示例：
1.一种晶片堆叠结构，其特征在于，包括：
第一晶片，包括：
第一衬底，以及
位于所述第一衬底上的第一绝缘层和设置在所述第一绝缘层中的导电层，所述第一绝缘层具有一个或多个开口，各开口使得所述第一晶片中的导电层的一部分露出；
第二晶片，包括：
第二衬底，
位于所述第二衬底上的第二绝缘层和设置在所述第二绝缘层中的导电层，
位于所述第二绝缘层上的接合部，所述接合部包括与所述第二晶片中的导电层电连接的一个或多个导电凸块，以及
穿通所述第二衬底的金属垫盘结构，所述金属垫盘结构包括金属垫盘，其中所述金属垫盘与所述第二晶片中的所述导电层电连接，
其中，所述一个或多个导电凸块被配置为与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合；
第三晶片，通过接合层与第二晶片接合，所述第三晶片包括：
第三衬底，以及
位于所述第三衬底上的第三绝缘层和设置在所述第三绝缘层中的导电层；以及
晶片穿通通孔件(TSV)，所述TSV穿透所述第三晶片和所述接合层，直至所述金属垫盘，其中，所述TSV穿透所述第三晶片中的导电层并与之电连接，从而提供所述金属垫盘和所述第三晶片中的导电层之间的电连接。
2、根据1所述的晶片堆叠结构，其特征在于，所述导电凸块被设置为与对应的所述开口匹配。
3、根据1所述的晶片堆叠结构，其特征在于，所述接合部还包括：
位于所述第二绝缘层上的电介质层和至少贯穿所述电介质层的一个或多个导电连接件，所述导电连接件与所述第二晶片中的导电层电连接，
其中，所述一个或多个导电凸块设置在所述电介质层和所述一个或多个导电连接件上，并且每个导电凸块都通过相应的导电连接件与所述第二晶片中的导电层电连接。
4、根据1所述的晶片堆叠结构，其特征在于，所述金属垫盘结构还包括使所述金属垫盘与所述第二衬底绝缘的绝缘部。
5.根据1所述的晶片堆叠结构，其特征在于，所述接合层包括：
第一子接合层，设置在第二晶片的与第一晶片相反的一侧上，以及
第二子接合层，设置在第三晶片上，
其中所述第一子接合层和所述第二子接合层彼此接合。
6、根据A1所述的晶片堆叠结构，其特征在于，还包括：
形成在所述第二晶片的远离第一晶片的一侧上的保护层，所述保护层覆盖所述金属垫盘，其中，所述TSV还穿通所述保护层。
7、根据1所述的晶片堆叠结构，其中，所述第一晶片和第二晶片中的一个是存储器晶片，另一个是逻辑晶片，并且第三晶片是像素晶片。
8.一种晶片堆叠结构，其特征在于，包括：
第一晶片，包括：
第一衬底，
位于所述第一衬底上的第一绝缘层和设置在所述第一绝缘层中的导电层，所述第一绝缘层具有一个或多个开口，各开口使得所述第一晶片中的导电层的一部分露出，以及
穿通所述第一衬底的金属垫盘结构，所述金属垫盘结构包括金属垫盘，所述金属垫盘与所述第一晶片中的所述导电层电连接；
第二晶片，包括：
第二衬底，
位于所述第二衬底上的第二绝缘层和设置在所述第二绝缘层中的导电层，以及
位于所述第二绝缘层上的接合部，所述接合部包括与所述第二晶片中的导电层电连接的一个或多个导电凸块，
其中，所述一个或多个导电凸块被配置为与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合；
第三晶片，通过接合层与第一晶片接合，所述第三晶片包括：
第三衬底，以及
位于所述第三衬底上的第三绝缘层和设置在所述第三绝缘层中的导电层；以及
晶片穿通通孔件(TSV)，所述TSV穿透所述第三晶片和所述接合层，直至所述金属垫盘，其中，所述TSV穿透所述第三晶片中的导电层并与之电连接，从而提供所述金属垫盘和所述第三晶片中的导电层之间的电连接。
9、根据8所述的晶片堆叠结构，其特征在于，所述导电凸块被配置为与对应的开口匹配。
10、根据8所述的晶片堆叠结构，其特征在于，所述接合部还包括：
位于所述第二绝缘层上的电介质层和至少贯穿所述电介质层的一个或多个导电连接件，所述导电连接件与所述第二晶片中的导电层电连接，
其中，所述一个或多个导电凸块设置在所述电介质层和所述一个或多个导电连接件上，并且每个都通过相应的导电连接件与所述第二晶片中的导电层电连接。
11、根据8所述的晶片堆叠结构，其特征在于，所述金属垫盘结构还包括使所述金属垫盘与所述第一衬底绝缘的绝缘部。
12、根据8所述的晶片堆叠结构，其特征在于，还包括：
形成在所述第一晶片的远离第二晶片的一侧上的保护层，所述保护层覆盖所述金属垫盘，其中，所述TSV还穿通所述保护层。
13.根据8所述的晶片堆叠结构，其特征在于，所述接合层包括：
第一子接合层，设置在第一晶片的与第二晶片相反的一侧上，以及
第二子接合层，设置在第三晶片上，
其中所述第一子接合层和所述第二子接合层彼此接合。
14、根据8所述的的晶片堆叠结构，其特征在于，所述第一晶片和第二晶片中的一个是存储器晶片，另一个是逻辑晶片，并且第三晶片是像素晶片。
15.一种形成晶片堆叠结构的方法，其特征在于，包括：
提供第一晶片，所述第一晶片包括：
第一衬底，以及
位于所述第一衬底上的第一绝缘层和设置在所述第一绝缘层中的导电层，所述第一绝缘层具有一个或多个开口，各开口使得所述第一晶片中的导电层的一部分露出；
提供第二晶片，所述第二晶片包括：
第二衬底，
位于所述第二衬底上的第二绝缘层和设置在所述第二绝缘层中的导电层，以及
位于所述第二绝缘层上的接合部，所述接合部包括与所述第二晶片中的导电层电连接的一个或多个导电凸块；
将所述一个或多个导电凸块与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合；
从所述第二衬底的远离所述第二绝缘层的一侧，形成穿通所述第二衬底的金属垫盘结构，所述金属垫盘结构包括金属垫盘，其中所述金属垫盘与所述第二晶片中的所述导电层电连接；
提供第三晶片，所述第三晶片包括：
第三衬底，以及
位于所述第三衬底上的第三绝缘层和设置在所述第三绝缘层中的导电层；
通过接合层将第三晶片与第二晶片接合；以及
形成晶片穿通通孔件(TSV)，所述TSV穿透所述第三晶片和所述接合层，直至所述金属垫盘，其中，所述TSV穿透所述第三晶片中的导电层并与之电连接，从而提供所述金属垫盘和所述第三晶片中的导电层之间的电连接。
16、根据15所述的方法，其特征在于，提供所述第一晶片包括：
提供第一衬底，
形成位于所述第一衬底上的所述第一绝缘层和设置在所述第一绝缘层中的导电层，以及
在所述第一绝缘层中形成所述一个或多个开口，以暴露所述第一晶片中的导电层的部分。
17、根据15所述的方法，其特征在于，提供所述第二晶片包括：
提供所述第二衬底，以及
形成位于所述第二衬底上的所述第二绝缘层和设置在所述第二绝缘层中的所述导电层，
形成位于所述第二绝缘层上的电介质层和至少贯穿所述电介质层的一个或多个导电连接件，所述导电连接件与所述第二晶片中的导电层电连接，以及
在所述电介质层和所述一个或多个导电连接件上形成所述一个或多个导电凸块，其中每个导电凸块都通过相应的导电连接件与所述第二晶片中的导电层电连接。
18、根据15所述的方法，其特征在于，所述导电凸块被配置为与对应的所述开口匹配。
19、根据15所述的方法，其特征在于，所述一个或多个导电凸块由金属材料构成，
其中，通过高温退火工艺将所述一个或多个导电凸块与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合。
20、根据15所述的方法，其特征在于，所述金属垫盘结构还包括使所述金属垫盘与所述第二衬底绝缘的绝缘部。
21、根据15所述的方法，其特征在于，所述方法还包括：
在所述第二晶片的远离第一晶片的一侧上形成保护层，所述保护层覆盖所述金属垫盘，
其中，所述TSV还穿过所述保护层。
22、根据15所述的方法，其特征在于，通过接合层将所述第三晶片与所述第二晶片接合包括：
在第二晶片的与第一晶片相反的一侧上形成第一子接合层，
在第三晶片上形成第二子接合层，以及
将所述第一子接合层和所述第二子接合层彼此接合。
23、如20所述的方法，其特征在于，通过接合层将所述第三晶片与所述第二晶片接合包括：
在第二晶片的与第一晶片相反的一侧上形成第一子接合层，
在第三晶片上形成第二子接合层，以及
将所述第一子接合层和所述第二子接合层彼此接合，
其中，所述第一子接合层和所述金属垫盘结构的所述绝缘部在同一步骤中形成。
24、根据15所述的方法，其特征在于，形成所述TSV包括：
蚀刻所述第三晶片，以形成穿过所述第三衬底直至所述第三晶片中的导电层的开口，以使得所述第三晶片中的导电层的一部分露出，
进一步进行蚀刻，以使得所述开口延伸穿过该导电层和所述第三绝缘层，直至所述金属垫盘，
以导电材料填充所述开口，从而形成所述TSV。
25、如15所述的方法，其特征在于，所述第一晶片和第二晶片中的一个是存储器晶片，另一个是逻辑晶片，并且第三晶片是像素晶片。
26.一种形成晶片堆叠结构的方法，其特征在于，所述方法包括：
提供第一晶片，所述第一晶片包括：
第一衬底，以及
位于所述第一衬底上的第一绝缘层和设置在所述第一绝缘层中的导电层，所述第一绝缘层具有一个或多个开口，各开口使得所述第一晶片中的导电层的一部分；
提供第二晶片，所述第二晶片包括：
第二衬底，
位于所述第二衬底上的第二绝缘层和设置在所述第二绝缘层中的导电层，以及
位于所述第二绝缘层上的接合部，所述接合部包括与所述第二晶片中的导电层电连接的一个或多个导电凸块；
将所述一个或多个导电凸块与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合；
从所述第一衬底的远离所述第一绝缘层的一侧形成穿通所述第一衬底的金属垫盘结构，所述金属垫盘结构包括金属垫盘，其中所述金属垫盘与所述第一晶片中的所述导电层电连接；
提供第三晶片，所述第三晶片包括：
第三衬底，以及
位于所述第三衬底上的第三绝缘层和设置在第三绝缘层中的导电层；
通过接合层将所述第三晶片和所述第一晶片接合；以及
形成晶片穿通通孔件(TSV)，所述TSV穿透所述第三晶片和所述接合层，直至所述金属垫盘，其中，所述TSV穿透所述第三晶片中的导电层并与之电连接，从而提供所述金属垫盘和所述第三晶片中的导电层之间的电连接。
27、根据26所述的方法，其特征在于，提供所述第一晶片包括：
提供所述第一衬底，
形成位于所述第一衬底上的所述第一绝缘层和设置在所述第一绝缘层中的所述导电层，以及
在所述第一绝缘层中形成所述一个或多个开口，以暴露所述第一晶片中的导电层的部分。
28、根据26所述的方法，其特征在于，提供所述第二晶片包括：
提供第二衬底，以及
形成位于所述第二衬底上的所述第二绝缘层和设置在所述第二绝缘层中的所述导电层，
形成位于所述第二绝缘层上的电介质层和至少贯穿所述电介质层的一个或多个导电连接件，所述导电连接件与所述第二晶片中的导电层电连接，以及
在所述电介质层和所述一个或多个导电连接件上形成一个或多个导电凸块，其中每个导电凸块都通过相应的导电连接件与所述第二晶片中的导电层电连接。
29、根据26所述的方法，其特征在于，所述导电凸块被配置为与对应的所述开口匹配。
30、根据26所述的方法，其特征在于，所述一个或多个导电凸块由金属材料构成，
其中通过高温退火工艺将所述一个或多个导电凸块与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合。
31、根据26所述的方法，其特征在于，所述金属垫盘结构还包括使所述金属垫盘与所述第一衬底绝缘的绝缘部。
32、如26所述的方法，其特征在于，所述方法还包括：
在所述第一晶片的远离第二晶片的一侧上形成保护层，所述保护层覆盖所述金属垫盘，
其中，所述TSV还穿过所述保护层。
33、根据26所述的方法，其特征在于，通过接合层将所述第三晶片与所述第一晶片接合包括：
在第一晶片的与第二晶片相反的一侧上形成第一子接合层，
在第三晶片上形成第二子接合层，以及
将所述第一子接合层和所述第二子接合层彼此接合。
34、如31所述的方法，其特征在于，通过接合层将所述第三晶片与所述第一晶片接合包括：
在第一晶片的与第二晶片相反的一侧上形成第一子接合层，
在第三晶片上形成第二子接合层，以及
将所述第一子接合层和所述第二子接合层彼此接合，
其中，所述第一子接合层和所述金属垫盘结构的所述绝缘部在同一步骤中形成。
35、根据26所述的方法，其特征在于，形成所述TSV包括：
蚀刻所述第三晶片，以形成穿过所述第三衬底直至所述第三晶片中的导电层的开口，以使得所述第三晶片中的导电层的一部分露出，
进一步进行蚀刻，以使得所述开口延伸穿过该导电层和所述第三绝缘层，直至所述金属垫盘，
以导电材料填充所述开口，从而形成所述TSV。
36、如26所述的方法，其特征在于，所述第一晶片和第二晶片中的一个是存储器晶片，另一个是逻辑晶片，并且第三晶片是像素晶片。
37、一种图像感测装置，其特征在于，包括：根据1-14中任一项所述的晶片堆叠结构。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
上述描述可以指示被“连接”或“耦合”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦合”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦合”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

Claims (10)

1.一种晶片堆叠结构，其特征在于，包括：
第一晶片，包括：
第一衬底，以及
位于所述第一衬底上的第一绝缘层和设置在所述第一绝缘层中的导电层，所述第一绝缘层具有一个或多个开口，各开口使得所述第一晶片中的导电层的一部分露出；
第二晶片，包括：
第二衬底，
位于所述第二衬底上的第二绝缘层和设置在所述第二绝缘层中的导电层，
位于所述第二绝缘层上的接合部，所述接合部包括与所述第二晶片中的导电层电连接的一个或多个导电凸块，以及
穿通所述第二衬底的金属垫盘结构，所述金属垫盘结构包括金属垫盘，其中所述金属垫盘与所述第二晶片中的所述导电层电连接，
其中，所述一个或多个导电凸块被配置为与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合；
第三晶片，通过接合层与第二晶片接合，所述第三晶片包括：
第三衬底，以及
位于所述第三衬底上的第三绝缘层和设置在所述第三绝缘层中的导电层；以及
晶片穿通通孔件(TSV)，所述TSV穿透所述第三晶片和所述接合层，直至所述金属垫盘，其中，所述TSV穿透所述第三晶片中的导电层并与之电连接，从而提供所述金属垫盘和所述第三晶片中的导电层之间的电连接。
2.根据权利要求1所述的晶片堆叠结构，其特征在于，所述导电凸块被设置为与对应的所述开口匹配。
3.根据权利要求1所述的晶片堆叠结构，其特征在于，所述接合部还包括：
位于所述第二绝缘层上的电介质层和至少贯穿所述电介质层的一个或多个导电连接件，所述导电连接件与所述第二晶片中的导电层电连接，
其中，所述一个或多个导电凸块设置在所述电介质层和所述一个或多个导电连接件上，并且每个导电凸块都通过相应的导电连接件与所述第二晶片中的导电层电连接。
4.根据权利要求1所述的晶片堆叠结构，其特征在于，所述金属垫盘结构还包括使所述金属垫盘与所述第二衬底绝缘的绝缘部。
5.根据权利要求1所述的晶片堆叠结构，其特征在于，所述接合层包括：
第一子接合层，设置在第二晶片的与第一晶片相反的一侧上，以及
第二子接合层，设置在第三晶片上，
其中所述第一子接合层和所述第二子接合层彼此接合。
6.根据权利要求A1所述的晶片堆叠结构，其特征在于，还包括：
形成在所述第二晶片的远离第一晶片的一侧上的保护层，所述保护层覆盖所述金属垫盘，其中，所述TSV还穿通所述保护层。
7.根据权利要求1所述的晶片堆叠结构，其中，所述第一晶片和第二晶片中的一个是存储器晶片，另一个是逻辑晶片，并且第三晶片是像素晶片。
8.一种晶片堆叠结构，其特征在于，包括：
第一晶片，包括：
第一衬底，
位于所述第一衬底上的第一绝缘层和设置在所述第一绝缘层中的导电层，所述第一绝缘层具有一个或多个开口，各开口使得所述第一晶片中的导电层的一部分露出，以及
穿通所述第一衬底的金属垫盘结构，所述金属垫盘结构包括金属垫盘，所述金属垫盘与所述第一晶片中的所述导电层电连接；
第二晶片，包括：
第二衬底，
位于所述第二衬底上的第二绝缘层和设置在所述第二绝缘层中的导电层，以及
位于所述第二绝缘层上的接合部，所述接合部包括与所述第二晶片中的导电层电连接的一个或多个导电凸块，
其中，所述一个或多个导电凸块被配置为与通过所述一个或多个开口露出的所述第一晶片中的导电层的部分键合；
第三晶片，通过接合层与第一晶片接合，所述第三晶片包括：
第三衬底，以及
位于所述第三衬底上的第三绝缘层和设置在所述第三绝缘层中的导电层；以及
晶片穿通通孔件(TSV)，所述TSV穿透所述第三晶片和所述接合层，直至所述金属垫盘，其中，所述TSV穿透所述第三晶片中的导电层并与之电连接，从而提供所述金属垫盘和所述第三晶片中的导电层之间的电连接。
9.根据权利要求8所述的晶片堆叠结构，其特征在于，所述导电凸块被配置为与对应的开口匹配。
10.根据权利要求8所述的晶片堆叠结构，其特征在于，所述接合部还包括：
位于所述第二绝缘层上的电介质层和至少贯穿所述电介质层的一个或多个导电连接件，所述导电连接件与所述第二晶片中的导电层电连接，
其中，所述一个或多个导电凸块设置在所述电介质层和所述一个或多个导电连接件上，并且每个都通过相应的导电连接件与所述第二晶片中的导电层电连接。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109727848A (zh) * 2018-12-29 2019-05-07 长江存储科技有限责任公司 一种三维存储器的制造方法
CN110945660A (zh) * 2019-11-12 2020-03-31 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备
CN111128974A (zh) * 2018-11-01 2020-05-08 长鑫存储技术有限公司 晶圆堆叠方法与晶圆堆叠结构
WO2020210928A1 (en) * 2019-04-15 2020-10-22 Yangtze Memory Technologies Co., Ltd. Integration of three-dimensional nand memory devices with multiple functional chips
CN111819689A (zh) * 2020-01-20 2020-10-23 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备
CN113838823A (zh) * 2019-03-29 2021-12-24 长江存储科技有限责任公司 晶片键合结构及其制作方法
WO2022236712A1 (en) * 2021-05-11 2022-11-17 Innoscience (suzhou) Semiconductor Co., Ltd. Integrated semiconductor device and method for manufacturing the same
CN115425004A (zh) * 2022-09-21 2022-12-02 苏州通富超威半导体有限公司 封装结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103296014A (zh) * 2012-02-28 2013-09-11 刘胜 扇出晶圆级半导体芯片三维堆叠封装结构及工艺
US20160056196A1 (en) * 2014-08-20 2016-02-25 Taiwan Semiconductor Manufacturing Company Ltd. Conduction layer for stacked cis charging prevention
US20160204154A1 (en) * 2013-09-06 2016-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Apparatus and Method
CN106960835A (zh) * 2016-01-12 2017-07-18 台湾积体电路制造股份有限公司 具有堆叠半导体管芯的半导体器件结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103296014A (zh) * 2012-02-28 2013-09-11 刘胜 扇出晶圆级半导体芯片三维堆叠封装结构及工艺
US20160204154A1 (en) * 2013-09-06 2016-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Apparatus and Method
US20160056196A1 (en) * 2014-08-20 2016-02-25 Taiwan Semiconductor Manufacturing Company Ltd. Conduction layer for stacked cis charging prevention
CN106960835A (zh) * 2016-01-12 2017-07-18 台湾积体电路制造股份有限公司 具有堆叠半导体管芯的半导体器件结构

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128974A (zh) * 2018-11-01 2020-05-08 长鑫存储技术有限公司 晶圆堆叠方法与晶圆堆叠结构
CN109727848A (zh) * 2018-12-29 2019-05-07 长江存储科技有限责任公司 一种三维存储器的制造方法
CN113838823A (zh) * 2019-03-29 2021-12-24 长江存储科技有限责任公司 晶片键合结构及其制作方法
US11923339B2 (en) 2019-04-15 2024-03-05 Yangtze Memory Technologies Co., Ltd. Integration of three-dimensional NAND memory devices with multiple functional chips
US11031377B2 (en) 2019-04-15 2021-06-08 Yangtze Memory Technologies Co., Ltd. Integration of three-dimensional NAND memory devices with multiple functional chips
WO2020210928A1 (en) * 2019-04-15 2020-10-22 Yangtze Memory Technologies Co., Ltd. Integration of three-dimensional nand memory devices with multiple functional chips
WO2021092777A1 (zh) * 2019-11-12 2021-05-20 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备
CN110945660B (zh) * 2019-11-12 2024-01-23 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备
CN110945660A (zh) * 2019-11-12 2020-03-31 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备
CN111819689A (zh) * 2020-01-20 2020-10-23 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备
WO2021146860A1 (zh) * 2020-01-20 2021-07-29 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备
CN111819689B (zh) * 2020-01-20 2024-05-31 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备
WO2022236712A1 (en) * 2021-05-11 2022-11-17 Innoscience (suzhou) Semiconductor Co., Ltd. Integrated semiconductor device and method for manufacturing the same
US11967519B2 (en) 2021-05-11 2024-04-23 Innoscience (suzhou) Semiconductor Co., Ltd. Integrated semiconductor device and method for manufacturing the same
US11967521B2 (en) 2021-05-11 2024-04-23 Innoscience (suzhou) Semiconductor Co., Ltd. Integrated semiconductor device and method for manufacturing the same
CN115425004A (zh) * 2022-09-21 2022-12-02 苏州通富超威半导体有限公司 封装结构及其形成方法

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