JPS63318165A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタに係り、特にｎ十型キャ
ップ層を厚膜化した構造のヘテロ接合半導体装置に関す
る。

〔従来の技術〕

従来、ヘテロ接合界面に形成される２次元電子ガスをト
ランジスタの能動層に利用したデバイスにおいて、高性
能化のための一方法として、ソース・ゲート間抵抗の低
減化が要求されていた。

その一方法として、ｎ＋−ＧａＡｓ　　キャップ層を厚
膜化した方法が提案されている（第２図）。

この方法は、キャップ層を厚くすることにより。

キャップ層シート抵抗を小さくし、ソース抵抗の低抵抗
化を図っている（応用物理学会予稿集（１９８６年４月
）３Ｐ−Ｔ−１１参照）、また、この技術においては、
ｎ＋−ＧａＡｓ　　キャップ層３４をすセスエッチした
後、ゲート電極３６がｎ　−＾Ｑｏ、ａＧａｏ、ｘＡｓ
３３　上に形成される。従って、制御性よくｎ÷−Ｇ　
ａ　Ａ　ｓ　　キャップ層３４のみをエツチングする必
要がある。選択的にＧ　ａ　Ａ　ｓをエッチするために
、　ＣＣＱ　ｚ　Ｆ　ｚ　＋Ｈｅをエッチャントとした
ドライエツチングの方法が知られている。

〔発明が解決しようとする問題点〕

高耐圧化のためにはｎ＋−ＧａＡｓ　キャップ層３４を
選択的にエツチングし、ゲート電極３６とｎ　＋　−Ｇ
　ａ　Ａ　ｓキャップ層３４の間に０．２ｐｍ程度のす
き間を設ける必要があった。そのためには、Ｇ　ａ　Ａ
　ｓ換算に２．１．２μｍ程度のエツチングが必要であ
る。その際、メサ段差部のアンドープＧ　ｎ　Ａ　Ｓバ
ッファー層２がエツチングされるため、１μｍ以上の段
差が生じ、ゲート断線を起こしやすかった。

本発明の目的は、ゲート断線を起こしにくい構造を提供
することにある。

〔問題点を屏決するための手段〕

上記目的は、メサ段差部のアンドープＧ　ａ　Ａ　ｓ等
より成るバッファー層を薄くし、かつ、一方の面にＡ　
Ｑ　ＧａＡｓ層　Ｇ　ａ　Ａ　ｓ超格子層又はＡ　Ｑ　
ＧａＡｓ単一層等のエツチングストッパ一層を設けて、
バッファー層のエツチング量を減らすことにより、達成
される。

〔作用〕

第１図（ａ）は本発明のＦＥＴの断面図である。

アンドープＧ　ａ　Ａ　ｓ　／アンドープＡ　ｎ　Ｇａ
Ａｓ超格子層もしくは、Ａ　Ｑ　ＧａＡｓ単一層３を設
けたことにより、ゲートリセス部形成のためのＧ　ａ　
Ａ　ｓドライエツチングの際、超格子層もしくはＡ　Ｑ
　ＧａＡｓ単一層３内のいずれかのＡｌＧａＡｓＸ５が
ストッパ一層として働き、大きな段差を生じず、ゲート
電極の断線を防止できる。

〔実施例〕

以下、本発明の詳細な説明する。

実施例１ 第１図、第３図及び第４図を用いて説明する。

まず半絶縁性ＧａＡｓ基板１上に、ＭＢＥ　（分子線エ
ピタキシ）装置により、基板温度６００Ｃ（通常５５０
℃〜６５０℃）の条件のもとで、アンドープＧ　ａ　Ａ
　ｓ層２（厚さ；５００ｎｍ）、アンドープＡｌＧａＡ
ｓ／アンドープＧ　ａ　Ａ　ｓ超格子層３（厚さ；３０
０ｎｍ）、アンドープＧ　ａ　Ａ　ｓ層４（厚さＨ５０
ｎｍ）、アンドープＡ　Ｉｉ　ｏ、ａＧａｏ、７Ａｓ層
５（厚さ；２行ｍ（通常２〜６ｎｍ））、ｎ＋−Ａ　Ｑ
　ｘＧａｘ−ｘＡｓ層６（濃度：　２．３　Ｘ　１０”
ｍ−’、厚さ；２５層ｍ）、アンドープＡ　ｎ　ｘＧａ
ｔ−ｘＡｓ　ｌ’Ｊ　７ＣＭ、さ；　１０層ｍ）、ｎ＋
−ＧａＡｓ層８（濃度３．５　Ｘ　Ｉ　Ｑ１８ｍ−’、
厚さ：１６０ｎｍ）を、順次エピタキシャル成長する（
第３図（ａ））。

アンドープＡｌＧａＡｓ／アンドープＧ　ａ　Ａ　ｓ超
格子層３は、第３図（ｂ）に示すように、各層の厚さを
２０層ｍとし、１５層設けることにより、３００ｎｍの
厚さにした。

また、ｎ＋−＾Ｑ　ｘＧａｔ−ｘＡｓ層６、アンドープ
Ａ　Ｑ　ｘＧａｌ−ｘＡｓ層７は、第１図（ｂ）に示す
ように、Ａｌ組成比を０．３より０．１程度まで（Ａｌ
セルの温度を１１６５℃より１０９２℃に下げることに
対応）変化させた。

次に、ホトレジスト４１をマスクとして、メサエッチン
グを行なう（第３図（ｃ））、その際、エツチングは、
ＨＦ　：　ＨｚＯｚ　：　ＨｚＯ＝　１　：　２　：２
０のウェットエツチング液を用いた。このエツチング液
を用いることにより、テーパー角６８度という、ゆるや
かな傾斜をもつメサ形状が得られた。

次にスペーサー５ｉＯｚ膜４２（４００ｎｍ）をＣＶＤ
法により形成し１通常のホトリソグラフィ技術を用い、
ソース電極（Ｓ）９及びドレインｆｔ電極（Ｄ）１１を
リフトオフ法により形成した。

電極材料はＡ　ｕ　／　Ｎ　ｉ　／　Ａ　ｕ　（３ｅ、
アロイ条件は４００℃、２分である（第３図（ｄ））。

次に電子線直接描画技術を用いて、ゲート電極（Ｇ）１
０を形成した。ＥＢシスト４３（例えば。

ＮＰＲ）は、現像前後において、プリベーク温度１００
℃、ポストベーク温度９０℃の条件の下で熱処理を行な
い、開口部の広がりを抑えた（第３図（ｅ））＠　５ｉ
Ｏｚ　４２の孔あけは、ＨＦ系エツチング液に２行なっ
たが、ドライエツチングの方法を用いてもよい。その際
には、エツチング比Ｘ（ＣｚＦａ／ＣＨＦａ）の圧力と
プラズマ放電のパワーの最適化により、レジストとの選
択比を少な配とも６以上にとることが必要である０次に
、ＥＢレジスト４３をマスクにして、ｎ＋＝ＧａＡｓキ
ャップ層８のリセスエッチングをＣＣＱｘＦｚｌＨｅ系
のガスを用いたドライエツチング法にて行なう、ＣＣＪ
ｌｚＦｉ、Ｈｅのガス圧をそれぞれ２．５Ｐａ、パワー
を２００Ｗとし、ＲＩＥ装置を用いて行なう、　Ｇ　ａ
　Ａ　ｓ　／ＡｌＧａＡｓのエツチング比は、Ａｌ組成
比０．３　（７）場合には２０００程度、０．１の場合
でも２００程度得られた。本実施例では、Ａ　Ｄ、　ｘ
Ｇａｚ−ｘＡｓ層７のｎ＋−ＧａＡｓキャップ層８に−
隣接する部分のＡＩ２組成は０．１　であるので、選択
比としては十分であり、制御性良くリセスエッチを行な
うことができた。また、素子の高耐圧化のために、ｎ＋
−ＧａＡｓキャップ層８は、０．２μｍ程度のサイドエ
ツチング１３を行なった。サイドエツチングは、Ａ　Ｑ
　ｘＧａｘ−ｘＡｓ層７とＧａＡｓキャップ層８の選択
性が高いので下地のＡ　Ｑ　ｘＧａｘ−ｘＡｓ層７をエ
ツチングすることなく、バルクのＧ　ａ　Ａ　ｓに換算
して１．２μｍ程度エツチングする条件にて達成できた
。

次に、ゲート電極（Ｇ）１０を上記ＥＢレジストをマス
クとして、リフトオフ法により形成した。

第３図（ｆ）、ゲート材料はＡｌを用い、厚さは５００
ｎｍである。ゲート長は、０．３μｍであり、ゲート幅
は１５０μｍであった。

また、ゲートパッド引き出し部は、アンドープＧａＡｓ
／アンドープＡ　Ｑ　ＧａＡｓ超格子にり３上に形成さ
れるが、アンドープＧ　ａ　Ａ　ｓバッファー層４を５
０ｎｍと薄くしたことと、超格子バッファー層３を用い
たことにより、段差部での断線は生じなかった。（第４
図）。

以上の方法により、ＦＥＴを作製した結果、ソースｇ抗
ｏ、５Ω／ｒｒｒｎ、相互コンダクタンス、３２０ｍ　
ｓ　／　ｍが得られた。また、高周波特性として。

１２ＧＨｚでは、ＮＦ　＝０．７　ｄ　Ｂ、　Ｇａ１ｎ
＝　１２ｄＢ、１８ＧＨｚでは、ＮＦ＝１．０ｄＢ、Ｇ
ａ１ｎ＝１０ｄＢが得られた。

本実施例では、ｎ＋−ＡｌｘＧａｘ−ｘＡｓ層６、アン
ドープＡ　Ｑ　ｘＧａｓ−ｘＡｓ層７のＡｌ組成比は、
０．３より０．１　まで傾斜させたが、ドライエツチン
グにより、Ｇ　ａ　Ａ　ｓ　／ＡｌＧａＡｓの選択比が
大きくとれる領域でありさえすれば問題はない。例えば
、０．０４程度のＡｌｆｌ成比のＡ　１１　ｘＧａｘ−
ｘＡｓでもＧａＡｓとのエツチングレート比は１００倍
程度あるため、傾斜組成比は０．３より０．０４でも差
しつかえない。また、本実施例ではゲート直下にアンド
ープＡ　Ｑ　ｘＧａｓ−ｘＡｓ層７を用いたが、：ａ度
が２Ｘ１０１７■−δ以下のｎ　−Ａ　Ｑ　ｘＧａｌ−
ｘＡｓを用いてもよい。また、ゲート金属材料としてＡ
ｌを用いたが、Ａｌ−Ｔｉでもちろんよい。

この場合、ＴｉとＡ　Ｑ　ＧａＡｓの密着性がよいので
。

ゲート金属をリフトオフする工程において、超音波洗浄
も可能となる。

実施例２ 本実施例は、ＡＩ２傾斜組成部６，７の結晶成長以外は
、実施例１と同じであるので、この部分について第５図
を用いて記述する。

実施例１と同様にして半導体Ｒ’ｌ　５まで形成した後
、ｎ＋−Ａｌｏ、ａＧａｏ、ｘＡｓ層６′　（濃度；　
３　Ｘｌ０１６ｃｘｒ　−Ｂ）を１５ｎｍ形成し、続い
て、ｎ＋−ＡｌにａＡｓ／ｎ＋ＧａＡｓ超格子層６’　
　（′ａ変度；Ｘ１０１ｇａｍ−８）　をｌｏｎｍ、７
’／ドープ八ＱＧａＡｓ／アンドープＧ　ａ　Ａ　ｓ超
格子層７′を１０ｎｍを形成し、続いて実施例１と同様
にｎ＋−ＧａＡＳ　層８を形成する。

以下、実施例１と同様のプロセスにて、ＦＥＴを作製し
た。素子特性は、実施例１のものと同程度であったが、
ウェーハ間、及びウェーハ内バラツキが非常に小さく、
歩止まりが２０％向上した。

この方法によれば、ＭＢＥ結晶成長のＥＡｌセルの温度
を一定に保つため、膜厚及び不純物濃度の制御性がよく
なり、量産化に好適である。

さらに、ゲート形成の際のｎ＋−ＧａＡｓ　　キャップ
層のサイド王ツチング工程において、アンドープＡ　Ｑ
　ＧａＡｓ／アンドープＧａＡｓ　　超格子層７′の最
上層であるＡ　Ｑ　ｘＧａｌ−ｘＡｓ層のＡｌ、組成比
Ｘは０．３であるため、ドライエツチングのＡ　Ｑ　Ｇ
ａＡｓ／　Ｇ　ａ　Ａ　ｓ選択比は大きく、制御性に優
れている。

実施例３ 本実施例は、アンドープＡ　ｎ　ｏ、ａＧａｏ、７Ａｓ
層５の膜厚仕様と、結晶成長後、隣間アニールすること
以外は、実施例２と同じであるので、この部分について
のみ説明する。

まず、実施例２と同様に、ＭＢＥ法により、各層を形成
するが、この際、アンドープ Ａ　Ｑ　ｏ、５Ｇａｏ、７Ａｓ層５の膜厚を４ｎｍ　〜
６ｎｍと少し厚くしておく６次に結晶成長後、隣間アニ
ール法により、８５０℃３秒〜１０秒の条件のもとで。

熱処理を行なう、その後の工程は実施例２と同様にした
０作製したＦＥＴは、アンドープＡ　Ｑ　ＧａＡｓスペ
ーサ一層５が厚めにもかかわらず、ソース抵抗は、０．
４Ω／−とより低減できた。また、相互コンダクタンス
は、３４０　ｍ　Ｓ　／　ｔｒａが得られ、高周波特性
として、１２ＧＨｚ　　では、ＮＦ＝０．６ｄ　Ｂ、　
Ｇａ１ｎ”　１３　ｄ　Ｂ、１８ＧＨｚ　　では、ＮＦ
＝０．９５ｄＢ、Ｇａ１ｎ＝１０．５ｄＢが得られた。

本実施例では、超格子によるＡｌ傾斜組成層６’　、６
’　、７’　が、熱処理により、よりなめらかな傾斜組
成とすることを利用している６また、アンドープＡｌｏ
、δＧａｏ、７Ａｓスペーサ一層５は厚くしたが熱処理
により、不純物が拡散するため実効的なアンドープ層厚
は薄くなり、ソース抵抗を高くせず、むしろ低抵抗化で
きた。

〔発明の効果〕

本発明によれば、低ソース抵抗、高耐圧のヘテロ接合Ｆ
ＥＴを歩留良く作製することができる。

【図面の簡単な説明】

第１図（ａ）は本発明の実施例１のヘテロ接合ＦＥＴの
断面図、第１図（ｂ）は、傾斜組成Ａ　Ｑ　ｘＧａｔ−
ｘＡｓ層の膜厚方向に対するＡｌ組成比を示す図、第２
図は、従来構造のＦＥＴの断面図、第３図は実施例１を
説明するためのプロセスフロー図、第４図は実施例１の
断線防止を説明したゲートパッド部の断面図、第５図（
ａ）および（ｂ）は、それぞれ超格子によるＡｆｌ傾斜
組成層の断面図および膜厚方向のＡｌ組成比を示す図で
ある。 １−　Ｇ　ａ　Ａ　ｓ基板、２−・・アンドープＧ　ａ
　Ａ　ｓ、３・・・アンドープＡ　Ｑ　ＧａＡｓ／アン
ドープＧ　ａ　Ａ　ｓ　超格子層又はＡ　Ｑ　ＧａＡｓ
単一層、４・・・アンドープＧａＡｓ層。 ５・・・アンドープＡｌＧａＡｓ層、６・・・Ａｌ傾斜
組成ｎ＋−ＡｌＧａＡｓ層、６　’　−　ｎ　”　　Ａ
　Ｑ　ＧａＡｓ、６’・・・ｎ＋−ＡｌＧａＡｓ層　ｎ
＋−Ｇ　ａ　Ａ　ｓ　超格子層、７・・・Ａｌ傾斜組成
アンドープＡ　Ｑ　ＧａＡｓ層、７′・・・アンドープ
−Ａ　Ｑ　ＧａＡｓ／アンドープＧ　ａ　Ａ　ｓ超格子
層。 ８．３４−ｎ＋−ＧａＡｓ層、９　、３５−・・ソース
電極、１０．３６・・・ゲート電極、１１．３４・・・
ドレイン電極、１２・・・ゲート電極とｎ＋−ＧａＡｓ
　層とのすき間、１３・・・Ｇ　ａ　Ａ　ｓドライエッ
チによるサイトエッチ、３１・・・２次元電子ガス、３
２・・・アンドープＡ　Ｑ　ＧａＡｓ、３２−　ｎ　−
Ａ　Ｑ　ＧａＡｓ、４１−・・ホトレジスト、４２・・
・５ｉＯｚ膜、４３・・・ＥＢレジ第　ｌ　図 Ａ渣馳　（ｂ） ／３　プづト工汗ン２°ｌ：ｊ６Ｖさル丹第　２　図 躬　４　図

Claims (1)

1. 【特許請求の範囲】 １、ヘテロ接合界面に形成される２次元電子ガスを能動
   層に利用し、ゲート電極をキャップ層により形成される
   リセス部に形成した電界効果トランジスタにおいて、上
   記能動層に対し上記キャップ層と反対側に形成したバッ
   ファー層と、該バッファー層の上記能動層側とは反対の
   面に形成したエッチングストッパーを有することを特徴
   とするヘテロ接合半導体装置。 ２、上記キャップ層はｎ＾＋型ＧａＡｓであり、上記バ
   ッファー層はアンドープＧａＡｓであり、上記ストッパ
   ーはアンドープ（又はＰ＾−）ＧａＡｓ／アンドープ（
   又はｐ＾−）ＡｌＧａＡｓ超格子層あるいは単一ＡｌＧ
   ａＡｓ層である特許請求の範囲第１項の記載のヘテロ接
   合半導体装置。 ３、上記キャップ層と上記能動層の間に、ゲート電極側
   に近づくにつれて単調減少しかつ０とはならない実効的
   Ａｌ傾斜組成比を有する ＡｌＧａＡｓ層を形成して成る特許請求の範囲第２項に
   記載のヘテロ接合半導体装置。