JPS63104485A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、特に多層エピ
タキシャル層中の特定のエピタキシャル層へ電極を形成
するのに好適な半導体装置の製造方法に関する。

〔従来の技術〕

従来の選択ドープ電界効果トランジスタに於るエンハン
スメント型ＦＥＴのゲート電極形成手順を第２図（ａ）
〜（ｅ）に示す。各断面図は第１図Ｂ−Ｂ’断面の方位
である従来法では、（ａ）に示す様な、半絶縁性基板１
上にアンドープＧａＡｓ２、アンドープＡ　１２　Ｇａ
Ａｓ　３、ｎ型Ａ　Ｑ　ＧａＡｓ４、ｎ型Ｇ　ａ　Ａ　
ｓ　５を積層した結晶構造を用いたＦＥＴのゲート電極
を形成する際、まず全面に絶縁膜１５を形成し、ホトレ
ジスト９をマスクとして絶縁膜１５及びアンドープＡ　
Ｑ　ＧａＡｓ層３までの半導体層をエツチング除去し、
素子の分離溝１６を形成する（ｂ）。次に（ｃ）に示す
ように絶縁膜１７を全面に被着する。続いてホトレジス
トによりゲート電極用のバタン形成を行ない、絶縁膜１
７さらにｎ型Ｇ　ａ　Ａ　ｓ　５をドライエツチングに
より除去する。

ｎ型Ｇ’ａＡｓ５をエツチングする時、ＣＵ系ガスを用
いた反応性イオンエツチングにより、ＧａＡｓはＡ　Ｑ
　ＧａＡｓに比して２００倍の速度でエツチングされる
ため、ｎ型Ａ　Ｑ　ＧａＡｓ層４を残し選択的にｎ型Ｇ
　ａ　Ａ　ｓ　５のみを除去することができる。しかし
、溝部１６の底部はＧ　ａ　Ａ　ｓ層２が露出している
ためエツチングが進み、溝部１６の深さは２倍以上深く
なる。次に（ｅ）に移り、リフ１−オフ法によりゲート
電極８が形成される。以上従来法では、ｎ型Ｇ　ａ　Ａ
　ｓ層５を除去する際、同時に溝部］６もエツチングさ
れるため、溝の深さが増加し、ゲート電極形成時に、電
極８が断線するという問題があった。

〔発明が解決しようとする問題点〕

上記従来技術は、前述の如くゲート電極形成時のｎ＋Ｇ
ａＡｓ　エツチング時に、素子間分離のために形成した
溝部も同時にエツチングされる点について配慮されてお
らず、溝部の段差が増加することによって、ゲート電極
が断線するという問題があった。

本発明の目的は、前記溝部のエツチングを抑止し電極の
断線を防ぐことにある。

〔問題点を解決するための手段〕

上記目的は、素子間分離のために設けた溝部の底部及び
側壁部に選択的に底部を形成する半導体層に比してエツ
チング速度が小さく、かつ前記半導体層に比して抵抗の
高い絶縁膜あるいは、半導体層を形成することにより達
成される。

〔作用〕

第１図に示す如く、素子分離のために形成した溝の底部
及び側壁部に、アンドープＧ　ａ　Ａ　ｓ層２に比して
エツチング速度の十分小さい溝の保ゴ膜６を形成するこ
とにより、ｎ型Ｇ　ａ　Ａ　ｓエツチング時に於ても、
Ｇ　ａ　Ａ　ｓ層２にエツチングが進行することがない
ため、溝の段差は大きくならず、ゲート電極の断線が防
止可能となる。

〔実施例〕

以丁、発明の実施例により説明する。

実施例では半導体基板としてＧ　ａ　Ａ　ｓを使用すル
場合について説明するが、他のＴｙｌ　ｐ　、　ＩｎＧ
ａＡｓ。

Ａ　ｎ　ＧａＡｓ　、丁ｎＡＱ　Ａｓ、　ＩｎＧａＡｓ
Ｐ等の化合物半導体においても実施可能である。

実施例１ 第３図（ａ）〜（ｅ）に第１の実施例の製造手順を示す
。各断面図は第１図Ｂ−Ｂ’断面と同一の面である。ま
ず（ａ）において、半絶縁性ＧａＡｓ基板１の上に、分
子線エピタキシー法（ＭＢＥ法）又は、有機金属化学気
相成長法（○Ｍ−ＶＰＥ法）によりアンドープＧａＡｓ
層２（膜厚１μｍ）、アンドープＡ　Ｑ　ＧａＡｓ層３
　（６０人）、ｎ型Ａ　ｎ　ＧａＡｓ層４　（３００人
、ｎ〜２Ｘ１０１Ｂ国−８）、ｎ型Ｇ　ａ　Ａ　ｓ層５
　（１６００人）を積層し、所謂選択ドープヘテロ接合
の結晶構造を作製する。さらに、ＣＶＤ法によりＳｉ○
２膜７（膜厚５００ｎｍ）を全面に被着し、次にエツチ
ングマスクとしてホトレジスト９を形成する。次に（ｂ
）に移り、まず反応性イオンエツチンングまたは、フッ
酸系湿式エツチングにより、ホトレジスト９をマスクと
して５ｉＯｚ７を除去する。次に、アンモニア系の湿式
エツチングまたはプラズマエツチングにより、ｎ型Ｇ　
ａ　Ａ　ｓ層５、ｎ型層ＡＧａＡ＋ｑ層４、アンドープ
ＡＱＧａＡｓ層３を除去しりセス構造を形成する。次に
（ｃ）に移り、光ＣＶＤ又はスパッタリング法またはＥ
ＣＲプラズマＣＶＤ法により１００℃以下の低温にてＳ
ｉＮ膜２膜製０着する。

さらに、リフトオフ法により、ホトレジスト９及び、ホ
トレジスト」二の５ｉＮ６を除去し、溝の底部及び側壁
のみにＳｉＮを残す。

次に（ｄ）に移りＳｉＯ２膜（膜厚２００ｎｍ）を全面
に被着する。次に（ｅ）に移り、ゲート電極を形成する
部分をホトレジストによりパターン形成する。続いてホ
トレジストをマスクとしてフッ素系ガスの反応性イオン
エツチングによりＳｉＯ２を除去する。この時、エツチ
ングチャンバ内のプラズマの発光分光分析を行なうこと
により、５ｉ０２のみを選択的に除去することが出来、
Ｓ　ｊ、　Ｎはエッチされずに残る。次に、エンハンス
メント型１”ＥＴを形成するために、ｎ型Ｇ　ａ　Ａ　
ｓ層゛５をＣＣＱｔＦｚ＋　Ｉ−１２ガス系の５反応性
イオンエツチングにより選択的に除去する。この時、ｎ
型Ａ　ｎ　ＧａＡｓ層４及びＳ　ｊ、　Ｎ膜６はＧ　ａ
　Ａ　ｓに比して１．　／　２００以下のエッチ速度で
あるため、ｎ型Ａ　Ｑ　ＧａＡｓ層４はほとんどエツチ
ングを受けず、また、アンドープＧａＡｓ層２はＳｉＮ
で保護されているため全くエツチングされることはない
。続いてリフトオフ法によりゲート電極８を堆積し、エ
ツチング段差の小さい電極が形成される。尚、Ｓ　ｉ　
０２膜７とＳｊＮ膜６の形成を逆とした場合に於ても反
応性イオンエツチング時に十分な選択比を得られるため
同様の製造方法を達成することができる。

実施例２ 第４図（ａ）〜（ｃ）により第２の実施例の製造手順を
示す。第３図（、）〜（ｄ）と同一の製造手順によりホ
トレジストをマスクとしてＳ　ｉ　０２を除去した図を
（ａ）に示す。次に（ｂ）に移り、実施例１と同一の手
順でｎ型Ｇ　ａ　Ａ　ｓ層５を除去する。続いてＳｉ、
Ｎ１１１２０を反応性イオンエツチング又はフッ酸系の
湿式エツチングにより除去する。次に（ｃ）に移り、リ
フトオフ法によりゲート電極８を形成する。

実施例３ 第５図（ａ）、（ｂ）に第３の実施例の製造手順を示す
。第３図（ｂ）のように、不要部のｎ型Ｇ　ａ　Ａ　ｓ
層５、ｎ型Ａ　ｆｌ　ＧａＡｓ層４、アンドープＡ　Ｑ
　ＧａＡｓ層３を選択的に除去した後、ホトレジスト９
を除去する。次に、第５図（ａ）に示す通り○Ｍ−ＶＰ
Ｅ法又はＭＯ−ＭＢＥ法により、溝部の底部及び側壁部
のみに選択的にＡＱＧａＡｓｌＯをエピタキシャル成長
する。次に第５図（ｂ）に移り、Ｓｉ○２膜７をフッ酸
により除去し、さらに反応性イオンエツチングによりｎ
型Ｇ　ａ　Ａ　３層５を選択的に除去する。この時、実
施例］に示した通り、ｎ型Ａ　Ｑ　ＧａＡｓ層４及びＡ
ＱＧａＡｓｌＯは、エツチング速度が小さいため、はと
んど減少しない。

続いてリフトオフ法によりゲート電極８を形成する。

〔発明の効果〕

本発明によれば、素子分離のために形成する溝の底部及
び側壁部に溝部を構成する材料に比してエツチングしこ
対する抵抗が高く、エツチング速度の小さい材料を選択
的に形成するため、後のエラチング工程において溝部が
保護されるため、溝部へのエツチングの進行を防ぐこと
ができるので、グー１〜電極の断線を防ぎ、信頼性を高
めることができる。

【図面の簡単な説明】

第１−図（ａ）は、本発明の装置の平面図、第１図（ｂ
）は、第１図（ａ）のＡＡ’断面図、第１図（ｃ）は第
１図（、）のＢＢ’断面図、第２図は従来の製造手順を
説明する図、第３図は第一の実施例の断面図、第４図は
第二の実施例の断面図、第５図は、第三の実施例の断面
図。 ］・・・Ｇ　ａ　Ａ　ｓ基板、２・・・アンドープＧ　
ａ　Ａ　ｓ層、３・・・アンドープＡ　Ｑ、ＧａＡｓ層
、４−　ｎ型Ａ　Ｑ　ＧａＡｓ層、５・・・ｎ型Ｇ　ａ
　Ａ　ｓ層、６・・・溝の保護膜、７・・・５ｉ０２膜
、８・・・ゲート電極、９・・・ホトレジスト、１０・
・・Ａ　Ｑ　ＧａＡｓ膜、１１・・・オーミック電極、
１５・・・絶縁ら的 ｃｒ″−ミ ーＮりくめ鴇ト［有］ミ く ＼　　　　　　　　　　　　　　　　　α）ＩＯＡｌ１
（？久Ａｓ月笈 ２０Ｓ、Ｎ廉

Claims (1)

1. 【特許請求の範囲】 １、第１の半導体層内に底部ならびに側壁部からなる溝
   を形成し、前記溝の底部及び側壁部のみに前記第１の半
   導体層に比して少なくとも一種類の第２の半導体層ある
   いは絶縁膜を選択的に形成することを特徴とする半導体
   装置の製造方法。 ２、前記半導体装置の製造方法において、前記溝を形成
   する第１の半導体層の底部材料に比して、エッチング速
   度の小さい少なくとも一種類の半導体層あるいは絶縁膜
   を前記溝の底部および側壁部に選択的に形成することを
   特徴とする第１項記載の半導体装置の製造方法。