JPS6159881A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPS6159881A JPS6159881A JP18196684A JP18196684A JPS6159881A JP S6159881 A JPS6159881 A JP S6159881A JP 18196684 A JP18196684 A JP 18196684A JP 18196684 A JP18196684 A JP 18196684A JP S6159881 A JPS6159881 A JP S6159881A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＋？業との利用分野）
本発明は半導体装置及び半導体装この製造方法に関する
。特に、ガリウムヒ素等化合物半導体よりなる電界効果
トランジスタ等の製造に適用してソースΦゲート間抵抗
を低下して高周波特性を向上するために有効なりセスゲ
ート構造の化合物半導体電界効果トランジスタとその製
造方法の改良に関する。
。特に、ガリウムヒ素等化合物半導体よりなる電界効果
トランジスタ等の製造に適用してソースΦゲート間抵抗
を低下して高周波特性を向上するために有効なりセスゲ
ート構造の化合物半導体電界効果トランジスタとその製
造方法の改良に関する。
ガリウムヒ素等の化合物半導体はキャリヤ移動能度が大
きいためマイクロ波デバイス素子、の材料としてひろく
使用されている。高周波特性を高めるには、ゲート長を
短くする等種々な手法があるが、ソース・ゲート間の抵
抗を低下することが有効であることが知られている。そ
こで、ゲート電極直下領域のチャンネルの厚さには無関
係に。
きいためマイクロ波デバイス素子、の材料としてひろく
使用されている。高周波特性を高めるには、ゲート長を
短くする等種々な手法があるが、ソース・ゲート間の抵
抗を低下することが有効であることが知られている。そ
こで、ゲート電極直下領域のチャンネルの厚さには無関
係に。
ソース・ゲート間の抵抗を低下するためにゲート電極を
リセス上に形成し、相対的にソース・ゲート間の領域の
断面積を大きくするりセスゲート構造の電界効果トラン
ジスタが開発されている。
リセス上に形成し、相対的にソース・ゲート間の領域の
断面積を大きくするりセスゲート構造の電界効果トラン
ジスタが開発されている。
リセスゲート構造の電界効果トランジスタの基本目的は
より低い寄生抵抗及び高耐圧を実現することにあるから
、ソースΦゲート間の抵抗をさらに低下することは望ま
しい。
より低い寄生抵抗及び高耐圧を実現することにあるから
、ソースΦゲート間の抵抗をさらに低下することは望ま
しい。
ところで、ソース・ゲート間の領域は非リセス部とリセ
ス部とからなっており、リセス部の断面積は小さいので
、このリセス部の長さを減少することは、上記の目的を
達成するために有効である。
ス部とからなっており、リセス部の断面積は小さいので
、このリセス部の長さを減少することは、上記の目的を
達成するために有効である。
ところが、電界効果トランジスタを使用するにあたって
は、ソースを接地しドレインには５〜１０Ｖ程度の電圧
を印加した状態でゲート電圧を０〜−２ｖ程度の範囲変
化させて制御するものであるから、ゲート・ドレイン間
には７〜＋２Ｖ程度の比較的高い電圧が印加されること
になり、この領域が耐圧的に最も弱い領域となる。そこ
で。
は、ソースを接地しドレインには５〜１０Ｖ程度の電圧
を印加した状態でゲート電圧を０〜−２ｖ程度の範囲変
化させて制御するものであるから、ゲート・ドレイン間
には７〜＋２Ｖ程度の比較的高い電圧が印加されること
になり、この領域が耐圧的に最も弱い領域となる。そこ
で。
ゲート嘲ドレイン間の耐圧を大きくするために。
ゲートリドレイン間のリセス部の長さは他に支障のない
かぎり長い方が望ましい。
かぎり長い方が望ましい。
従来技術におけるリセスゲート構造の電界効果トランジ
スタにあっては、リセスの中央にゲート電極を形成する
こととされているので、ソース・ゲート間抵抗を低下さ
せる目的をも゛ってソース・ゲート間のリセス部の長さ
を減少すると、自動的にソース・ゲート間のリセス部の
長さも減少し、ゲートリドレイン間の耐圧を低下する結
果となり、一方、ゲート豐ドレイン間の耐圧を大きくす
る目的をもってゲート・ドレイン間リセス部の長さを増
大すると、自動的にソース・ゲート間の抵抗を増大する
ことになり、相互に二律排反ｃｒＪＪ係にある。
スタにあっては、リセスの中央にゲート電極を形成する
こととされているので、ソース・ゲート間抵抗を低下さ
せる目的をも゛ってソース・ゲート間のリセス部の長さ
を減少すると、自動的にソース・ゲート間のリセス部の
長さも減少し、ゲートリドレイン間の耐圧を低下する結
果となり、一方、ゲート豐ドレイン間の耐圧を大きくす
る目的をもってゲート・ドレイン間リセス部の長さを増
大すると、自動的にソース・ゲート間の抵抗を増大する
ことになり、相互に二律排反ｃｒＪＪ係にある。
本発明は、ゲート・ドレイン間の耐圧が大きく、しかも
、ソース・ゲート間の抵抗及びゲートメタル抵抗の小さ
いリセスゲート構造の電界効果トランジスタとその製造
方法とを提供することにあり、その手段は、（イ）ｌ導
電型の半導体層よりなりその表面に線状のりセスが形成
された活性層と、前記リセスの中心線よりソース側にず
れた領域に前記リセスにそって形成されその垂直断面は
Ｔ型をなしその頂部はお一〇ね前記リセスを覆っている
ショットキバリヤ型ゲートと、前記リセスを挟んで前記
活性Ｍｋに形成されたソース電極左ドレイン電極とを覆
い前記ショットキバリヤ型ゲートの頂部の下部に空洞を
形成するように前記リセスを覆って形成された絶縁物層
とを有する半導体装置と、（ロ）ｌ導電型の半導体層よ
りなる活性層上にソース１「極とドレイン電極とを形成
し、前記半導体層をエツチングする方法をもってはエツ
チングされない物質よりなる第１中間層と、第３中間層
をエツチング方法をもってはエツチングされない物質よ
りなる第２中間層と、該第２中間層をエツチングする方
法及び前記半導体層をエツチングする方法をもってはエ
ツチングされない物質よりなる第３中間層とを重ねて形
成し。
、ソース・ゲート間の抵抗及びゲートメタル抵抗の小さ
いリセスゲート構造の電界効果トランジスタとその製造
方法とを提供することにあり、その手段は、（イ）ｌ導
電型の半導体層よりなりその表面に線状のりセスが形成
された活性層と、前記リセスの中心線よりソース側にず
れた領域に前記リセスにそって形成されその垂直断面は
Ｔ型をなしその頂部はお一〇ね前記リセスを覆っている
ショットキバリヤ型ゲートと、前記リセスを挟んで前記
活性Ｍｋに形成されたソース電極左ドレイン電極とを覆
い前記ショットキバリヤ型ゲートの頂部の下部に空洞を
形成するように前記リセスを覆って形成された絶縁物層
とを有する半導体装置と、（ロ）ｌ導電型の半導体層よ
りなる活性層上にソース１「極とドレイン電極とを形成
し、前記半導体層をエツチングする方法をもってはエツ
チングされない物質よりなる第１中間層と、第３中間層
をエツチング方法をもってはエツチングされない物質よ
りなる第２中間層と、該第２中間層をエツチングする方
法及び前記半導体層をエツチングする方法をもってはエ
ツチングされない物質よりなる第３中間層とを重ねて形
成し。
ゲー）ｆｆｌ域とドレイン領域とに対応する領域に選択
的に２オドレジスト膜を形成し、該フォトレジスト膜を
マスクとして、ゲート長に対応する長さだけ該フォトレ
ジスト膜の下部に喰い込むように前記第３中間層をサイ
ドエッチし、リセスのドレイン側末端に対応する位置ま
で前記第２中間層をサイドエッチし、前記半導体層をエ
ツチングする方法及び前記第１中間層をエツチングする
方法をもってはエツチングされない物質よりなる第４中
間層を形成した後前記レジスト膜を溶解除去し、前記第
１中間層を除去し、前記活性層の表層を除去してリセス
を形成し、金属層を形成し、ゲート領域上にフォトレジ
スト膜を形成し、該フォトレジスト膜をマスクとして前
記金属層をエツチングして前記金属層よりなるゲート電
極を形成する工程を有する半導体装置の製造方法とより
なる。
的に２オドレジスト膜を形成し、該フォトレジスト膜を
マスクとして、ゲート長に対応する長さだけ該フォトレ
ジスト膜の下部に喰い込むように前記第３中間層をサイ
ドエッチし、リセスのドレイン側末端に対応する位置ま
で前記第２中間層をサイドエッチし、前記半導体層をエ
ツチングする方法及び前記第１中間層をエツチングする
方法をもってはエツチングされない物質よりなる第４中
間層を形成した後前記レジスト膜を溶解除去し、前記第
１中間層を除去し、前記活性層の表層を除去してリセス
を形成し、金属層を形成し、ゲート領域上にフォトレジ
スト膜を形成し、該フォトレジスト膜をマスクとして前
記金属層をエツチングして前記金属層よりなるゲート電
極を形成する工程を有する半導体装置の製造方法とより
なる。
本発明に係るリセスゲート構造の電界効果トランジスタ
にあっては、第１図に示すように、ゲート電極＋１ａが
リセスｌＯの中心線よりソース側にずれた領域に（リセ
ス１０の左端に近接して）形成されているので、ソース
・ゲート間のリセス部の長さは短くされてソース・ゲー
ト間の抵抗は小さくされており、ゲート・ドレイン間の
長さは長くされてゲート・ドレイン間の耐圧は大きくさ
れており、これらが相開的に作用してゲートφドレイン
間の耐圧を大きくし、かつ、ソース・ゲート間の抵抗も
小さくする。また、ゲート電極１１ａはＴ型とされてお
りその下部のリセスｌＯは金属層７，９と絶縁物層５と
をもって覆われて空洞とされているので、塩等のイオン
性物質が侵入することがなく信頼性も向上されている。
にあっては、第１図に示すように、ゲート電極＋１ａが
リセスｌＯの中心線よりソース側にずれた領域に（リセ
ス１０の左端に近接して）形成されているので、ソース
・ゲート間のリセス部の長さは短くされてソース・ゲー
ト間の抵抗は小さくされており、ゲート・ドレイン間の
長さは長くされてゲート・ドレイン間の耐圧は大きくさ
れており、これらが相開的に作用してゲートφドレイン
間の耐圧を大きくし、かつ、ソース・ゲート間の抵抗も
小さくする。また、ゲート電極１１ａはＴ型とされてお
りその下部のリセスｌＯは金属層７，９と絶縁物層５と
をもって覆われて空洞とされているので、塩等のイオン
性物質が侵入することがなく信頼性も向上されている。
か−る、非対称のゲート電極配置を可能にする本発明に
係る半導体装置の製造方法は、（イ）相互に選択的なエ
ツチング特性を有する３種の材料を使用１．テ第１．第
２、第３の中間Ｆａ５，６．７を形成し、（ロ）ゲート
電極領域を含むゲート・ドレイン間領域に選択的にフォ
トレジスト膜８を形成し、（ハ）第３中間層７をゲート
電極長に対応する長さだけサイドエッチし、（ニ）第２
中間層６をリセス１０のドレイン側末端までサイドエッ
チして第２中間層６の下部に空洞を形成し、活性層２を
エツチングしてリセス１０を形成するためのエツチング
工程におけるエッチャントは、上記の空１１１→を通過
して供給することとし、（ホ）活性層２をなす半導体の
ニーフチヤントによってはエツチングされない物質をも
って第４中間層９を形成した後、これをリフトオフして
、リセス形成用のエツチングマスクのソース側半部とし
、（へ）上記の空洞にお−むね対応する領域にリセス１
０を形成し、（ト）リセス形成用エツチングマスクのソ
ース側半部９と第３中間層７との間の間隙（ゲート長に
対応する長さの間隙）に金属７ｊ）１１を形成してゲー
ト電極１１ａとするので、（ａ）ゲート電極１１ａはリ
セスｌＯのソース側末端近傍に形成され、（ｂ）ゲート
電極１１ａとドレイン４とはリセス部においても広く隔
てられることになり、（Ｃ）しかも、ゲート電極１１ａ
の頂部の下部は閉塞された空洞となる。
係る半導体装置の製造方法は、（イ）相互に選択的なエ
ツチング特性を有する３種の材料を使用１．テ第１．第
２、第３の中間Ｆａ５，６．７を形成し、（ロ）ゲート
電極領域を含むゲート・ドレイン間領域に選択的にフォ
トレジスト膜８を形成し、（ハ）第３中間層７をゲート
電極長に対応する長さだけサイドエッチし、（ニ）第２
中間層６をリセス１０のドレイン側末端までサイドエッ
チして第２中間層６の下部に空洞を形成し、活性層２を
エツチングしてリセス１０を形成するためのエツチング
工程におけるエッチャントは、上記の空１１１→を通過
して供給することとし、（ホ）活性層２をなす半導体の
ニーフチヤントによってはエツチングされない物質をも
って第４中間層９を形成した後、これをリフトオフして
、リセス形成用のエツチングマスクのソース側半部とし
、（へ）上記の空洞にお−むね対応する領域にリセス１
０を形成し、（ト）リセス形成用エツチングマスクのソ
ース側半部９と第３中間層７との間の間隙（ゲート長に
対応する長さの間隙）に金属７ｊ）１１を形成してゲー
ト電極１１ａとするので、（ａ）ゲート電極１１ａはリ
セスｌＯのソース側末端近傍に形成され、（ｂ）ゲート
電極１１ａとドレイン４とはリセス部においても広く隔
てられることになり、（Ｃ）しかも、ゲート電極１１ａ
の頂部の下部は閉塞された空洞となる。
（実施例）
以下１図面を参照しつへ、本発明の実施例に係る半導体
装置の主要製造工程をさらに詳細に説明する。
装置の主要製造工程をさらに詳細に説明する。
第２同参照
半絶縁性ガリウムヒ素基板ｌ上にｎｌのガリウムヒＴ７
ｉ層２をＱ、５ｊＬｍ程度の厚さに形成し、これをメサ
型にエツチングして活性層２とする。活性層２の中央部
に、２〜４ル朧の間隔（ソース・ドレイン間隔）を残留
して、厚さ ４．０００〜 ｓ、ｏｏｏ人程度に金／ゲ
ルマニウム会金層を形成してソース電極３とドレイン電
極４とする。
ｉ層２をＱ、５ｊＬｍ程度の厚さに形成し、これをメサ
型にエツチングして活性層２とする。活性層２の中央部
に、２〜４ル朧の間隔（ソース・ドレイン間隔）を残留
して、厚さ ４．０００〜 ｓ、ｏｏｏ人程度に金／ゲ
ルマニウム会金層を形成してソース電極３とドレイン電
極４とする。
窒化シリコン等よりなる第１中間層５を厚さり、００．
６Ａ程度に、二酸化シリコン等よりなる第２中間層６を
厚さ １．０００人程変度、ＣＶＤ法等をもって形成し
、さらに、アルミニウム等よりなる第３中間Ｍ７を厚さ
５００人程変度真空蒸看法等をもって形成する。
６Ａ程度に、二酸化シリコン等よりなる第２中間層６を
厚さ １．０００人程変度、ＣＶＤ法等をもって形成し
、さらに、アルミニウム等よりなる第３中間Ｍ７を厚さ
５００人程変度真空蒸看法等をもって形成する。
ｗ４３図参照
フォトリソグラフィー法を使用して、ゲート領域とドレ
イン領域とに対応する領域にフォトレジスト膜８を形成
する。このフォトレジスト膜８の末端８ａはゲートのソ
ース側末端に対応させる。
イン領域とに対応する領域にフォトレジスト膜８を形成
する。このフォトレジスト膜８の末端８ａはゲートのソ
ース側末端に対応させる。
第４図参照
フォトレジスト膜８をマスクとしてリン酸等を使用して
第３中間層（アルミニウム層）７を溶解除去する。この
とき、ゲート長に対応する長さだけサイドエッチする。
第３中間層（アルミニウム層）７を溶解除去する。この
とき、ゲート長に対応する長さだけサイドエッチする。
また、リン酸等は第２中間層（二酸化シリコン層）６は
溶解しない。
溶解しない。
アルコール・フッ酸等を使用して第２中間層（二酸化シ
リコン層）６を溶解除去する。このとき、リセスのドレ
イン側末端に対応する位置までサイドエッチする。また
、アルコールｅフッ酸等は第１中間層（窒化シリコン）
；＋）５も第３中間層（アルミニウム層）７も溶解しな
い。
リコン層）６を溶解除去する。このとき、リセスのドレ
イン側末端に対応する位置までサイドエッチする。また
、アルコールｅフッ酸等は第１中間層（窒化シリコン）
；＋）５も第３中間層（アルミニウム層）７も溶解しな
い。
アルミニウム等よりなる第４中間層９を厚さ２．０００
〜３，０００人程変度真空蒸着法等を使用して形成する
６ 第５図参照 フォトレジスト膜８を溶解除去して、第４中間Ｎ９のド
レイン側半部をリフトオフする。
〜３，０００人程変度真空蒸着法等を使用して形成する
６ 第５図参照 フォトレジスト膜８を溶解除去して、第４中間Ｎ９のド
レイン側半部をリフトオフする。
第４中間Ｎ９のソース側半部と第２中間Ｎｊ６のドレイ
ン側残留部とをマスクして第１中間層５をドライエッチ
し、つＣいて、アンモニアと過酸化水素との混合溶液を
もって活性層２をケミカルエッチしてリセス１０を形成
する。このリセス１０は第４中間層９のソース側半部と
第２中間層６のドレイン側残留部とに対応して形成され
るので、第４中間層９の右端９ａと第３中間Ｒ７の左端
７ａとの１間に作られた間隙に対応するゲート領域は。
ン側残留部とをマスクして第１中間層５をドライエッチ
し、つＣいて、アンモニアと過酸化水素との混合溶液を
もって活性層２をケミカルエッチしてリセス１０を形成
する。このリセス１０は第４中間層９のソース側半部と
第２中間層６のドレイン側残留部とに対応して形成され
るので、第４中間層９の右端９ａと第３中間Ｒ７の左端
７ａとの１間に作られた間隙に対応するゲート領域は。
図において、リセス１０の左端に位置する。
第６図参照
真空蒸着法を使用して、アルミニウム膜１１を５．０Ｏ
ＯＡ程度の厚さに形成し、リセス１０にお−むね対応す
る領域上に７オトレジストよりなるエツチングマスク１
２を形成し、リン酸等をもってアルミニウム膜１１と９
と７とを溶解除去してゲート電極１１ａを完成する。そ
の後、エツチングマスク１２を溶解除去する。
ＯＡ程度の厚さに形成し、リセス１０にお−むね対応す
る領域上に７オトレジストよりなるエツチングマスク１
２を形成し、リン酸等をもってアルミニウム膜１１と９
と７とを溶解除去してゲート電極１１ａを完成する。そ
の後、エツチングマスク１２を溶解除去する。
第１図参照
上記の工程をもって製造されたガリウムヒ素よりなるリ
セスゲート構造の電界効果トランジスタのゲート電Ｊｌ
ｌｌａは１図においてリセスｌＯの左端１０ａに近接し
て形成されているので、ソース・ゲート間領域のリセス
部の長さは極めて短く。
セスゲート構造の電界効果トランジスタのゲート電Ｊｌ
ｌｌａは１図においてリセスｌＯの左端１０ａに近接し
て形成されているので、ソース・ゲート間領域のリセス
部の長さは極めて短く。
ソース会ゲートＪｌｔ抗は極めて小さい、一方、ゲート
の右端目すとリセス１０の右端１０ｂとは十分に離れて
いるので、ゲートφドレイン耐圧は十分く大きくされて
いる。また、ゲート電極１１ａのソース側は第１中間層
５をもって閉塞されており、ゲート電極１１ａのドレイ
ン側は第１＄ＩＩＪＩＦ５と第２中間層６と第３中間層
７との積層体をもって閉塞されてリセス１０は空洞状態
とされているので、雰囲気がリセス１０中に侵入するこ
となく、イＢ頼性も向上されている。
の右端目すとリセス１０の右端１０ｂとは十分に離れて
いるので、ゲートφドレイン耐圧は十分く大きくされて
いる。また、ゲート電極１１ａのソース側は第１中間層
５をもって閉塞されており、ゲート電極１１ａのドレイ
ン側は第１＄ＩＩＪＩＦ５と第２中間層６と第３中間層
７との積層体をもって閉塞されてリセス１０は空洞状態
とされているので、雰囲気がリセス１０中に侵入するこ
となく、イＢ頼性も向上されている。
なお１本発明に係るリセスゲート構造の電界効果トラン
ジスタの寸法は、概略、ゲート長０．５終瀉、リセス長
１〜２島菖、ソース・ゲート４ｊ ０．５〜１ 終膳、
ゲート・ドレイン長ｌ〜 ２．５終−程度となる。
ジスタの寸法は、概略、ゲート長０．５終瀉、リセス長
１〜２島菖、ソース・ゲート４ｊ ０．５〜１ 終膳、
ゲート・ドレイン長ｌ〜 ２．５終−程度となる。
（発明の効果〕
以上説明せるとおり、末完１１によれば、ゲート・ドレ
イン間の耐圧が大きく、シかも、ソース・ゲート間の抵
抗が小さい為、高利得高出力のりセスゲート構造の電界
効果トランジスタとその製造方法とを提供することがで
きる。
イン間の耐圧が大きく、シかも、ソース・ゲート間の抵
抗が小さい為、高利得高出力のりセスゲート構造の電界
効果トランジスタとその製造方法とを提供することがで
きる。
第１図は１本発明の一実施例に係る半導体装置の概念的
断面図である。第２〜６図は、本発明の一実施例に係る
半導体装置の製造方法の主要工程完了後の基板断面図で
ある。 ｌφσ・半絶縁性ガリウムヒ素基板、 ２・・・活性
層、 ３・−命ソース電極、 ４ ・ ・ ｅ ド
レイン電極、 ５響φ＃第１中間層（窒化シリコン層）
、 ６・−一第２中間層（二酸化シリコン居′）、 ７
・・−第３中間層（アルミニウム層）、 ７＆・・６第
３中間層の左端、８Φ・・フォトレジスト％ 、
Ｑ ａａ ＠＊フォトレジスト膜の末端、 ９・・・
第４中間層（アルミニウム）３）、 ９ａ−−・第４
中間層の右端。 １Ｇ−・・リセス、 １０ａ・・・リセスの左端。 １ＯｂＩＩＩＩ・リセスの右端、 ＋１−−・フル
ミこラム膜、１１＆・４１＋ゲート電極、 ｌｌｂ 壽
・ −ケートの右端、１２・＠−エツチングマスク。 代理人 弁理士 松岡宏四部ｉ、：・：９ ： 第１図 第２図 第５図
断面図である。第２〜６図は、本発明の一実施例に係る
半導体装置の製造方法の主要工程完了後の基板断面図で
ある。 ｌφσ・半絶縁性ガリウムヒ素基板、 ２・・・活性
層、 ３・−命ソース電極、 ４ ・ ・ ｅ ド
レイン電極、 ５響φ＃第１中間層（窒化シリコン層）
、 ６・−一第２中間層（二酸化シリコン居′）、 ７
・・−第３中間層（アルミニウム層）、 ７＆・・６第
３中間層の左端、８Φ・・フォトレジスト％ 、
Ｑ ａａ ＠＊フォトレジスト膜の末端、 ９・・・
第４中間層（アルミニウム）３）、 ９ａ−−・第４
中間層の右端。 １Ｇ−・・リセス、 １０ａ・・・リセスの左端。 １ＯｂＩＩＩＩ・リセスの右端、 ＋１−−・フル
ミこラム膜、１１＆・４１＋ゲート電極、 ｌｌｂ 壽
・ −ケートの右端、１２・＠−エツチングマスク。 代理人 弁理士 松岡宏四部ｉ、：・：９ ： 第１図 第２図 第５図
Claims (2)
- （１）１導電型の半導体層よりなりその表面に線状のリ
セスが形成された活性層と、前記リセスの中心線よりソ
ース側にずれた領域に前記リセスにそって形成されその
垂直断面はＴ型をなしその頂部はおゝむね前記リセスを
覆っているショットキバリヤ型ゲートと、前記リセスを
挟んで前記活性層上に形成されたソース電極とドレイン
電極とを覆い前記ショットキバリヤ型ゲートの頂部の下
部に空洞を形成するように前記リセスを覆って形成され
た絶縁物層とを有する半導体装置。 - （２）１導電型の半導体層よりなる活性層上にソース電
極とドレイン電極とを形成し、前記半導体層をエッチン
グする方法をもってはエッチングされない物質よりなる
第１中間層と、第３中間層をエッチングする方法をもっ
てはエッチングされない物質よりなる第２中間層と、該
第２中間層をエッチングする方法及び前記半導体層をエ
ッチングする方法をもってはエッチングされない物質よ
りなる第３中間層とを重ねて形成し、ゲート領域とドレ
イン領域とに対応する領域に選択的にフォトレジスト膜
を形成し、該フォトレジスト膜をマスクとして、ゲート
長に対応する長さだけ該フォトレジスト膜の下部に喰い
込むように前記第３中間層をサイドエッチし、リセスの
ドレイン側末端に対応する位置まで前記第２中間層をサ
イドエッチし、前記半導体層をエッチングする方法及び
前記第１中間層をエッチングする方法をもってはエッチ
ングされない物質よりなる第４中間層を形成した後前記
レジスト膜を溶解除去し、前記第１中間層を除去し、前
記活性層の表層を除去してリセスを形成し、金属層を形
成し、ゲート領域上にフォトレジスト膜を形成し、該フ
ォトレジスト膜をマスクとして前記金属層をエッチング
して前記金属層よりなるゲート電極を形成する工程を有
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18196684A JPS6159881A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18196684A JPS6159881A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159881A true JPS6159881A (ja) | 1986-03-27 |
Family
ID=16109978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18196684A Pending JPS6159881A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159881A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240684A (ja) * | 1985-04-18 | 1986-10-25 | Nec Corp | シヨツトキ−型電界効果トランジスタ及びその製造方法 |
| JPH0224903U (ja) * | 1988-08-05 | 1990-02-19 | ||
| US5470767A (en) * | 1992-08-06 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
-
1984
- 1984-08-31 JP JP18196684A patent/JPS6159881A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240684A (ja) * | 1985-04-18 | 1986-10-25 | Nec Corp | シヨツトキ−型電界効果トランジスタ及びその製造方法 |
| JPH0224903U (ja) * | 1988-08-05 | 1990-02-19 | ||
| US5470767A (en) * | 1992-08-06 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
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