JPH01225172A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH01225172A JPH01225172A JP5105788A JP5105788A JPH01225172A JP H01225172 A JPH01225172 A JP H01225172A JP 5105788 A JP5105788 A JP 5105788A JP 5105788 A JP5105788 A JP 5105788A JP H01225172 A JPH01225172 A JP H01225172A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に関する。
高速動作に適した半導体装置として砒化ガリウム（以下
ＧａＡｓと記す）を用いたショットキー障壁型電界効果
トランジスタ（以下ＭＥＳＦＥＴと記す）が知られてい
る。
ＧａＡｓと記す）を用いたショットキー障壁型電界効果
トランジスタ（以下ＭＥＳＦＥＴと記す）が知られてい
る。
第３図は従来の半導体装置の一例を説明するための半導
体チップの断面図である。
体チップの断面図である。
第３図に示すように、ＧａＡｓ基板１の一主面に設けた
ｎ型の能動層２と、能動層２の上に設けたゲート電極５
と、ゲート電極らに整合してＧａＡｓ基板１に設けた高
濃度拡散層６ａ、６ｂと高濃度拡散層６ａ、６ｂのそれ
ぞれにコンタクトするソース電ｉ７ａ及びドレイン電極
７ｂと、ゲート電極５．ソース電極７ａ、ドレイン電極
７ｂを含む表面に設けた絶縁膜８と、絶縁膜８に設けた
コンタクト用開口部９のソース電極７ａ及びドレイン電
極７ｂとそれぞれ接続する配線１０とを備えて構成され
る。
ｎ型の能動層２と、能動層２の上に設けたゲート電極５
と、ゲート電極らに整合してＧａＡｓ基板１に設けた高
濃度拡散層６ａ、６ｂと高濃度拡散層６ａ、６ｂのそれ
ぞれにコンタクトするソース電ｉ７ａ及びドレイン電極
７ｂと、ゲート電極５．ソース電極７ａ、ドレイン電極
７ｂを含む表面に設けた絶縁膜８と、絶縁膜８に設けた
コンタクト用開口部９のソース電極７ａ及びドレイン電
極７ｂとそれぞれ接続する配線１０とを備えて構成され
る。
ＧａＡｓＭＥＳＦＥＴを製作した場合、現状では所望の
電界効果トランジスタ（以下ＦＥＴと記す）のしきい電
圧を得ることが困難であり、従ってＦＥＴもしくはＦＥ
Ｔを用いた集積回路の歩留まりが極めて低いという問題
点がある。
電界効果トランジスタ（以下ＦＥＴと記す）のしきい電
圧を得ることが困難であり、従ってＦＥＴもしくはＦＥ
Ｔを用いた集積回路の歩留まりが極めて低いという問題
点がある。
この原因の一つとして、化合物半導体上に形成された、
ゲート電極、絶縁膜などの薄膜の応力が、化合物半導体
内に圧電分極を発生させるためと考えられている。その
圧電分極により、化合物半導体内に設けられた能動層の
電荷が変化するため、ＦＥＴのしきい電圧が変化するこ
とになる。
ゲート電極、絶縁膜などの薄膜の応力が、化合物半導体
内に圧電分極を発生させるためと考えられている。その
圧電分極により、化合物半導体内に設けられた能動層の
電荷が変化するため、ＦＥＴのしきい電圧が変化するこ
とになる。
このしきい電圧の変化は短チャネルはど大きいため、微
細素子の開発において、特にこの問題は顕著となる。ま
たピエゾ電荷は、ＧａＡｓ基板（１００）面上でゲート
方向が［０１１］と［０１１］と直交する場合、符号が
逆であるため、ピエゾ電荷が発生すると両方向のＦＥＴ
のしきい電圧が異なってしまう現象が発生する。従って
、集積回路を製作する場合ＦＥＴを直交して配置するこ
とが困難であり、このことが集積回路の集積度を上げら
れない原因となっている。また絶縁膜の膜厚の変化に対
しても応力が変化してくるため、ＦＥＴのしきい電圧が
変化してしまうなどの問題点がある。
細素子の開発において、特にこの問題は顕著となる。ま
たピエゾ電荷は、ＧａＡｓ基板（１００）面上でゲート
方向が［０１１］と［０１１］と直交する場合、符号が
逆であるため、ピエゾ電荷が発生すると両方向のＦＥＴ
のしきい電圧が異なってしまう現象が発生する。従って
、集積回路を製作する場合ＦＥＴを直交して配置するこ
とが困難であり、このことが集積回路の集積度を上げら
れない原因となっている。また絶縁膜の膜厚の変化に対
しても応力が変化してくるため、ＦＥＴのしきい電圧が
変化してしまうなどの問題点がある。
本発明の目的は、化合物半導体電界効果トランジスタの
ゲート電極及び絶縁膜のエツジ近傍の応力集中を抑制し
た信顆性の高い半導体装置及びその製造方法を提供する
ことにある。
ゲート電極及び絶縁膜のエツジ近傍の応力集中を抑制し
た信顆性の高い半導体装置及びその製造方法を提供する
ことにある。
本発明の半導体装置は、半絶縁性半導体基板の一主面に
設けた能動層と、前記能動層の上に設けて前記能動層と
ショットキー障壁接合を有するゲート電極と、前記ゲー
ト電極の両端近傍にそれぞれ設けたソース電極及びドレ
イン電極を有する半導体装置において、前記ゲート電極
のゲート長方向に切断したときの断面の形状が上底より
も下底の寸法が大きい台形を有している。
設けた能動層と、前記能動層の上に設けて前記能動層と
ショットキー障壁接合を有するゲート電極と、前記ゲー
ト電極の両端近傍にそれぞれ設けたソース電極及びドレ
イン電極を有する半導体装置において、前記ゲート電極
のゲート長方向に切断したときの断面の形状が上底より
も下底の寸法が大きい台形を有している。
本発明の半導体装置の製造方法は、半絶縁性半導体基板
の一主面に能動層を選択的に設ける工程と、前記能動層
の上にゲート膜を堆積する工程と、前記ゲート膜の上に
ホトレジスト膜を塗布してマスクパターンを長時間露光
した後現像して断面が台形状のパターンを形成する工程
と、プラズマエツチング法により前記ホトレジスト膜を
マスクとして前記ゲート膜をエツチングして断面形状が
上底よりも下底の寸法が大きい台形を有するゲート電極
を形成する工程とを含んで構成される。
の一主面に能動層を選択的に設ける工程と、前記能動層
の上にゲート膜を堆積する工程と、前記ゲート膜の上に
ホトレジスト膜を塗布してマスクパターンを長時間露光
した後現像して断面が台形状のパターンを形成する工程
と、プラズマエツチング法により前記ホトレジスト膜を
マスクとして前記ゲート膜をエツチングして断面形状が
上底よりも下底の寸法が大きい台形を有するゲート電極
を形成する工程とを含んで構成される。
ＧａＡｓのように閃亜鉛鉱型構造では、結晶に歪が加え
られると分極が誘起され、その分極によりピエゾ電荷が
発生することが知られている。特に、ＧａＡｓ能動層上
に形成されたゲート電極、及び半導体能動層上に被着さ
れる絶縁膜のエツジ近傍では応力集中が生じるため、ピ
エゾ電荷の発生が極めて多くなる。従って、この応力集
中を抑制することが重要となっている。
られると分極が誘起され、その分極によりピエゾ電荷が
発生することが知られている。特に、ＧａＡｓ能動層上
に形成されたゲート電極、及び半導体能動層上に被着さ
れる絶縁膜のエツジ近傍では応力集中が生じるため、ピ
エゾ電荷の発生が極めて多くなる。従って、この応力集
中を抑制することが重要となっている。
本発明者は、ゲート長方向に切断したときの断面形状が
上底よりも下底の寸法が長い台形をしているゲート電極
及び絶縁膜のエツジ近傍により発生する応力およびピエ
ゾ電荷の関係を数値解析により調べた結果、ゲート電極
の断面形状が矩形の場合よりも、下底が上底よりも長い
台形をしている場合の方が、ゲート電極膜及び絶縁膜の
エツジ近傍に発生する応力集中およびピエゾ電荷が小さ
くなることを見出した。
上底よりも下底の寸法が長い台形をしているゲート電極
及び絶縁膜のエツジ近傍により発生する応力およびピエ
ゾ電荷の関係を数値解析により調べた結果、ゲート電極
の断面形状が矩形の場合よりも、下底が上底よりも長い
台形をしている場合の方が、ゲート電極膜及び絶縁膜の
エツジ近傍に発生する応力集中およびピエゾ電荷が小さ
くなることを見出した。
また、本発明の半導体装置の製造方法は、ホトレジスト
膜の露光時間を長くして、パターニングしたホトレジス
ト膜の断面形状を台形にすることにより、このホトレジ
スト膜をマスクとしてドライエツチングしたゲート電極
の断面形状も台形にするものであり、この方法により高
信頼性の半導体装置が製造可能となる。
膜の露光時間を長くして、パターニングしたホトレジス
ト膜の断面形状を台形にすることにより、このホトレジ
スト膜をマスクとしてドライエツチングしたゲート電極
の断面形状も台形にするものであり、この方法により高
信頼性の半導体装置が製造可能となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は、本発明の一実施例の製造方法
を説明するための工程順に示した半導体チップの断面図
であるや まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１の表面にＳｉイオンを加速エネルギー５０ｋｅＶ、
ドーズ量２Ｘ１０１２ｃｍ−”の条件でイオン注入し、
更にＡｓガス雰囲気中で８００℃、２０分間のアニール
を行いＧａＡｓ能動層２を形成する。次に、能動層２を
含むＧａＡｓ基板１の表面に２Ｘ１０９ｄｙｎ／ｃｍ２
の圧縮応力と３．９ｘ １０１２ｄｙｎ／ｃｍ”の縦弾
性係数を有するタングステンシリサイド（以下ＷＳｉと
記す）からなるゲート膜３をスパッタリング法を用いて
０．５μｍの膜厚に堆積する。次に、ゲート膜３の表面
にホトレジスト膜４を０．５μｍの膜厚に塗布し、露光
マスクを通して２０分間露光を行ない、四弗化炭素を用
いて現像し、断面が台形状のパターンを形成する。
を説明するための工程順に示した半導体チップの断面図
であるや まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１の表面にＳｉイオンを加速エネルギー５０ｋｅＶ、
ドーズ量２Ｘ１０１２ｃｍ−”の条件でイオン注入し、
更にＡｓガス雰囲気中で８００℃、２０分間のアニール
を行いＧａＡｓ能動層２を形成する。次に、能動層２を
含むＧａＡｓ基板１の表面に２Ｘ１０９ｄｙｎ／ｃｍ２
の圧縮応力と３．９ｘ １０１２ｄｙｎ／ｃｍ”の縦弾
性係数を有するタングステンシリサイド（以下ＷＳｉと
記す）からなるゲート膜３をスパッタリング法を用いて
０．５μｍの膜厚に堆積する。次に、ゲート膜３の表面
にホトレジスト膜４を０．５μｍの膜厚に塗布し、露光
マスクを通して２０分間露光を行ない、四弗化炭素を用
いて現像し、断面が台形状のパターンを形成する。
次に、第１図（ｂ）に示すように、ホトレジスト膜４を
マスクとしてドライエツチング法によりゲート膜３をエ
ツチングして断面の上底より下底の大きい台形状をなし
、且つ能動層２とショットキー接合をなすゲート電極５
を形成し、ホトレジスト膜４を除去する。
マスクとしてドライエツチング法によりゲート膜３をエ
ツチングして断面の上底より下底の大きい台形状をなし
、且つ能動層２とショットキー接合をなすゲート電極５
を形成し、ホトレジスト膜４を除去する。
次に、第１図（ｃ）に示すように、ゲート電極５をマス
クにして、Ｓｉイオンを加速エネルギー１５０ｋｅＶ、
ドーズ量５Ｘ１０１３ｃｍ−２の条件で選択的にイオン
注入し、更にＡｓガス雰囲気中で７５０℃、２０分のア
ニールを行いｎ＋型型数散層６ａ６ｂを形成する。次に
、ｎ＋型型数散層６ａ６ｂを含む表面にＮｉ／Ｇｅ−Ａ
ｕの金属層を堆積し、これを選択的にエツチングしてｎ
＋型型数散層６ａ６ｂのそれぞれとコンタクトするソー
ス電極７ａおよびドレイン電極７ｂを形成する０次に、
ソース電極７ａ及びドレイン電極７ｂを含む表面にＣＶ
Ｄ法を用いてｌＸｌ０９ｄｙｎ／ ｃｍ ２の圧縮応力
と７．３Ｘ １０１１ｄｙｎ／ｃｍ２の縦弾性係数を有
する酸化シリコン膜からなる絶縁膜８を０．８μｍの厚
さに堆積し、選択的にエツチングしてコンタクト用開口
部９を形成する。
クにして、Ｓｉイオンを加速エネルギー１５０ｋｅＶ、
ドーズ量５Ｘ１０１３ｃｍ−２の条件で選択的にイオン
注入し、更にＡｓガス雰囲気中で７５０℃、２０分のア
ニールを行いｎ＋型型数散層６ａ６ｂを形成する。次に
、ｎ＋型型数散層６ａ６ｂを含む表面にＮｉ／Ｇｅ−Ａ
ｕの金属層を堆積し、これを選択的にエツチングしてｎ
＋型型数散層６ａ６ｂのそれぞれとコンタクトするソー
ス電極７ａおよびドレイン電極７ｂを形成する０次に、
ソース電極７ａ及びドレイン電極７ｂを含む表面にＣＶ
Ｄ法を用いてｌＸｌ０９ｄｙｎ／ ｃｍ ２の圧縮応力
と７．３Ｘ １０１１ｄｙｎ／ｃｍ２の縦弾性係数を有
する酸化シリコン膜からなる絶縁膜８を０．８μｍの厚
さに堆積し、選択的にエツチングしてコンタクト用開口
部９を形成する。
次に、第１図（ｄ）に示すように、開口部９を含む表面
にＡｕ ／ Ｐ ｔ ／ Ｔ ｉから成る金属膜を堆積
し、これを選択的にエツチングしてソース電極７ａ及び
ドレイン電極７ｂとコンタクトする配線１０を形成する
。
にＡｕ ／ Ｐ ｔ ／ Ｔ ｉから成る金属膜を堆積
し、これを選択的にエツチングしてソース電極７ａ及び
ドレイン電極７ｂとコンタクトする配線１０を形成する
。
ここで、ゲート電極５の材料としては、タングステンシ
リサイドの代りに、モリブデン、シリコン、アルミニウ
ム等を使用してもよく、絶縁膜８の材料も酸化シリコン
の代りに窒化シリコンを使用してもよい。
リサイドの代りに、モリブデン、シリコン、アルミニウ
ム等を使用してもよく、絶縁膜８の材料も酸化シリコン
の代りに窒化シリコンを使用してもよい。
本実施例と従来例の２種類の異なる構造を有するＦＥＴ
のピエゾ電荷分布をシミュレーションによって求めた結
果を第２図（ａ）、（ｂ）に示す。第２図（ａ）、（ｂ
）において、ＧａＡｓ内の斜線部分が電荷量ｌＸｌ０”
ｅ １ｅｃｔｒｏｎ −ｃｈａｒｇｅｓ／ｃｍ３の領域
である。第２図（ａ）、（ｂ）に示すように、本発明の
ゲート電極の断面形状が、上底よりも下底が長い台形の
場合の方が、従来例の断面形状が矩形のゲート電極の場
合よりも、ゲート電極のエツジ部での応力集中及びピエ
ゾ電荷の発生が小さくなることがわかる。
のピエゾ電荷分布をシミュレーションによって求めた結
果を第２図（ａ）、（ｂ）に示す。第２図（ａ）、（ｂ
）において、ＧａＡｓ内の斜線部分が電荷量ｌＸｌ０”
ｅ １ｅｃｔｒｏｎ −ｃｈａｒｇｅｓ／ｃｍ３の領域
である。第２図（ａ）、（ｂ）に示すように、本発明の
ゲート電極の断面形状が、上底よりも下底が長い台形の
場合の方が、従来例の断面形状が矩形のゲート電極の場
合よりも、ゲート電極のエツジ部での応力集中及びピエ
ゾ電荷の発生が小さくなることがわかる。
以上説明したように、本発明によればゲート電極のエツ
ジ部近傍に発生する応力集中を小さくすることが出来る
ため、特性変動を抑制することが可能となる。
ジ部近傍に発生する応力集中を小さくすることが出来る
ため、特性変動を抑制することが可能となる。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明する勺
めの工程順に示した半導体チップの断面図、第２図（ａ
）、（ｂ）は従来例及び本発明のゲート電極近傍におけ
るピエゾ電荷分布を示す図、第３図は従来の半導体装置
の一例を説明するための半導体チップの断面図である。 １・・・ＧａＡｓ基板、２・・・能動層、３・・・ゲー
ト膜、４・・・ホトレジスト膜、５・・・ゲート１！極
、６ａ、６ｂ・・・高濃度拡散層、７ａ・・・ソース電
極、７ｂ・・・ドレイン電極、８・・・絶縁膜、９・・
・開口部、１０・・・配線。
めの工程順に示した半導体チップの断面図、第２図（ａ
）、（ｂ）は従来例及び本発明のゲート電極近傍におけ
るピエゾ電荷分布を示す図、第３図は従来の半導体装置
の一例を説明するための半導体チップの断面図である。 １・・・ＧａＡｓ基板、２・・・能動層、３・・・ゲー
ト膜、４・・・ホトレジスト膜、５・・・ゲート１！極
、６ａ、６ｂ・・・高濃度拡散層、７ａ・・・ソース電
極、７ｂ・・・ドレイン電極、８・・・絶縁膜、９・・
・開口部、１０・・・配線。
Claims (2)
- （１）半絶縁性半導体基板の一主面に設けた能動層と、
前記能動層の上に設けて前記能動層とショットキー障壁
接合を有するゲート電極と、前記ゲート電極の両端近傍
にそれぞれ設けたソース電極及びドレイン電極を有する
半導体装置において、前記ゲート電極のゲート長方向に
切断したときの断面の形状が上底よりも下底の寸法が大
きい台形を有することを特徴とする半導体装置。 - （２）半絶縁性半導体基板の一主面に能動層を選択的に
設ける工程と、前記能動層の上にゲート膜を堆積する工
程と、前記ゲート膜の上にホトレジスト膜を塗布してマ
スクパターンを長時間露光した後現像して断面が台形状
のパターンを形成する工程と、プラズマエッチング法に
より前記ホトレジスト膜をマスクとして前記ゲート膜を
エッチングして断面形状が上底よりも下底の寸法が大き
い台形を有するゲート電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105788A JPH01225172A (ja) | 1988-03-03 | 1988-03-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105788A JPH01225172A (ja) | 1988-03-03 | 1988-03-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01225172A true JPH01225172A (ja) | 1989-09-08 |
Family
ID=12876178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105788A Pending JPH01225172A (ja) | 1988-03-03 | 1988-03-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01225172A (ja) |
-
1988
- 1988-03-03 JP JP5105788A patent/JPH01225172A/ja active Pending
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