JPH03116839A - サブミクロン長のゲートを備えるマイクロ波ｆｅｔの製法 - Google Patents
サブミクロン長のゲートを備えるマイクロ波ｆｅｔの製法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般に半導体デバイスの製法に関するもの、
さらに言えばサブミクロン長のゲートを備えるマイクロ
波電界効果トランジスタ（ＦＥＴ）の製法に関する。
さらに言えばサブミクロン長のゲートを備えるマイクロ
波電界効果トランジスタ（ＦＥＴ）の製法に関する。
マイクロ波集積回路に用いられるＦＥＴの動作周波数は
、ＦＥＴのソースとドレイン間のゲート電極の長さに依
存する。さらに言えば、０．１〜０．５ミクロンのゲー
ト長が、高マイクロ波周波数でのデバイス動作には必要
とされる。
、ＦＥＴのソースとドレイン間のゲート電極の長さに依
存する。さらに言えば、０．１〜０．５ミクロンのゲー
ト長が、高マイクロ波周波数でのデバイス動作には必要
とされる。
今までは、サブミクロンの範囲で−様なゲート長を達成
するために、電子ビームリソグラフィイが必要とされて
きた。Ｅビーム処理は、比較的遅く、そして高価な装置
が必要とされた。本発明は、電子ビームリトログラフィ
イやそれに伴う付随するコストを必要とすることなく、
−様なサブミクロン長ゲートを製法するための処理に関
する。
するために、電子ビームリソグラフィイが必要とされて
きた。Ｅビーム処理は、比較的遅く、そして高価な装置
が必要とされた。本発明は、電子ビームリトログラフィ
イやそれに伴う付随するコストを必要とすることなく、
−様なサブミクロン長ゲートを製法するための処理に関
する。
発明の概要
故に、本発明の目的は、電子ビームリソグラフイイ（ｅ
ｌｅｃｔｒｏｎ ｂｅａｍ ｌｉｔｈｏｇｒａｐｈｙ）
を使用することな（、マイクロ波ＦＥＴ内に−様にサブ
ミクロンゲートを製造する方法に関する。
ｌｅｃｔｒｏｎ ｂｅａｍ ｌｉｔｈｏｇｒａｐｈｙ）
を使用することな（、マイクロ波ＦＥＴ内に−様にサブ
ミクロンゲートを製造する方法に関する。
本発明の特徴は、金属プラズマエッチマスクの付与のた
めのマスクパターンを形成するのに、マルチホトレジス
ト層を使用することである。
めのマスクパターンを形成するのに、マルチホトレジス
ト層を使用することである。
本発明の他の特徴は、マスクとしてホトレジストプラグ
を使用するということであり、金属プラズマエッチマス
クを付与するときに、それによりゲート領域は付与され
た金属からマスクされるのである。
を使用するということであり、金属プラズマエッチマス
クを付与するときに、それによりゲート領域は付与され
た金属からマスクされるのである。
詳細に言えば、本発明では、ホトレジスト層の−様な厚
さが、金属付与のための−様なマスクを形成するのに利
用されるということである。ホトレジストの第１の層が
、金属ゲートが形成される半導体本体の表面上に形成さ
れる。ホトレジストの第２の層が、第１の層上に形成さ
れ、そして第２の層はその後、ホトレジストパターン即
ちプラグを電界効果トランジスタゲートの部分に近接さ
せて形成するために、選択的に取り除かれる。その後、
アルミニウムのような適当な金属が、半導体本体の表面
に対してある角度で付与され、それによりプラグはＦＥ
Ｔゲートが形成されるべき表面をシールドする。付与さ
れた金属はその後プラズマエッチマスクとして働くので
、ゲートが配置されるべき第１の層のさらされたホトレ
ジストは、プラズマエッチにより取り除かれる。
さが、金属付与のための−様なマスクを形成するのに利
用されるということである。ホトレジストの第１の層が
、金属ゲートが形成される半導体本体の表面上に形成さ
れる。ホトレジストの第２の層が、第１の層上に形成さ
れ、そして第２の層はその後、ホトレジストパターン即
ちプラグを電界効果トランジスタゲートの部分に近接さ
せて形成するために、選択的に取り除かれる。その後、
アルミニウムのような適当な金属が、半導体本体の表面
に対してある角度で付与され、それによりプラグはＦＥ
Ｔゲートが形成されるべき表面をシールドする。付与さ
れた金属はその後プラズマエッチマスクとして働くので
、ゲートが配置されるべき第１の層のさらされたホトレ
ジストは、プラズマエッチにより取り除かれる。
より好ましい実施例では、拡張されたゲートコンタクト
がゲート電極製造と同時に製造されつるように、第３の
ホトレジストが、利用される。
がゲート電極製造と同時に製造されつるように、第３の
ホトレジストが、利用される。
それゆえに、本発明、その目的、特徴は、図も参照する
ことにより、以下の詳細な説明や請求項から、すぐに明
らかになるであろう。
ことにより、以下の詳細な説明や請求項から、すぐに明
らかになるであろう。
実施例
図を参照すると、第１Ａ図には、一般にガリウムヒ化物
（ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）のようなｍ−Ｖ
：］ンパウンド半導体物質（ｃｏｍｐｏｕｎｄ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒｍａｔｅｒｉａｌ）で形成される
マイクロ波ＦＥＴの形態が示されており、第１Ｂ図は線
Ｂ−Ｈに沿った断面図である。デバイスは、ソース領域
ｌＯ、ドレイン領域１２、それにゲート金属コンタクト
を有し、ゲート金属コンタクトはソース領域ＩＯとドレ
イン領域１２の間でゲートコンタクト１４から延びるゲ
ート電極を備えている。ソースとドレインは、第１のド
ープされた（ ｄｏｐｅｄ）領域（例えば、ｎ−ｔｙｐ
ｅ）の両端にあり、第１のドープされた領域は、逆の導
伝性タイプ（例えば、ｐ−ｔｙｐｅや真性）の上に存在
する。ゲートは電圧バイアスされ、それによりソースか
らドレインへの電流の流れが制御される。上で述べたよ
うに、マイクロ波での扱いでは、ゲート電極１６は、長
さをサブミクロンにされていなければならない（例えば
、０．１〜０．５ミクロン）。さらに言えば、最適な電
気特性にするには、ゲート電極は長さを一様にしなけれ
ばならない。
（ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）のようなｍ−Ｖ
：］ンパウンド半導体物質（ｃｏｍｐｏｕｎｄ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒｍａｔｅｒｉａｌ）で形成される
マイクロ波ＦＥＴの形態が示されており、第１Ｂ図は線
Ｂ−Ｈに沿った断面図である。デバイスは、ソース領域
ｌＯ、ドレイン領域１２、それにゲート金属コンタクト
を有し、ゲート金属コンタクトはソース領域ＩＯとドレ
イン領域１２の間でゲートコンタクト１４から延びるゲ
ート電極を備えている。ソースとドレインは、第１のド
ープされた（ ｄｏｐｅｄ）領域（例えば、ｎ−ｔｙｐ
ｅ）の両端にあり、第１のドープされた領域は、逆の導
伝性タイプ（例えば、ｐ−ｔｙｐｅや真性）の上に存在
する。ゲートは電圧バイアスされ、それによりソースか
らドレインへの電流の流れが制御される。上で述べたよ
うに、マイクロ波での扱いでは、ゲート電極１６は、長
さをサブミクロンにされていなければならない（例えば
、０．１〜０．５ミクロン）。さらに言えば、最適な電
気特性にするには、ゲート電極は長さを一様にしなけれ
ばならない。
今まで、マイクロ波回路で用いる、必要な一様性をもつ
サブミクロン長ゲート電極の製造には、電子ビームリソ
グラフィイが必要とされてきた。
サブミクロン長ゲート電極の製造には、電子ビームリソ
グラフィイが必要とされてきた。
しかしながら、電子ビームリソグラフィイは高価な装置
を必要とし、そのためマイクロ波集積回路の製造コスト
は増加する。
を必要とし、そのためマイクロ波集積回路の製造コスト
は増加する。
Ｃａｎ ｔｏｓやＲｅｍｂａは、Ｅビーム技術を使用し
ないサブミクロンゲートＦＥＴの製造のための技術を、
［光学リングラフィイによる１／４マイクロメ一タゲー
ト長ＧａＡｓＭＥＳＦＥＴ製造のための改良した技術Ｊ
、５ＰＩＦの会報、Ｖｏｌ、７７３ 、ｐｐ、 ６１−
６７．１９８７や、［光学ホトリソグラフィイを用いる
０、２５−ミクロン ゲート ＭＥＳＦＥＴ製造のため
の確実な方法」、電気化学会の雑誌、Ｖｏｌ、 １３５
、Ｎｏ、 ５、ｐｐ、 １３１１−１３１２．５月１９
８８内に開示した。
ないサブミクロンゲートＦＥＴの製造のための技術を、
［光学リングラフィイによる１／４マイクロメ一タゲー
ト長ＧａＡｓＭＥＳＦＥＴ製造のための改良した技術Ｊ
、５ＰＩＦの会報、Ｖｏｌ、７７３ 、ｐｐ、 ６１−
６７．１９８７や、［光学ホトリソグラフィイを用いる
０、２５−ミクロン ゲート ＭＥＳＦＥＴ製造のため
の確実な方法」、電気化学会の雑誌、Ｖｏｌ、 １３５
、Ｎｏ、 ５、ｐｐ、 １３１１−１３１２．５月１９
８８内に開示した。
ここで述べられている技術は、ポジティブホトレジスト
での画像反転処理（ｉｍａｆｅ−ｒｅｖｅｒｓａ！ｐｒ
ｏｃｅｓｓ ）に利用するものである。
での画像反転処理（ｉｍａｆｅ−ｒｅｖｅｒｓａ！ｐｒ
ｏｃｅｓｓ ）に利用するものである。
半導体デバイス製造でマスクを形成するために利用され
るホトレジスト物質の厚さは、ウェーハで、プラスある
いはマイナス２００オングストロームの厚さの変動が保
たれることができるということはよく知られている。本
発明では、ホトレジストの厚さの正確な制御に、−様な
厚さのゲート電極の製造が利用されている。例えば、
０．１〜０．５ミクロンの長さを備えるゲート電極の一
様性は、±２００人に保つことが出来る。なぜなら、ホ
トレジストの厚さが、±２００人の変動に保たれること
が可能だからである。
るホトレジスト物質の厚さは、ウェーハで、プラスある
いはマイナス２００オングストロームの厚さの変動が保
たれることができるということはよく知られている。本
発明では、ホトレジストの厚さの正確な制御に、−様な
厚さのゲート電極の製造が利用されている。例えば、
０．１〜０．５ミクロンの長さを備えるゲート電極の一
様性は、±２００人に保つことが出来る。なぜなら、ホ
トレジストの厚さが、±２００人の変動に保たれること
が可能だからである。
第２Ａ〜２Ｇ図は、第１Ａ図のデバイスの部分の遠近図
であり、細長いゲート電極１６やゲートコンタクト１４
の製造段階を示している。はじめに、ガリウムヒ化素基
層（ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅｓｕｂｓｔａｒ
ａｔｅ）２０の表面が、ガリウムヒ化素基層２０内のＦ
ＥＴソースやドレインを形成するために選択的にドープ
される。その後、第２Ａ図に示すように、第１のホトレ
ジスト層２２がガリウムヒ化素２０の表面上に形成され
、そして、ホトレジスト層２４の第２の層が第１のホト
レジスト層２２の上に形成され、そして、細長いゲート
電極のための場所に隣接している、細長いパターン、即
ちプラグを形成するために選択的に処理される。好まし
くは、第２のホトレジスト層の付与の前に、第１の層は
、ホトレジスト層の表面が低い表面エネルギを示すフッ
素化ポリｖ （ｆｌｕｏｒｉｎａｔｅｄ ｐｏｌｙｍｅ
ｒ）になるよう、フッ素化される。この処理は、Ｄｏｂ
ｋｉｎやＣａｎｔｏｓにより、「マルチ層レジスト構造
のためのバッファ層のプラズマ形態Ｊ 、ＩＢＥＥ Ｅ
ｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔｅｒｓ、 Ｖｏ
ｌ、 ＥＤＬ−２、Ｎｏ、 ９．７月１９８１年に開示
されている。その結果、第２のホトレジスト層を第１の
層から容易に取り除くことができる。
であり、細長いゲート電極１６やゲートコンタクト１４
の製造段階を示している。はじめに、ガリウムヒ化素基
層（ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅｓｕｂｓｔａｒ
ａｔｅ）２０の表面が、ガリウムヒ化素基層２０内のＦ
ＥＴソースやドレインを形成するために選択的にドープ
される。その後、第２Ａ図に示すように、第１のホトレ
ジスト層２２がガリウムヒ化素２０の表面上に形成され
、そして、ホトレジスト層２４の第２の層が第１のホト
レジスト層２２の上に形成され、そして、細長いゲート
電極のための場所に隣接している、細長いパターン、即
ちプラグを形成するために選択的に処理される。好まし
くは、第２のホトレジスト層の付与の前に、第１の層は
、ホトレジスト層の表面が低い表面エネルギを示すフッ
素化ポリｖ （ｆｌｕｏｒｉｎａｔｅｄ ｐｏｌｙｍｅ
ｒ）になるよう、フッ素化される。この処理は、Ｄｏｂ
ｋｉｎやＣａｎｔｏｓにより、「マルチ層レジスト構造
のためのバッファ層のプラズマ形態Ｊ 、ＩＢＥＥ Ｅ
ｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔｅｒｓ、 Ｖｏ
ｌ、 ＥＤＬ−２、Ｎｏ、 ９．７月１９８１年に開示
されている。その結果、第２のホトレジスト層を第１の
層から容易に取り除くことができる。
なるべくなら、第２のホトレジスト２４の細長いパター
ンは、パターン２４の頂部がパターンの低部より幅が広
い、逆行する輪郭を持っているのがよい。そのような輪
郭は、画像反転（ｉｍａｇｅｒｅｖｅｒｓａｌ）により
達成することができ、それは、上記したＣａｎｔＯＳや
Ｒｅｍｂａが述べたように、ネガティブ極性がポジティ
ブホトレジスト内に形成されることによる。
ンは、パターン２４の頂部がパターンの低部より幅が広
い、逆行する輪郭を持っているのがよい。そのような輪
郭は、画像反転（ｉｍａｇｅｒｅｖｅｒｓａｌ）により
達成することができ、それは、上記したＣａｎｔＯＳや
Ｒｅｍｂａが述べたように、ネガティブ極性がポジティ
ブホトレジスト内に形成されることによる。
その後、第２Ｂ図に示されているように、アルミニウム
層２８が、ある角度をなしてホトレジスト層２２の表面
上に付与され、それは第２の層内のホトレジストパター
ン即ちプラグ２４が、領域２６内のアルミニウム付与を
シールドしまた妨害する働きをするというものによるの
であり、ここで領域２６は、ＦＥＴのためのゲート電極
が配置されるプラグ２４のベースに隣接しているという
ものである。
層２８が、ある角度をなしてホトレジスト層２２の表面
上に付与され、それは第２の層内のホトレジストパター
ン即ちプラグ２４が、領域２６内のアルミニウム付与を
シールドしまた妨害する働きをするというものによるの
であり、ここで領域２６は、ＦＥＴのためのゲート電極
が配置されるプラグ２４のベースに隣接しているという
ものである。
シールドされた領域２６の幅は、プラグ２４の厚さとア
ルミニウムソースに対する基層表面の傾斜角度に依存し
ている。
ルミニウムソースに対する基層表面の傾斜角度に依存し
ている。
その後、第２Ｃ図に示すように、ホトレジスト３０の第
３の層が、ＦＥＴ構造の上の初めの２つのホトレジスト
層の上方に形成され、そしてＦＥＴ構造に近接したホト
レジスト層から取り除かれる。
３の層が、ＦＥＴ構造の上の初めの２つのホトレジスト
層の上方に形成され、そしてＦＥＴ構造に近接したホト
レジスト層から取り除かれる。
再び、第１のホトレジスト層２２や第２のホトレジスト
層２４の表面が、その表面にフッ素化ポリマーを有する
ように処理され、その結果第３のホトレジスト層を結果
的にそこから持ち上げることができる。
層２４の表面が、その表面にフッ素化ポリマーを有する
ように処理され、その結果第３のホトレジスト層を結果
的にそこから持ち上げることができる。
その後、第２Ｄ図に示すように、さらされたアルミニウ
ムはウェットエッチ液（ｗｅｔ ｅｔｃｈ）により取り
除かれ、さらされた第１のホトレジスト物質の層が、垂
直プラズマエッチ（ｖｅｒｔｉｃａｌ ｐｌａｓｍａｅ
ｔｃｈ）により取り除かれる゛。プラズマエッチは、ホ
トレジスト層３０が完全に取り除かれる前には終了せず
、そしてその結果、第１のホトレジスト層の部分が、ア
ルミニウム物質が取り除かれた、ガリウムヒ化素基層の
表面上に残る。
ムはウェットエッチ液（ｗｅｔ ｅｔｃｈ）により取り
除かれ、さらされた第１のホトレジスト物質の層が、垂
直プラズマエッチ（ｖｅｒｔｉｃａｌ ｐｌａｓｍａｅ
ｔｃｈ）により取り除かれる゛。プラズマエッチは、ホ
トレジスト層３０が完全に取り除かれる前には終了せず
、そしてその結果、第１のホトレジスト層の部分が、ア
ルミニウム物質が取り除かれた、ガリウムヒ化素基層の
表面上に残る。
次に、ホトレジスト層３０は、第２Ｅ図に示すように客
側によりさらされ、そして取り除かれ、それにより第１
のホトレジスト層２２や第２のホトレジスト層２４上の
アルミニウム層２８がさらされる。
側によりさらされ、そして取り除かれ、それにより第１
のホトレジスト層２２や第２のホトレジスト層２４上の
アルミニウム層２８がさらされる。
プラズマエッチとしてアルミニウム層を用いると、第１
のホトレジスト層２２の領域２６は、プラズマエッチ（
第２Ｆ図）により取り除かれ、それによりガリウムヒ素
化基層の表面がさらされるこになり、そこはゲート電極
とゲートコンタクトが形成されるべき場所である。ガリ
ウムヒ素化の部分もまた取り除かれることができ、それ
によりゲートは基層ないに掘り下げられることになるで
あろう。
のホトレジスト層２２の領域２６は、プラズマエッチ（
第２Ｆ図）により取り除かれ、それによりガリウムヒ素
化基層の表面がさらされるこになり、そこはゲート電極
とゲートコンタクトが形成されるべき場所である。ガリ
ウムヒ素化の部分もまた取り除かれることができ、それ
によりゲートは基層ないに掘り下げられることになるで
あろう。
その後、アルミニウムのような適当な金属がガリウムヒ
素化表面上に付与され、そしてその後ホトレジスト層が
取り除かれ、第２Ｇ図のようにゲートコンタクト３４と
ゲート電極３６だけが残される。
素化表面上に付与され、そしてその後ホトレジスト層が
取り除かれ、第２Ｇ図のようにゲートコンタクト３４と
ゲート電極３６だけが残される。
ゲートコンタクト３４や電極は、第１図のゲートコンタ
クト１４やゲート電極１６に相当する。デバイスは、金
属ソースやドレインコンタクトを形成することにより完
成する。
クト１４やゲート電極１６に相当する。デバイスは、金
属ソースやドレインコンタクトを形成することにより完
成する。
本発明は、高マイクロ波周波数で使用する、マイクロ波
ＦＥＴ内の−様な長さをもつゲート電極の製造に有用で
あるということが判明した。本発明は、特別な実施例を
参照して述べたが、この記述は本発明の例示であり、本
発明を限定するものと解すべきものではない。請求項で
述べたような、本発明が真に意図するところや範囲から
逸脱することなく、様々な変形や適応を当業者は行うこ
とができる。
ＦＥＴ内の−様な長さをもつゲート電極の製造に有用で
あるということが判明した。本発明は、特別な実施例を
参照して述べたが、この記述は本発明の例示であり、本
発明を限定するものと解すべきものではない。請求項で
述べたような、本発明が真に意図するところや範囲から
逸脱することなく、様々な変形や適応を当業者は行うこ
とができる。
第１Ａ図は、マイクロ波ＦＥＴの形態の平面図であり、
そして第１Ｂ図は、第１Ａ図中の線Ｂ−Ｂに沿った断面
図であり、さらにＦＥＴのゲートを示している。 第２Ａ−２Ｇ図は、半導体ウェーハの部分の遠近図であ
り、本発明による第１図のマイクロ波ＦＥＴのためのゲ
ー 階を示している。 図において、 Ｏ ２ ４ ６ ２４，２２、 ０ ８ ６ ３６゜ ４ ト電極やコンタク トの製造の段 ソース領域 ドレイン領域 ・ゲート金属コンタク ・ゲート電極 ３０・ホトレジスト層 ・ガリウムヒ素化基層 ・アルミニウム層 ・領域 ・電極 ・ゲートコンタクト
そして第１Ｂ図は、第１Ａ図中の線Ｂ−Ｂに沿った断面
図であり、さらにＦＥＴのゲートを示している。 第２Ａ−２Ｇ図は、半導体ウェーハの部分の遠近図であ
り、本発明による第１図のマイクロ波ＦＥＴのためのゲ
ー 階を示している。 図において、 Ｏ ２ ４ ６ ２４，２２、 ０ ８ ６ ３６゜ ４ ト電極やコンタク トの製造の段 ソース領域 ドレイン領域 ・ゲート金属コンタク ・ゲート電極 ３０・ホトレジスト層 ・ガリウムヒ素化基層 ・アルミニウム層 ・領域 ・電極 ・ゲートコンタクト
Claims (1)
- （１）マイクロ波電界トランジスタのためのゲート電極
やコンタクトの製法において、 （ａ）主要な表面を有する半導体本体のその主要な表面
に、電界効果トランジスタのソース、チャネルそれにド
レイン要素を形成するドープされた領域を設け、 （ｂ）前記ドープされた領域を覆うようにして前記主要
な表面上に、第１のホトレジスト層を形成し、 （ｃ）ゲート電極のための場所に隣接した前記ドープさ
れた領域の中間部分上で且つ細長いプラグを備える第２
のホトレジスト層を、前記第１のホトレジスト層上に形
成し、 （ｄ）前記細長いプラグがゲート電極のための前記場所
をシールドするように、前記第１と第２のホトレジスト
層上に、前記主要な表面に対してある角度をなして、第
１の金属層を付与し、（ｅ）前記ドープされた領域を覆
う第３のホトレジスト層を、前記第１と第２のホトレジ
スト層上に形成し、 （ｆ）前記ドープされた領域に隣接しているがその領域
から離れている前記第１と第２のホトレジスト層上の前
記金属層を露出させるように前記第３のホトレジスト層
をパターン化し、 （ｇ）前記露出された金属層、その露出された金属層の
下方にある第２のホトレジスト層及び前記露出された金
属層の下にある前記第１のホトレジストの少なくとも一
部分を取り除き、 （ｉ）プラズマシールドとして前記金属で覆われたプラ
グ及び金属で覆われた第１のホトレジスト層を使用して
、前記ゲート電極のための場所の上の前記第１のホトレ
ジストをプラズマエッチングし、また、このプラズマエ
ッチングにより前記ドープされた領域に隣接した前記第
１のホトレジスト層の残りの物質をすべて取り除き、（
ｊ）前記金属で覆われたプラグ上や前記ゲート電極のた
めの前記場所及び前記コンタクト上に、前記第１のホト
レジスト層を覆うようにして第２の金属層を付与し、 （ｋ）前記主要な表面上の前記ゲート電極やコンタクト
を残すようにして、前記第１のホトレジスト層及び前記
プラグを取り除く段階を備えることを特徴とする製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/388,627 US4935377A (en) | 1989-08-01 | 1989-08-01 | Method of fabricating microwave FET having gate with submicron length |
| US388627 | 1989-08-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116839A true JPH03116839A (ja) | 1991-05-17 |
Family
ID=23534867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181366A Pending JPH03116839A (ja) | 1989-08-01 | 1990-07-09 | サブミクロン長のゲートを備えるマイクロ波ｆｅｔの製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4935377A (ja) |
| JP (1) | JPH03116839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367814B1 (ko) * | 1996-11-18 | 2003-01-14 | 텔레폰악티에볼라겟엘엠에릭슨(펍) | 신호 반복 방법 및 장치 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374328A (en) * | 1993-03-25 | 1994-12-20 | Watkins Johnson Company | Method of fabricating group III-V compound |
| JP3090838B2 (ja) * | 1994-03-17 | 2000-09-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US5460693A (en) * | 1994-05-31 | 1995-10-24 | Texas Instruments Incorporated | Dry microlithography process |
| US5593610A (en) * | 1995-08-04 | 1997-01-14 | Hormel Foods Corporation | Container for active microwave heating |
| US5652179A (en) * | 1996-04-24 | 1997-07-29 | Watkins-Johnson Company | Method of fabricating sub-micron gate electrode by angle and direct evaporation |
| US7531849B2 (en) * | 2005-01-25 | 2009-05-12 | Moxtronics, Inc. | High performance FET devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618510A (en) * | 1984-09-05 | 1986-10-21 | Hewlett Packard Company | Pre-passivated sub-micrometer gate electrodes for MESFET devices |
-
1989
- 1989-08-01 US US07/388,627 patent/US4935377A/en not_active Expired - Lifetime
-
1990
- 1990-07-09 JP JP2181366A patent/JPH03116839A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367814B1 (ko) * | 1996-11-18 | 2003-01-14 | 텔레폰악티에볼라겟엘엠에릭슨(펍) | 신호 반복 방법 및 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4935377A (en) | 1990-06-19 |
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