JPS63246824A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63246824A JPS63246824A JP7961187A JP7961187A JPS63246824A JP S63246824 A JPS63246824 A JP S63246824A JP 7961187 A JP7961187 A JP 7961187A JP 7961187 A JP7961187 A JP 7961187A JP S63246824 A JPS63246824 A JP S63246824A
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- semiconductor device
- gate electrode
- etching
- schottky
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- Pending
Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、セルフシライン型ショットキゲート半導体装
置の製造方法に関する。
置の製造方法に関する。
（従来の技術）
ショットキゲート電界効果トランジスタ（ＭＥＳＦＥＴ
）の性能指数はＣｇｓ／ｇ＋＋＋で決定される。
）の性能指数はＣｇｓ／ｇ＋＋＋で決定される。
ここでＣｇａはゲートとソース間の容量であり、ｆｌｙ
−は電界効果トランジスタ（Ｆ Ｅ Ｔ）の相互コンダ
クタンスである。さらに、実質的な９．は次式で示され
る。
−は電界効果トランジスタ（Ｆ Ｅ Ｔ）の相互コンダ
クタンスである。さらに、実質的な９．は次式で示され
る。
グ８６
ｔ・＝１十グ、。−Ｒ，°°°°゛°°°゛■ここでグ
、。はＦＥＴの動作層の特性から決まる真性コンダクタ
ンスであり、Ｒｇはソースとゲート間の直列抵抗である
。このような従来のＭＥＳＦＥＴの構造は次のようにな
っている。半絶縁性のＧａＡｓ基板３１にｎ型動作層３
２が設けられている。
、。はＦＥＴの動作層の特性から決まる真性コンダクタ
ンスであり、Ｒｇはソースとゲート間の直列抵抗である
。このような従来のＭＥＳＦＥＴの構造は次のようにな
っている。半絶縁性のＧａＡｓ基板３１にｎ型動作層３
２が設けられている。
このｎ型動作層上にＷＮ工のゲート電極３４とＡｕＧｅ
合金のオーミック塩ｔＩ＠３３．３５が設けられている
。
合金のオーミック塩ｔＩ＠３３．３５が設けられている
。
（第３図）。
このような従来のＭＥＳＦＥＴは、Ｒ８があるため、実
質的なｙ、は ト。より小さくなってしまう、従ってＲ
３を減少させることがＭＥ Ｓ ＦＥＴの性能向上の鍵
となるわけであり、その方法の一つとして自己整合的に
ソース・ドレイン領域に高濃度イオン注入層を導入する
方法が知られている。
質的なｙ、は ト。より小さくなってしまう、従ってＲ
３を減少させることがＭＥ Ｓ ＦＥＴの性能向上の鍵
となるわけであり、その方法の一つとして自己整合的に
ソース・ドレイン領域に高濃度イオン注入層を導入する
方法が知られている。
この自己整合法によって形成された代表的なＭＥＳＦＥ
Ｔの断面を第４図に示す、セルフψラインによりソース
領域４０とドレイン領域４１が設けられている。
Ｔの断面を第４図に示す、セルフψラインによりソース
領域４０とドレイン領域４１が設けられている。
従来より、このような異方性のゲート電極加工は反応性
イオンエツチング（ＲＩ Ｅ ：Ｒｅａｃｔｉｒｅ Ｉ
ｏｎＥｔｃｈｉｎ（）で行っている。実際の形成工程で
は、高パワー又は、低ガス圧条件の下で、自己バイアス
を増大させてエツチングしている。しかし、高自己バイ
アス条件では、スパッタにより基板と電極へ与えられる
ダメージの影響が避けられない。このことは、自己バイ
アス（Ｖ ｏ （ｉ） ）が増大すれば、電極のバリヤ
ハイド（φＢ）の低下と理想因子（ｎ）の増加が起こる
ことから判る（第２図）、従ってダメージの影響と、異
方性の加工はトレードオフの関係にあり、ダメージの影
響なく、ゲート電極の加工を行なうことは困難であった
。
イオンエツチング（ＲＩ Ｅ ：Ｒｅａｃｔｉｒｅ Ｉ
ｏｎＥｔｃｈｉｎ（）で行っている。実際の形成工程で
は、高パワー又は、低ガス圧条件の下で、自己バイアス
を増大させてエツチングしている。しかし、高自己バイ
アス条件では、スパッタにより基板と電極へ与えられる
ダメージの影響が避けられない。このことは、自己バイ
アス（Ｖ ｏ （ｉ） ）が増大すれば、電極のバリヤ
ハイド（φＢ）の低下と理想因子（ｎ）の増加が起こる
ことから判る（第２図）、従ってダメージの影響と、異
方性の加工はトレードオフの関係にあり、ダメージの影
響なく、ゲート電極の加工を行なうことは困難であった
。
（発明が解決しようとする問題点）
上記の如く、従来の技術は、ＲＩＥによる異方性エツチ
ングを用いてゲート電極を加工する際に、自己バイアス
を上げて行っていた。しかし、このスパッタによるダメ
ージによって良好なショットキ特性を示す電極を形成す
ることができないという問題があった。
ングを用いてゲート電極を加工する際に、自己バイアス
を上げて行っていた。しかし、このスパッタによるダメ
ージによって良好なショットキ特性を示す電極を形成す
ることができないという問題があった。
本発明は以上の点を鑑み、ＲＩＥによる異方性エツチン
グを用いて、ゲート電極の加工形成後においても良好な
ショットキ特性を示すゲート電極を持った半導体装置を
得ることができる方法を提供することを目的とする。
グを用いて、ゲート電極の加工形成後においても良好な
ショットキ特性を示すゲート電極を持った半導体装置を
得ることができる方法を提供することを目的とする。
（問題点を解決するための手段）
本発明はＲＩＥによる異方性エツチングを用いてショッ
トキ電極を加工する際に、側壁保護のためのポリマー形
成とエツチングを交互に行なうことを特徴としている。
トキ電極を加工する際に、側壁保護のためのポリマー形
成とエツチングを交互に行なうことを特徴としている。
（作 用）
以上の本発明の構成によれば、ポリマーの形成によって
レジストマスク及び被エツチング物の側壁を保護し、低
バイアス条件でも異方性の加工が可能となり、ダメージ
が少なく、また形状制御性に優れた加工が可能となる。
レジストマスク及び被エツチング物の側壁を保護し、低
バイアス条件でも異方性の加工が可能となり、ダメージ
が少なく、また形状制御性に優れた加工が可能となる。
（実施例）。
以下本発明の実施例を図面を参照して説明する。
第１図は、本発明の一実施例である自己整合形ＧａＡｓ
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの製造工程を順次量した断面図
である。
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの製造工程を順次量した断面図
である。
半絶縁性ＧａＡｓ基板ｌｌ上に設けたマスク１２ａ上か
らＳｉ＋イオンを加速電圧３０にｅＶ、ドース量４Ｘ１
０”／Ｊ注入した後、８５０℃で１５分間の熱処理を行
い、ｎ型動作層１３を活性化して形成する（第１図（ａ
））。
らＳｉ＋イオンを加速電圧３０にｅＶ、ドース量４Ｘ１
０”／Ｊ注入した後、８５０℃で１５分間の熱処理を行
い、ｎ型動作層１３を活性化して形成する（第１図（ａ
））。
次にゲート電極となるＷＮＮ模膜１４ａ反応性スノ嘴ツ
タによりウニ八全面に堆積する。さらに、この膜上に選
択的にフォトレジスト１２ｂを形成する（第１図（ｂ）
）。
タによりウニ八全面に堆積する。さらに、この膜上に選
択的にフォトレジスト１２ｂを形成する（第１図（ｂ）
）。
その後、フォトレジスト１２ｂをマスクとしてＲＩＥに
より、ＷＮ工ｆｉ１４ａを加工し、ゲート電極１４ｂを
形成する。この際ＣＦ４とＨ２ガスによるポリマーの形
成と、ＣＦ４と０２ガスによる５０Ｗの低パワーエツチ
ングを１パツチにつき１回ずつ交互に行う（第１図（ｃ
））。
より、ＷＮ工ｆｉ１４ａを加工し、ゲート電極１４ｂを
形成する。この際ＣＦ４とＨ２ガスによるポリマーの形
成と、ＣＦ４と０２ガスによる５０Ｗの低パワーエツチ
ングを１パツチにつき１回ずつ交互に行う（第１図（ｃ
））。
しかる後、このゲート電極１４ｂと図示しないレジスト
をマスクとして、Ｓｉ＋イオンを加速電圧１２ＫｅＶ、
ドーズ量３Ｘ１０１３／ａｄにて注入する。さらに、全
面にＰＳＧ膜１膜製７積して８００℃３０分間にてイオ
ン注入層を活性化し、ソース領域１５．ドレイン領域１
６を形成する（第１図（ｄ））。
をマスクとして、Ｓｉ＋イオンを加速電圧１２ＫｅＶ、
ドーズ量３Ｘ１０１３／ａｄにて注入する。さらに、全
面にＰＳＧ膜１膜製７積して８００℃３０分間にてイオ
ン注入層を活性化し、ソース領域１５．ドレイン領域１
６を形成する（第１図（ｄ））。
最後に、全面にＳｉｎ、の絶縁ＷＡ１９を形成した後。
このソース、ドレイン領域上にＡｕＧｅ／Ａｕのオーミ
ック電極１８をリフトオフ法によって形成し、４００℃
、８分の熱処理を行う（第１図（ｅ））。
ック電極１８をリフトオフ法によって形成し、４００℃
、８分の熱処理を行う（第１図（ｅ））。
以上の加工方法を用いた製造工程で試作したＧａＡｓＭ
Ｅ Ｓ Ｆ Ｅ Ｔは、低自己バイアス下の加工であ
るため３０ＫｅＶと浅い活性層であるにもかかわらず、
再現性良くバラツキの少ない閾値電圧が得られた。また
、このＭＥＳＦＥＴのゲート電極のショットキ特性は、
バリヤハイド（φＢ）が０．７ｖから０．７５Ｖと向上
した。従って、ゲート長１．０μで２５０ａｓ／＋ｍの
高相互コンダクタンスを有する高性能なＦＥＴがウェハ
面内で均一に得られることが確認された。
Ｅ Ｓ Ｆ Ｅ Ｔは、低自己バイアス下の加工であ
るため３０ＫｅＶと浅い活性層であるにもかかわらず、
再現性良くバラツキの少ない閾値電圧が得られた。また
、このＭＥＳＦＥＴのゲート電極のショットキ特性は、
バリヤハイド（φＢ）が０．７ｖから０．７５Ｖと向上
した。従って、ゲート長１．０μで２５０ａｓ／＋ｍの
高相互コンダクタンスを有する高性能なＦＥＴがウェハ
面内で均一に得られることが確認された。
上記実施例は、 ＧａＡｓ半導体装置の場合について説
明したが、本発明はＳＬの半導体装置や、その他ＲＩＥ
を用いるいかなるものについても同様に適用することが
できる。
明したが、本発明はＳＬの半導体装置や、その他ＲＩＥ
を用いるいかなるものについても同様に適用することが
できる。
（発明の効果〕
以上述べたように１本発明の構成によれば、ショットキ
電極を低バイアス条件のスパッタリングによって加工し
、基板と電極にダメージを与えない為に、良好なショッ
トキ特性を有するゲート電極を持った半導体装置を得る
ことが可能となった。
電極を低バイアス条件のスパッタリングによって加工し
、基板と電極にダメージを与えない為に、良好なショッ
トキ特性を有するゲート電極を持った半導体装置を得る
ことが可能となった。
第１図は、本発明の一実施例を説明するための工程断面
図、第２図は、自己バイアスに対するバリヤハイドと理
想因子の関係を示す図、第３図は、従来のＭＥＳＦＥＴ
の断面図、第４図は、従来の１５・・・ソース領域
１６・・・ドレイン領域１７・・・ＰＳＧ膜
１８・・・オーｆ、り電極代理人 弁理士 則 近
憲 佑 第１図 斂己Ｉ＼イヱスＴｏｃ（／７） 第２図 第３図 第４図
図、第２図は、自己バイアスに対するバリヤハイドと理
想因子の関係を示す図、第３図は、従来のＭＥＳＦＥＴ
の断面図、第４図は、従来の１５・・・ソース領域
１６・・・ドレイン領域１７・・・ＰＳＧ膜
１８・・・オーｆ、り電極代理人 弁理士 則 近
憲 佑 第１図 斂己Ｉ＼イヱスＴｏｃ（／７） 第２図 第３図 第４図
Claims (4)
- （１）半導体基板上に形成した金属層を反応性イオンエ
ッチング法により、ショットキ障壁をなすゲート電極を
形成する工程と、このゲート電極をマスクとして所要の
不純物をイオン注入する工程と、この工程後に熱処理に
よって不純物活性化を行ってソース及びドレイン領域を
形成する工程を有する半導体装置の製造方法において、
前記反応性イオンエッチング方法におけるガスの種類を
変えて、ポリマーの形成工程とエッチング工程を交互に
行なうようにしたことを特徴とする半導体装置の製造方
法。 - （２）前記半導体基板は、半絶縁性の化合物半導体基板
であることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - （３）前記半絶縁性の化合物半導体は、ＧａＡｓである
ことを特徴とする特許請求の範囲第２項記載の半導体装
置の製造方法。 - （４）前記ポリマーの形成工程には、ＣＦ＿４とＨ＿２
を混合したガスを用い、前記エッチング工程には、ＣＦ
＿４とＯ＿２を混合したガスを用いることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7961187A JPS63246824A (ja) | 1987-04-02 | 1987-04-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7961187A JPS63246824A (ja) | 1987-04-02 | 1987-04-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246824A true JPS63246824A (ja) | 1988-10-13 |
Family
ID=13694833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7961187A Pending JPS63246824A (ja) | 1987-04-02 | 1987-04-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001501041A (ja) * | 1997-07-17 | 2001-01-23 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体構造における異なった材料の接合部を認識する方法 |
| JP2001505001A (ja) * | 1997-08-21 | 2001-04-10 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | シリコンの異方性エッチングのための方法 |
-
1987
- 1987-04-02 JP JP7961187A patent/JPS63246824A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001501041A (ja) * | 1997-07-17 | 2001-01-23 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体構造における異なった材料の接合部を認識する方法 |
| JP2001505001A (ja) * | 1997-08-21 | 2001-04-10 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | シリコンの異方性エッチングのための方法 |
| JP4674368B2 (ja) * | 1997-08-21 | 2011-04-20 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | シリコンの異方性エッチングのための方法 |
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