CN104347620B - 半导体器件、电子电路以及用于切换高电压的方法 - Google Patents

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Abstract

公开了一种半导体器件、电子电路和方法。半导体器件包括半导体主体；至少一个晶体管单元，包括源极区、漂移区、将源极区与漂移区分开的主体区、以及在半导体主体中的漏极区、以及由栅极电介质与主体区介电绝缘的栅极电极；源极节点，连接至源极区和主体区；接触节点，与主体区和漏极区间隔开，以及电连接至漏极区；以及整流器元件，在接触节点和源极节点之间形成。

Description

半导体器件、电子电路以及用于切换高电压的方法
技术领域
本文描述的实施例涉及半导体器件以及电子电路。此外，本文描述的实施例涉及用于切换高电压的方法。
背景技术
开关模式电源广泛用于提供电子负载给诸如计算机、电视机或具有合适的电压电平输出的任何其它器具之类的设备，该电压电平输出是市电电压，其典型地在90V至240Vrms的范围中。在许多情形下，变压器将负载与市电电学去耦合，并且在次级侧提供适当的电压电平，如果针对在大多数交流市电的50Hz至60Hz的范围中的频率范围之上的更高频设计，则其消耗更少的空间、并且更为经济。电子开关(例如高电压MOSFET或IGBT)通常用于为变压器的初级侧提供适当的高频电压和电流波形，从其可以通过整流市电电压来生成直流电流(DC)链路。注意，在此使用这类电子开关并不限于上述应用。
在连接至变压器的初级侧的电子开关中，当使用高电压、高频率和高电流信号驱动变压器的初级侧时，产生欧姆损耗和切换损耗这两者。当导通电子开关以及特别是断开电子开关时，存在这些损耗。为了减少切换损耗并且同时增加总体效率，已经建立用于驱动变压器的多种配置和方法。这些方法包括谐振回路的操作，其中电子开关主要在电压的过零点处或其附近被导通和/或断开。由此，可以减少切换损耗。这类方法通常被称为电子开关的软切换。在常规操作中，在软切换期间向负载端子施加的最大电压是在DC链路的电压。然而，可能出现如下情形，其中未实现软切换条件，例如在SMPS的上电期间，负载出现跳变等。在这类情形中，电子开关无法必然在零电压或零电流附近断开，而是在电子开关的端子处的显著电流和/或电压附近断开。在这些情形中，可能出现显著的电压过冲，其超过DC链路电压。
因此，常规使用的电子开关提供了超过DC链路的电压的阻断能力。然而，在高电压电子开关的负载端子之间存储的电荷随着设备的阻断要求的增加而增加。这可以不利地影响高电压电子开关的切换损耗和SMPS的控制稳定性。
具有给定芯片面积的高电压电子开关的通态损耗随着阻断要求的增加而增加。另一方面，根据一阶近似，维持负载端子两端的电压的漂移区的宽度将随着阻断能力线性地增加。此外，可以提供漂移区的净掺杂的减少，以便改进阻断能力。因此，高电压电子开关的通态损耗可以随着阻断能力的增加而显著增加，例如，高电压电子开关的通态损耗可以随着阻断能力的增加而不成比例地高的增加。
鉴于上述内容，需要改进。
发明内容
一个实施例涉及一种半导体器件。半导体器件包括半导体主体；至少一个晶体管单元，具有源极区、漂移区、将源极区与漂移区分离的主体区、以及在半导体主体中的漏极区；以及栅极电极，由栅极电介质将栅极电极与主体区介电绝缘。半导体器件还包括连接至源极区和主体区的源极节点、与主体区和漏极区隔离开并且电连接至漏极区的接触节点、以及在接触节点和源极节点之间形成的整流器元件。
一个实施例涉及电子电路。电子电路包括第一半导体器件，第一半导体器件具有在源极节点和漏极节点之间的负载路径、控制节点和在接触节点和源极节点之间形成的内部整流器元件，其中接触节点与第一半导体器件的半导体主体中的主体区和漏极区隔离开。电子电路还包括第二半导体器件，第二半导体器件包括漏极节点和源极节点之间的负载路径、以及控制节点，其中第一半导体器件和第二半导体器件的负载路径串联，并且其中第二半导体器件的控制节点耦合至第一半导体器件的源极节点。
一个实施例涉及电子电路。电子电路包括第一场效应晶体管，第一场效应晶体管具有源极节点、漏极节点和栅极节点。第一场效应晶体管是常关断(normally-off)晶体管。电子电路还包括与第一场效应晶体管串联的第二场效应晶体管，第二场效应晶体管具有源极节点、漏极节点和栅极节点，其中第二场效应晶体管是常导通(normally-on)晶体管。控制单元连接至第一场效应晶体管的漏极节点，并且连接至第二场效应晶体管的栅极节点，并且可操作为如果在第一场效应晶体管的漏极节点和源极节点之间的电压的电压电平超过高电压电平则阻断第二场效应晶体管。
一个实施例涉及半导体器件，半导体器件包括单元区域、边缘表面、以及布置在边缘表面和单元区域之间的边缘端接区。半导体器件还包括具有源极节点、漏极节点和栅极节点的第一场效应晶体管、以及在第一场效应晶体管的漏极节点和源极节点之间串联连接的电阻器和齐纳二极管。齐纳二极管和电阻器被单片集成在半导体器件的边缘端接区中。半导体器件还包括第二场效应晶体管，第二场效应晶体管具有源极节点、漏极节点和栅极节点。第二场效应晶体管的源极节点连接至第一场效应晶体管的漏极节点，以及齐纳二极管和电阻器共同的电路节点耦合至第二场效应晶体管的栅极节点。
一个实施例涉及方法。该方法包括提供具有第一晶体管和第二晶体管的串联电路，第一晶体管包括源极节点、漏极节点和栅极节点，第二晶体管包括源极节点、漏极节点和栅极节点，其中第二晶体管的源极节点耦合至第一晶体管的漏极节点。该方法还包括在第二晶体管的漏极节点和第一晶体管的源极节点之间施加电压，以正常模式操作串联电路，其中第一晶体管基于在栅极节点接收的信号来导通和关断，以及如果第一晶体管的漏极节点处的电压低于预定电压电平则第二晶体管导通，而如果第一晶体管的漏极节点处的电压高于预定电压电平则第二晶体管关断。
本领域技术人员在阅读下面的具体描述以及在浏览所附附图之后将认识到附加的特征和优势。
附图说明
附图中的部件并不必然按比例绘制，而是附图示出了本发明的实施例的原理。此外，在附图中，相似的数字指示对应部件。
图1示出了根据一个实施例的连接至控制单元的串叠式(cascode)电路，其包括实现为场效应晶体管的第一半导体器件和实现为场效应晶体管的第二半导体器件。
图2示出了根据一个实施例的第一半导体器件的截面图。
图3示意地示出了第一半导体器件的处于关断状态的电势分布。
图4示意地示出了第一半导体器件的处于关断状态的电压电势的另一分布。
图5显示了时序图，其示出了在断开串叠式电路之后第一半导体器件和串叠式电路两端的电压。
图6示出了根据一个实施例的串叠式电路。
图7示出了根据另一实施例的具有第一半导体器件和第二半导体器件的串叠式电路。
图8显示了时序图，其示出了图7中所示的串叠式电路的操作的一种方式。
图9示意地示出了根据一个实施例的第一半导体器件的分区的竖直截面图。
图10示意地示出了图9中所示的半导体器件的俯视图。
图11A-图11B示出了图9中所示的半导体器件的内区的修改。
图12示出了图9中所示的半导体器件的外区的修改。
图13示出了根据一个实施例的外区的一个分区的俯视图。
图14显示了根据另一实施例的外区的一个分区的俯视图。
图15显示了根据另一实施例的第一半导体器件的竖直截面图。
图16显示了根据又一实施例的第一半导体器件的竖直截面图。
图17示出了根据另一实施例的串叠式电路。
具体实施方式
在下面的具体描述中，参考所附附图，该附图构成本文的一部分，并且其中通过示出具体实施例的方式显示，其中本发明可以在具体实施例中实施。就此而言，定向术语，诸如“顶部”、“底部”、“前侧”、“背侧”、“前沿”、“尾沿”、侧向、竖直等用于参考所描述的附图的定向。由于实施例的部件可以放置为多种不同的定向，因此定向术语用于示出而非限制。可以理解，可以利用其它实施例，并且可以做出结构和逻辑改变而不偏离本发明的范围。下面的具体描述因此不被认为是限制，并且本发明的范围由所附权利要求书限定。所描述的实施例使用特定语言，其不应该被解读为限制所附权利要求书的范围。
现在将具体参见各种实施例，其中的一个或多个示例在附图中示出。通过说明提供每个示例，并且每个示例并不意味着对本发明的限制。例如，示出为或描述为一个实施例的一部分的特征可以与另一些实施例结合地使用以产生又一实施例。本发明旨在包括这类修改和变化。使用具体语言描述示例，该语言不应被解读为对所附权利要求的范围的限制。附图并不按比例绘制并且仅用于示意的目的。为了清楚起见，如果没有另外说明，则在不同附图中通过相同的参考标记指代相同的元件或制造步骤。
在附图中，侧向方向由参考符号x指示。此外，在附图中，竖直方向由参考符号y指示。
在本说明书中，半导体衬底的第二表面被认为由下表面或背侧表面形成，而第一表面被认为由半导体衬底的上表面、前表面或主表面形成。在考虑该定位时，本说明书中使用的术语“上方”和“下方”因此描述了结构特征相对于另一结构特征的相对定位。
在本说明书的情形中，术语“MOS”(金属氧化物半导体)应该理解为包括更为一般的术语“MIS”(金属绝缘体半导体)。例如，术语MOSFET(金属氧化物半导体场效应晶体管)应该被理解为包括具有栅极绝缘体的FET，该栅极绝缘体不是氧化物，即，术语MOSFET在IGFET(绝缘栅场效应晶体管)和MISFET(金属绝缘体场效应晶体管)的更为一般的意义上分别使用。MOSFET的栅极材料的术语“金属”应该理解为包括导电材料，诸如但不限于金属、合金、掺杂多晶半导体和金属半导体化合物，诸如硅化物。
场效应控制切换器件(诸如MOSFET或IGBT)已被用于各种应用，包括在电源和功率变换器、电气汽车、空调以及甚至立体声系统中用作开关。具体而言，关于能够切换大电流和/或以较高电压操作的功率器件，经常期望在导电通态中的低电阻。这意味着，例如对于待切换的给定电流而言，跨导通的FET的电压降(即，源极-漏极电压)期望为低。另一方面，在FET的断开或交换期间出现的损耗经常也被保持为小的，以减小总体损耗。
在本说明书中使用的术语“半导体功率开关”描述了在单个芯片上的具有高电压和/或高电流切换能力的半导体器件。换言之，功率半导体器件旨在针对高电流，典型为安培级。在本说明书内，同义地使用术语“半导体功率开关”、“固态切换器件”和“功率半导体器件”。
在本说明书的情形中，其中可以形成反型沟道和/或由场效应控制的反型沟道的本半导体区域也被称为主体区。
在本说明书中使用的术语“场效应”描述了通过施加电势给电极(栅极电极)在半导体区域中电容性地生成“导电沟道”和/或控制导电性和/或导电性沟道的形状的效应，该电极由电介质层(栅极电介质)与半导体区域介电绝缘。导电沟道可以是反型沟道或积累沟道。
在本说明书的情形中，术语“场效应结构”描述了在半导体衬底或半导体器件中形成的如下结构，其具有栅极电极，该栅极电极由电介质区或电介质层至少部分地与主体区绝缘。用于形成在栅极电极和主体区之间的电介质区或电介质层的电介质材料的示例包括但不限于氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiOxNy)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)和氧化铪(HfO2)。
在本说明书的情形中，术语“栅极电极”描述了与主体区相邻并且与其绝缘的电极，其被配置成形成和/或控制通过主体区的沟道区。术语“电连接”和“电气连接”描述两个元件之间的欧姆连接。
在本说明书的情形中，术语“齐纳二极管”描述通过由雪崩倍增或由遂穿中任一者生成电流来限制跨其阳极电极和阴极电极的阻断电压的二极管。由此，本文中使用的术语“齐纳二极管”是例如“雪崩二极管”或“遂道二极管”等的同义词。在此情形中的“齐纳二极管”根据上述定义旨在描述由齐纳二极管限制的电压或期望二极管的击穿电压。
如本文所用，术语“限压元件”描述了能够将跨其端子中的两个端子施加的电压限制为指定电压电平的电子部件。这类限压元件的示例是上述的齐纳二极管。
在本说明书中，n掺杂指代第一导电类型，而p掺杂指代第二导电类型。备选地，半导体器件可以形成为具有相反掺杂类型，使得第一导电类型可以为p掺杂，而第二掺杂类型可以为n掺杂。此外，一些附图使用与掺杂类型相邻的“-”或“+”示出了相对的掺杂浓度。例如，“n-”意指比“n”掺杂区的掺杂浓度更小的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更大的掺杂浓度。然而，示出相对掺杂浓度并不意味着相同的相对掺杂浓度的掺杂区必须具有绝对相同的掺杂浓度，除非另有说明。例如，两个不同的n+掺杂区可以具有不同的绝对掺杂浓度。这也适用于例如n+掺杂区和p+掺杂区。
术语“电连接”和“电气连接”描述两个元件之间的欧姆连接。
如本文所用的那样，术语“串叠式电路”旨在表示如下电路配置，其中两个晶体管串联连接，并且其中两个晶体管之一的栅极端子可以用作用于切换通过由两个晶体管的串联连接表示的导电路径的控制端子。
具有电荷补偿结构的补偿电路元件，诸如具有超结结构(SJFET)的增强模式场效应晶体管，以高的输出电荷值操作，该电荷补偿结构具有在漂移区中的交替的n掺杂柱和p掺杂柱。该事实源自承载晶体管的负载电流的n区域的高掺杂和当在漂移区中分别集成n和p掺杂的原子的量时基本上匹配n区域的掺杂以及当器件导通时基本不承载电流的p区域的高掺杂。高的n掺杂导致较低的电荷载流子迁移率。较低的电荷载流子迁移率可以由较大量的电荷载流子补偿，当器件断开时，移除该较大量的电荷载流子。在关断时，存储在器件中的电荷载流子被移除以将器件带入阻断状态。因此，可以获得非导电空间电荷区。断开器件移除的电荷载流子的量导致在本文中以Qoss表示的输出电荷。输出电荷Qoss表现出与芯片面积呈基本上线性的依赖关系。
在高电压切换器件的设计中，期望提供高的电压阻断能力和低的导通电阻(Ron)。功率半导体器件可以包括布置在主体区和漏极区之间的漂移区。这类高电压半导体切换器件的导通电阻随着通过漂移区的电流路径的长度增加而增加，并且随着漂移区中的掺杂浓度降低而增加。为了获得低的导通电阻(Ron)，SJFET中的n区域可以是高掺杂的，其中可以同时减少n柱的宽度。漂移区中n柱和p柱的宽度的同时减少将导致补偿电路元件的减小的节距。由此，增加了表示补偿电路元件的特征值的导通电阻Ron和输出电荷Qoss的乘积。
另一方面，高电压阻断能力随着漂移区的长度的减小以及漂移区中的掺杂浓度的增大而减小。对于超结结构而言，这不仅对于单独的n掺杂也对于平均总体掺杂同样适用，即，漂移区中的n掺杂和p掺杂的数学综合差值，其通常低于单独的n掺杂的最大或平均掺杂浓度。由于平均总掺杂必须不能超过某个限制，并且取决于n和p掺杂可以被调整的准确性，因此在补偿电路元件的低导通电阻和高压阻断能力之间权衡。特定面积输出电荷(即，与元件面积A(芯片面积)相关的输出电荷)展现出与电路元件的活性厚度的基本上线性的依赖关系，并因此展现出阻断电压的基本上线性的依赖关系。例如，提供600V的阻断电压能力的补偿电路元件以相比于提供500V的阻断电压能力的类似尺寸补偿电路元件提供增加了20％的输出电荷Qoss来操作。由此，如果可以实现阻断电压能力的减小，则可以减小输出电荷。
此外，特定面积导通电阻(即与芯片面积A相关的电阻)根据下面的等式近似随着阻断电压Vb的增加而增加：
Ron～Vb2.5. (1)
因此，可允许的阻断电压Vb的减小可以大幅度地减小导通电阻Ron。换言之，例如，如果具有400V阻断电压能力的补偿电路元件#1相比于具有600V的阻断电压能力的补偿电路元件#2，并且如果两个补偿电路元件提供相同的导通电阻Ron，则补偿电路元件#2相比于补偿电路元件#1仅占芯片面积的36％。此外，相比于补偿电路元件#1减小补偿电路元件#2的输出电荷Qoss。根据等式(1)的导通电阻的关系是近似的，并且对于相同类型的技术是有效的，即，如果将针对两个电压类别的两个超结技术进行比较，则特定面积的导通电阻由等式(1)决定，如果考虑到n和p掺杂之间的补偿的相同准确性限制。
参见图1，描述了高压半导体开关100的第一实施例。参见图1，高压半导体开关100包括具有第一半导体器件T1和第二半导体器件T2的串叠式电路。第一半导体器件T1和第二半导体器件T2均包括第一节点和第二节点之间的负载路径以及控制节点。控制单元CU耦合至第二半导体器件T2的控制节点。该控制单元CU被配置成基于第一半导体器件T1的操作模式控制第二半导体器件T2的操作。
在图1中所示的实施例中，第一半导体器件T1和第二半导体器件T2中的每个被实现为包括栅极(节点)作为控制节点、源极(节点)作为第一节点和漏极(节点)作为第二节点的场效应晶体管。第一半导体器件T1在下文中也被称为第一场效应晶体管T1，而第二半导体器件T2在下文中也被称为第二场效应晶体管。第二场效应晶体管T2被适配成防止第一场效应晶体管T1过压。根据一个实施例，第二场效应晶体管T2的电压阻断能力低于第一场效应晶体管T1的电压阻断能力。根据另一实施例，第二场效应晶体管T2的电压阻断能力与第一场效应晶体管T1的电压阻断能力近似相同。
第一场效应晶体管T1的负载路径与第二场效应晶体管T2的负载路径串联连接。为此，第一场效应晶体管T1的漏极在公共节点CN处连接至第二场效应晶体管T2的源极。第一晶体管T1的漏极-源极电压(漏极节点和源极节点之间的电压)由参考符号402表示，而第二晶体管T2的漏极-源极电压由参考标记403表示。高压半导体开关100的总电压由参考标记401表示。该总电压401对应于电压402加上电压403，并且是第一端子(第一节点)和第二端子(第二节点)之间的电压，即，第一端子是第一场效应晶体管T1的源极S，而第二端子是第二场效应晶体管T2的漏极D。
控制单元CU连接至第二场效应晶体管T2的栅极和第一场效应晶体管T1的漏极，并且因此连接至公共节点CN。控制单元适配成如果跨第一场效应晶体管T1的漏极-源极电压402超过额定高压电平，则阻断第二场效应晶体管T2。
根据一个实施例，在图1中所示的串叠式电路中，第一场效应晶体管T1被实现为补偿电路元件，而第二场效应晶体管T2被实现为自导电电路元件。换言之，第一场效应晶体管T1可以被实现为常关断(增强模式)晶体管，而第二场效应晶体管T2可以被实现为常导通(耗尽模式)晶体管。
参见图1，诸如第一齐纳二极管Z1之类的第一限压元件与第一场效应晶体管T1的源极-漏极路径并联连接，而诸如第二齐纳二极管Z2之类的第二限压元件与第二场效应晶体管T2的源极-漏极路径并联连接。两个齐纳二极管Z1和Z2用作限制跨第一和第二晶体管T1、T2的负载路径的电压402、403的电压电平。齐纳二极管Z1和Z2中的每个可以在与其并联耦合晶体管T1、T2相同的半导体芯片(半导体主体)中集成。齐纳二极管Z1、Z2是可选的。根据一个实施例，齐纳二极管Z1、Z2可以被省略，使得第一和第二晶体管可以在相应负载路径电压的电压电平达到相应电压阻断能力时经历电压击穿。根据一个实施例，齐纳二极管Z1和/或Z2的齐纳(遂穿)效应的功能可以被如下效应替换或互补：该效应包括当超过在齐纳二极管的阳极和阴极之间的某个阻断电压时雪崩载流子倍增和电场击穿导致电流流动。
如图1所示，控制单元CU包括在第一场效应晶体管T1的漏极和源极之间串联连接的诸如齐纳二极管D1之类的限压元件以及电阻器R1。齐纳二极管D1和电阻器R1共用的电路节点CT连接至第二场效应晶体管T2的栅极。如果跨第一场效应晶体管T1的电压402的电压电平(即第一场效应晶体管T1的漏极-源极电压)超过预定电压电平，则齐纳二极管D1将电路节点CT的电势钳制至与第一晶体管器件T1的源极节点处的电势加齐纳二极管D1的齐纳电压(击穿电压)对应的电平。在电路节点CT处，电阻器R1以及齐纳二极管D1的阴极端子连接。与第一场效应晶体管T1串联连接的第二场效应晶体管T2的栅极的电势与电路节点CT处的电势对应。当电压402升至齐纳二极管D1的齐纳电压之上时，齐纳二极管D1保持(钳制)第二晶体管T2的栅极电势为齐纳电压，而电压402可以进一步增加。根据一个实施例，齐纳二极管D1的齐纳(遂穿)效应的功能性可以由如下效应替换或互补：该效应包括雪崩载流子倍增和当超过齐纳二极管D1的阳极和阴极之间的某个阻断电压时引起电流流动的电场穿通。
在正常操作或切换模式中，第一场效应晶体管T1的源极S连接至负电势或接地，其中第二场效应晶体管T2的漏极连接至待切换的正电压。由于第二场效应晶体管T2被实现为n型耗尽晶体管，如果在其栅极端子施加的电势相对于在其源极端子施加的电势是负的，即，当第二晶体管T2的栅极-源极电压相比阈值变得更为负时，则其切换为关断状态。
根据一个实施例，第二场效应晶体管T2被实现为n沟道MOSFET、JFET和HEMT之一。第一场效应晶体管T1可以选自包括n沟道MOSFET、IGBT、JFET和HEMT的组。根据一个实施例，用作第一和/或第二场效应晶体管T1和/或T2的MOSFET可以被设计为超结晶体管。
图1中所示的串叠式电路可以在正常操作模式和保护模式之一中操作。在正常操作模式中，仅第一场效应晶体管T1根据施加在其栅极的切换信号101导通和关断，而第二晶体管T2不变地处于导通状态。串叠式电路处于正常操作模式，只要电压402的电压电平低于齐纳二极管D1的齐纳电压。该电压电平将在下文中被称为额定或预定电压电平。例如，额定电压电平关于接地(即，关于第一场效应晶体管T1的源极电势)为+390V。因此，由于齐纳二极管D1的限压属性，第二场效应晶体管T2的栅极处的电压电平被钳制为+390V，而在晶体管T2的漏极处可以具有超过额定电压电平的电压电平。当电压402上升为在额定电压之上时，串叠式电路在保护模式中操作。在该保护模式中，第二晶体管T2开始关断，由此增加其导通电阻并且由此保护第一晶体管T1。
总电压401是在第二场效应晶体管T2的漏极D和第一场效应晶体管T2的源极S之间的电压，并且将在下文中被称为漏极-源极电压。第二场效应晶体管T2的源极和第一场效应晶体管T1的漏极电连接至公共节点CN。如果在保护模式中漏极-源极电压401和因此的跨第一晶体管T1的电压402降至额定电压电平之下，则经由电阻器R1对第二场效应晶体管T2的负充电栅极进行放电。然后，第二场效应晶体管T2再次瞬变至其常导通状态，并且恢复正常操作模式。
换言之，保护高电压增强模式切换晶体管T1免受过压的方法可以包括通过将耗尽模式场效应晶体管T2的源极连接至增强模式场效应晶体管T1的漏极来提供增强模式场效应晶体管T1和耗尽模式场效应晶体管T2的串联连接，其中在耗尽模式场效应晶体管T2的漏极D和增强模式场效应晶体管T1的源极S之间施加高电压401。
在正常操作模式中切换高电压包括在增强模式场效应晶体管T1的栅极G处施加切换信号101。如果在增强模式场效应晶体管T1的漏极处(即，在公共节点CN处)检测到过电压，则执行从正常操作模式向保护模式的切换。在保护模式中，关断或开始关断耗尽模式场效应晶体管。由此，控制单元CU可以提供从其中切换施加的高电压的正常操作模式向其中阻断高电压切换操作的保护模式的转变。基于第一场效应晶体管T1的漏极-源极电压，控制单元CU生成用于第二场效应晶体管T2的栅极的控制信号102。
例如，第一场效应晶体管T1可以具有Ron x A＝400mΩx mm2的特定面积导通电阻和400V的阻断电压能力，而第二场效应晶体管T2可以具有Ron x A＝260mΩx mm2的特定面积导通电阻和200V的阻断电压能力。此外，根据上面的示例的第二场效应晶体管T2可以占第一场效应晶体管T1的芯片面积的80％。然后，可以分别借助两个场效应晶体管T1和T2的串联连接来实现600V的总阻断电压能力。与例如具有Ron x A＝1000mΩx mm2特定面积导通电阻和600V的阻断电压能力的常规功率半导体切换晶体管相比，根据图1的两个场效应晶体管T1和T2的串联连接可以提供仅占常规功率半导体切换晶体管中存在的输出电荷的50％的输出电荷Qoss。
图2示出了根据一个实施例的集成半导体器件200的截面。在图2的截面中，x表示器件200的半导体主体(半导体衬底)的侧向方向，而y表示半导体主体的竖直方向。由此，在本说明书中的x方向描述了与半导体衬底的主表面基本上平行的定向，而y方向描述了与半导体衬底的主表面基本上垂直的定向。
如图2所示，集成半导体器件200的半导体主体包括单元区域CR、边缘表面(外轮缘(rim))OR、以及在边缘表面OR和单元区域CR之间的边缘端接区RR(轮缘区域)。单元区域CR包括漂移区DT。漂移区DT可以包括具有交替布置的p掺杂柱201和n掺杂柱202的超结结构。单元区域CR还包括晶体管单元，每个单元包括源极区S、将源极区S与漂移区DT分开的主体区BR、以及栅极电极G。栅极电极G由栅极电介质与主体区BR介电绝缘，并且被配置成控制主体区BR的反型沟道。边缘端接区RR包括漂移区端接DRT。在边缘端接区RR(轮缘区)的漂移区端部DRT中，也可以提供交替的p掺杂柱和n掺杂柱的结构，虽然这在图2中未示出。图2显示了具有低掺杂浓度的边缘端接区RR的漂移区端接DRT。图2中所示的半导体器件200包括漏极D区，其可以实现为高掺杂衬底和形成漂移区的多个外延层n++、n和n-，即单元区域CR中的漂移区DT，以及边缘端接区RR中的漂移区端接DRT。单独的晶体管单元的源极区S和主体区BR连接至源极金属化结构SM，其被适配成连接至外部电路部件。栅极电极G嵌入在电介质层中，例如，氧化物层OX，其在栅极电极G和主体区BR之间的区域中形成栅极电介质。电介质层OX可以包括氧化硅(SiO2)、氧化钽(Ta2O5)、氧化钛(TiO2)和氧化铪或其组合。
参见图2，侧向p掺杂结端接延伸区207从单元区域CR的最后的p柱201和/或最后的主体区BR延伸，并且进一步侧向延伸进入边缘端接区RR。该侧向p掺杂结端接延伸区207是可选的。根据一个实施例，齐纳二极管D1单片地集成在半导体器件200的半导体主体中。具体而言，齐纳二极管D1可以集成在单元区域CR和边缘端接区RR的一部分中。在图2中示出的实施例中，齐纳二极管D1包括在边缘区RR中的n阱区205、单元区域CR中的至少一个主体区BR以及n阱区205和至少一个主体区BR之间的漂移端接区DRT和漂移区DR的分区。可选地，齐纳二极管还包括p掺杂结端接延伸区207。参见图2，齐纳二极管D1还包括嵌入在n阱区205中的p+区204。连接端子CT连接至p+区204。连接端子CT可以包括金属化结构。连接端子也可以称为接触节点。
图2中所示的齐纳二极管的一种操作方式在下面说明。出于说明的目的，假设半导体器件200处于关断状态，并且在漏极端子D和源极SM之间施加电压。在该操作模式中，空间电荷区从单元区域CR的最后的主体区BR扩展进入边缘端接区RR。空间电荷区的侧向延伸随着半导体器件200的漏极D和源极S端子之间施加的阻断电压的增加而增加。当空间电荷区达到边缘端接区RR中的p+区204时，经由漏极D和电阻器R1的电流流动将开始。参见图1，电阻器在漏极D和齐纳二极管之间连接。在图2中示出的示例中的电阻器的实现方式在下面说明。在图2的实施例中示出的齐纳二极管D1的限压功能不仅通过遂穿效应或雪崩效应也通过电场至p+区204的穿通来实现。
由此，齐纳二极管D1的p+区204可以探测器件的空间电荷区的电势。空间电荷区接近p+区204处的电压电势的调整可以通过n阱区205的适当掺杂水平来提供。在下面结合图3和图4来描述基于n阱区205的掺杂水平的空间电荷区接近p+区204或与其接触处的电压电势的调整的示例。在连接端子金属化结构CT处，可以电连接可以提供为单独的分立电路元件的第二场效应晶体管T2。
根据一个实施例，电阻器R1单片地集成在集成半导体器件200的边缘端接区RR中。如图2所示，电阻器R1形成为两个n+区域206之间的n区域208，区域206和208分别嵌入在电介质层OX中。由于关于衬底的电阻器R1的介电隔离，针对干扰保护电阻器R1。
金属化结构可以用作本文关于图1描述的连接端子CT。连接端子CT的金属化结构接触电阻器R1的n+区域206之一和齐纳二极管D1的p+区这两者。电阻器R1的其它n区206连接至在集成半导体器件200的边缘端接区RR的右侧处提供的漏极金属化结构DM。漏极金属化结构DM借助引线连接件203或(例如外轮缘OR中的)掺杂的半导体区域电连接至集成半导体器件200的漏极端子D。
根据一个备选，电阻器R1可以提供为在电介质层OX中嵌入的多晶硅n+/n-/n+结构。由此，可以在栅极氧化物和/或在场氧化物上形成多晶硅电阻器R1。根据另一实施例，n区208和n+区206并不形成为半导体区域，而是形成具有合适电阻的导体区域。
一种制造集成半导体器件200的方法可以包括如下步骤：提供具有表面的半导体衬底；在半导体衬底的表面上形成可选的第一外延层n++；在第一外延层n++上形成第二外延层；以及，在第二外延层n+上，在单元区域CR中形成弱n掺杂的漂移区DT和/或在边缘端接区RR中形成弱n掺杂的漂移区端部DRT。根据另一实施例，省略第一外延层n++，并且将第二外延层直接施加至衬底。在单元区域CR，形成连接至主体区BR的p掺杂柱和n掺杂柱。在布置在外轮缘OR和单元区域之间的边缘端接区RR中，形成n阱区205和p+区204，n阱区205和p+区204形成齐纳二极管D1并且被嵌入在漂移区端部DRT中。由此，齐纳二极管D1单片地集成在半导体器件200中。此外，该方法包括如下步骤：在p掺杂柱上形成主体区BR，在主体区BR中形成源极区S，在漂移区DT和DRT上形成电介质层OX，在单元区域CR中提供与源极区隔离的栅极区G，在两个n+区206之间形成n区208，区域206和208分别嵌入在电介质层OX中并且形成多晶硅电阻器R1，将两个n+区206之一电连接至齐纳二极管D1的p+区204，以及将两个n+区206中的另一个电连接至在外轮缘OR处提供的漏极金属化结构DM。由此，电阻器R1在半导体器件200中单片地集成。源极区S可以电连接至源极电极或源极金属化结构，其中栅极区可以连接至栅极电极。
此外，第一外延层n++可以电连接至漏极电极D。由此，集成半导体器件200包括晶体管T1，其具有源极电极、漏极电极、以及栅极电极以及电阻器R1和齐纳二极管D1的串联连接。在单元区域CR中主要形成晶体管T1，而在边缘端接区RR中形成电阻器R1和齐纳二极管D1。如图2所示，经由引线连接件203将漏极电极D电连接至在边缘端接区RR和外轮缘OR中形成的漏极金属化结构DM。根据另一实施例，例如可以在集成半导体器件200的外轮缘OR中经由半导体主体中的掺杂区形成漏极电极D至漏极金属化结构DM的连接。漏极金属化结构DM还被进一步连接至电阻器R1和齐纳二极管D1的串联连接。由此，齐纳二极管D1的n阱区可以探测晶体管T1的漏极电极D和源极S之间的电势差，即晶体管T1处的漏极-源极电压。
根据另一实施例，电阻器R1和/或齐纳二极管D1可以被设计为与第一场效应晶体管T1的芯片区域分开提供的分立的电路元件。继而可以在共同的多芯片封装内布置第一场效应晶体管T1、第二场效应晶体管T2以及单独的电阻器R1。
现在参见图3和图4，示出了根据一个实施例的集成半导体器件200的主要在空间电荷区中的截面中的电压电势分布图300。图3显示了针对如下情形的电压电势分布图300：在该情形中，n阱区205具有近似1012cm-2的整体掺杂水平，而图4显示了针对如下情形的电压电势分布图300：在该情形中，n阱区205具有近似5x1011cm-2的整体掺杂水平。本文使用的术语“整体掺杂水平”旨在描述在竖直方向上在n阱区205中的n掺杂的空间整体分布，其从第一表面处开始并且进入半导体主体，直至到达漂移区端部DRT的背景掺杂。电压电势分布图300展现了仿真的等位线302，其表示与第一场效应晶体管T1的漏极电势DP相关的恒定电压电势的线。
等位线302被显示为叠加在图2中所示的集成半导体器件200的截面上。漏极电势DP(图3右侧的大的区域)对应于跨晶体管T1的漏极-源极电压降402，参见图1。如图3所示，齐纳二极管D1的与上文关于图2描述的连接端子CT对应的二极管场端子CT处于漏极电势DP。在电压电势分布图300中由参考标记A指示的区域接近二极管场端子CT，如果根据展示的样本仿真，n阱区205的掺杂达到近似1012cm-2。
另一方面，如果提供近似5x1011cm-2的掺杂水平，如图4所示，则比电势A小的电势B(B<A)可以接近二极管场端子CT。因此，可以通过适配n阱区205的掺杂水平来调整集成半导体器件200的截面中的电势分布。以此方式，可以调整齐纳二极管D1的有效限制或齐纳电压，以及因此可以控制高电压开关100的正常操作模式和保护模式之间的转变。根据一个实施例，正常操作模式和保护模式之间的转变的电压低于晶体管T1的可能的阻断电压。
图5示出了根据一个实施例的显示在高压半导体开关100处下降的电压的电压降图。在图中示出了两个电压降曲线V，其中参考标记V按伏特指示电压，其中参考标记t以任意单位表示时间。
第一曲线示出了随时间t的总的电压降演变401。总的漏极-源极电压降401展示为跨图1中所示的高电压开关100，即，第二场效应晶体管T2的漏极D和第一场效应晶体管T1的源极S之间。
另一方面，第二曲线描绘了跨第一晶体管T1的电压降402，即，第一场效应晶体管T1的漏极端子或公共节点CN与第一场效应晶体管T1的源极之间。
如从电压降曲线401和402分别可见，控制单元CU将跨第一晶体管的电压402钳制至额定电压电平，在附图5涉及的示例中，钳制至近似为480V的电压。由此，针对在近似480V之上的过电压保护第一场效应晶体管T1，该过电压可能在图1中所示的高压半导体开关100的漏极-源极路径D-S处出现。
高压半导体开关100可以与超结场效应晶体管结合地用于针对过电压保护这些类型的晶体管。由此，第二场效应晶体管T2可以用于保护可以被设计为超结FET的第一场效应晶体管T1。
图6示出了根据一个实施例的高压半导体开关100的示意框图，可以结合其它实施例来描述该实施例。高压半导体开关100被设计用于切换高电压401并且包括第一场效应晶体管T1，第一场效应晶体管T1具有源极S1、漏极D1和栅极G1并且被适配成以额定的高电压电平切换电压402。在本文中，第一场效应晶体管T1被提供为常关断型增强模式晶体管。此外，提供具有源极S2、漏极D2和栅极G2的第二场效应晶体管T2，其中第二场效应晶体管T2串联连接至第一场效应晶体管T1。由此，第二场效应晶体管T2的源极S2连接至第一场效应晶体管T1的漏极D1。第二场效应晶体管T2被提供为常导通耗尽模式晶体管。控制单元CU被分别连接至第一场效应晶体管T1的漏极D1以及第二场效应晶体管T2的源极S2。除此之外，第二场效应晶体管T2的栅极G2和第一场效应晶体管T1的源极S1被连接至控制单元CU。由此，如已经关于上面的图1描述的那样，控制单元CU可操作用于如果跨第一场效应晶体管T1的漏极-源极电压402超过额定高电压电平则阻断第二场效应晶体管T2。
图7示出了具体为串叠式电路的电子电路的另一实施例。与本文之前说明的串叠式电路相似，图7中所示的串叠式电路包括第一半导体器件1和第二半导体器件2。第一半导体器件1包括第一节点12和第二节点13之间的负载路径和控制节点，而第二半导体器件2包括在第一节点22和第二节点23之间的负载路径和控制节点21。第一半导体器件1和第二半导体器件2的负载路径通过将第一半导体器件1的第二节点13连接至第二半导体器件2的第一节点22而被串联连接。
在图7中所示的实施例中，第二半导体器件2实现为MOSFET。在此情形下，第一节点22对应于源极节点，第二节点负载23对应于漏极节点，而控制节点21对应于MOSFET 2的栅极节点。图1中所示的MOSFET2被绘制为耗尽(常导通)MOSFET。然而，将第二半导体器件2实现为常导通MOSFET仅是示例。也可以使用任何其它类型的常导通晶体管器件(诸如例如JFET(结场效应晶体管))。虽然将第二半导体器件2绘制为n型晶体管器件，但是应该注意，第二半导体器件2也可以实现为p型晶体管。
第二半导体器件2是压控半导体器件，其基于接收的在控制节点(栅极节点)21和第一节点(源极节点)22之间的驱动电压VDRV2来导通和关断。第一半导体器件和第二半导体器件2串联连接，使得第二半导体器件2接收第一半导体器件的负载路径电压VL1作为驱动电压VDRV2。为此，第二半导体器件的控制节点21连接至第一半导体器件1的第一控制节点12。
在图7中所示的实施例中，第一半导体器件1被实现为晶体管器件，具体为MOSFET，并且更具体为n型MOSFET。在此情形下，第一节点12是源极节点，而第二节点13是漏极节点。第一半导体器件1还包括控制节点11，其由实现为MOSFET的第一半导体器件的栅极节点形成。第一半导体器件1被配置成接收控制节点11和第一负载节点12之间的驱动电压VDRV1，并且基于该驱动电压VDRV1的电压电平来导通和关断。图7中所示的第一半导体器件1被绘制为增强(常关断型)MOSFET。然而。第一半导体器件1不限于被实现为常关断型晶体管器件，而是也可以实现为常导通型晶体管器件。此外，第一半导体器件1不限于实现为MOSFET，也可以使用任何其它类型的晶体管器件，诸如JFET、BJT(双极结晶体管)、IGBT(绝缘栅双极晶体管)。
参见图7，串叠式电路3包括负载路径，其由包括第一半导体器件1和第二半导体器件2的负载路径的串联电路形成。串叠式电路3的该负载路径连接于串叠式电路3的第一节点32和第二节点33之间。串叠式电路3还包括控制节点31，其连接至第一半导体器件1的控制节点11。串叠式电路3可以用作电子开关，该电子开关基于接收的在串叠式电路3的控制节点31和第一节点32之间的驱动电压VDRV1来导通和关断，其中该驱动电压等于图1中所示的实施例中的第一半导体器件1的驱动电压VDRV1。在导通状态(在下文中简称为导通状态)中，串叠式电路3的负载路径导电，使得电流可以流经负载路径。在关断模式(在下文中简称为关断状态)中，负载路径阻断以便防止电流流经负载路径。
下面参考图8中所示的时序图来说明图7中所示的串叠式电路3的一种操作方式。仅出于该说明的目的，假设串叠式电路3的负载路径与电学负载Z串联连接，以及具有串叠式电路3和负载Z的串联电路连接于电源端子之间，该电源端子分别接收电源电势，诸如参考电势GND和正电源电势V+。然而，这仅是示例。与常规电子开关相似，串叠式电路3也可以在各种其它电路拓扑中使用(在图中未示出)。
图8示意地示出了第一半导体器件1的驱动电压VDRV1和负载路径电压VL1以及第二半导体器件2的驱动电压VDRV2和负载路径电压VL2的时序图。第一半导体器件1的负载路径电压VL1是第二节点13和第一节点12之间的电压。相应地，第二半导体器件2的负载路径电压VL2是第二节点23和第一节点22之间的电压。
仅出于说明的目的，假设导通第一半导体器件1的驱动电压VDRV1的电压电平是高电平，以及用于关断第一半导体器件的驱动电压VDRV1的电压电平是电平。在图8中，t1表示驱动电压VDRV1将第一半导体器件1从导通状态切换至关断状态的时间。这由驱动电压VDRV1的电压电平在t1时从高电平下降至低电平示出。在第一半导体器件1的导通时间(该导通时间是驱动信号VDRV1具有导通电平的时间)期间，第一半导体器件1的负载路径电压VL1相比于第一半导体器件1的电压阻断能力为非常低，并且在图8中所示的负载路径电压VL1的时序图中绘制为近似为零(0)。这使得在第一半导体器件1处于导通状态时第二半导体器件2处于导通状态。第二半导体器件2的驱动电压VDRV2对应于第一半导体器件1的负载路径电压VL1，或更精确地，第二半导体器件2的驱动电压VDRV2对应于第一半导体器件1的负性负载路径电压VL1。即，
VDRV2＝-VL1 (2).
在本实施例中，第二半导体器件2是常导通器件，这意指在驱动电压VDRV2的电压电平为0时第二半导体器件2处于导通状态。诸如图7中所示的耗尽MOSFET之类的n型常导通晶体管器件在驱动电压减少至负的夹断电平时关断。第二晶体管器件2的负的夹断电平将在下文中被称为VPO2。
由于第一半导体器件1在时间t1时关断，因此第一半导体器件1的负载路径阻断，使得负载路径电压VL1开始增加。应该注意，在图8中，负载路径电压仅是示意地示出。由于负载路径电压VL1增加，因此第二晶体管器件2的驱动电压VDRV2减小。第二半导体器件在驱动电压VDRV2达到夹断电压VPO2时关断。此时，第二半导体器件2的负载路径电压VL2开始增加。在第二半导体器件2已关断时，第二半导体器件2的负载路径电压VL2增加，直至第一负载路径电压VL1加上第二负载路径电压VL2等于电源电压。如在图2中以虚线示出，第二晶体管器件2的驱动电压VDRV2可以减小至低于夹断电压VPO2的值。此外，负载路径电压VL1可以在已到达夹断电压VPO2之后进一步增加。为了简化示出，在图8中并未示出(例如，分别在第一和第二半导体器件1、2的负载路径电压VL1、VL2的所得的上升边沿和驱动电压VDRV1的下降边沿之间)可能出现的延迟时间。
当半导体器件(诸如图7中所示的第一和第二半导体器件之一)处于关断状态并且当除0之外的电压被施加至负载路径时，泄露电流可以流经半导体器件。在下文中说明图7中所示类型的串叠式电路中的这类泄露电流的效果。出于说明的目的，假设已经关断串叠式电路3，使得第一半导体器件1和第二半导体器件2中的每个都具有负载路径电压VL1、VL2，其共享在关断状态时施加至串叠式电路3的总体电压V+。例如如果第二半导体器件2生成泄露电流，则该泄露电流不仅流经第二半导体器件2也流经第一半导体器件1，如果没有采取附加的措施的话。由于在串叠式电路处于关断状态时，第一半导体器件阻断，因此第二半导体器件生成的泄露电流可以导致第一半导体器件1中的雪崩击穿。由于泄露电流的电流水平通常相对为低，因此第一半导体器件1在雪崩击穿中耗散的能量的量相对为低，使得热损害第一半导体器件1的风险为低。然而，可以有其它的恶化效果，其可以由在雪崩击穿中生成的电荷载流子引起。这些恶化效果例如包括通过在器件的电介质中并入电荷来引起器件的阻断电压的漂移。
为了防止或至少减少与泄露电流生成相关的这些负面效应，图7中所示的第一半导体器件包括在第二节点(漏极节点)和第一半导体器件的漂移区的分区之间连接的整流器元件15。该整流器元件15被绘制为图7中所示的实施例中的二极管。在下面参考附图9来说明整流器元件的一种可能实现方式。可选地，第二半导体器件2也包括在第二节点23和第二半导体器件2的漂移区之间连接的整流器元件25。当另一第二半导体器件(图7中未示出)连接于第二半导体器件2的漏极节点23和负载Z之间时，在第二半导体器件2中的整流器元件25可以与整流器元件15相似地使用。
图9显示了第一半导体器件1的一个实施例的分区的竖直截面图。该第一半导体器件实现为晶体管器件，具体为MOSFET。参见图9，第一半导体器件1包括具有第一表面101和与第一表面101相对的第二表面102的半导体主体100。图9显示了在竖直截面中的半导体主体100，其可以是与第一表面101和第二表面102垂直的截面。半导体主体100包括n内区100和n边缘区120。参见图10，其示意地示出了半导体主体100的俯视图，边缘区120包围内区110。即，边缘区120在半导体主体100的侧向方向上端接在半导体主体100实现的第一半导体器件1。根据一个实施例，边缘区120在背离内区110的这些侧上邻接半导体主体100的边缘表面。“边缘表面”是在侧向方向上端接半导体主体100的表面。根据另一实施例，除了第一半导体器件1之外在半导体主体100还实现至少一个另外的半导体器件(未示出)。在该实施例中，边缘区120包围内区110并且布置在内区110和半导体主体100的如下区域之间，在该区域处实现至少一个另外的半导体器件。
参见图9，MOSFET包括在内区110和边缘区120中的第一掺杂类型的漂移区41，以及至少在内区110中的漏极区42。在图9中所示的实施例中，在内区110和边缘区120中实现漏极区42。根据另一实施例(未示出)，至少在边缘区120的一部分中省略漏极区42。漏极区42可以邻接漂移区41。根据又一实施例，与漂移区41相同掺杂类型但比漂移区41更高掺杂的场停止区43被布置在漂移区41和漏极区42之间。场停止区43和漂移区41之间的界面在图9中以虚线示出。漂移区41的掺杂浓度例如在1E13cm-3和1E18cm-3之间，并且具体在1E15cm-3和1E17cm-3之间，而漏极区42的掺杂浓度例如在1E19cm-3和1E21cm-3之间。
参见图9，MOSFET包括在内区110中的至少一个晶体管单元50。晶体管单元包括与第一掺杂类型互补的第二掺杂类型的主体区51、以及第一掺杂类型的源极区52。主体区51与漂移区41形成pn结，并且主体区51将源极区52与漂移区41分开。源极区的掺杂浓度例如在1E19cm-3和1E21cm-3之间，而主体区51的掺杂浓度在1E17cm-3和1E19cm-3之间。
参见图9，栅极电极53与主体区51相邻，并且通过栅极电介质54与主体区51介电绝缘。栅极电极53用于控制在源极区52和漂移区41之间的主体区51中沿栅极电介质54的导电沟道。源极区52以及可选的主体区51电连接至第一节点(源极节点)12。漏极区42电连接至第二节点(漏极节点)13，而栅极电极53电连接至控制节点(栅极节点)11。在图9中仅示意地示出第一半导体器件1的这些单独的节点。
在图9中所示的实施例中，以及在本文下面说明的实施例中，栅极电极53被实现为沟槽电极。即，栅极电极53位于沟槽中，该沟槽从第一表面101延伸进入半导体主体。然而，这仅是示例。栅极电极也可以实现为在第一表面上方的平面栅极电极。
根据一个实施例，MOSFET包括多个晶体管单元50，其通过将源极区52连接至第一节点12以及通过将栅极电极53连接至控制节点11来并联连接。此外，单独的晶体管单元50可以共享漂移区41和漏极区42(如图9所示)。
图9中所示的晶体管可以实现为n型晶体管器件或p型晶体管器件。在n型晶体管器件中，源极区52和漂移区41是n掺杂的，而主体区51是p掺杂的。在p型晶体管器件中，单独的器件区是与n型器件中对应器件区互补掺杂的。此外，晶体管可以实现为MOSFET或IGBT。在MOSFET中，漏极区42具有与漂移区41相同的掺杂类型，而在IGBT中，漏极区42具有与漂移区41的掺杂互补的掺杂类型。此外，晶体管可以实现为增强器件(常关断器件)或耗尽器件(常导通器件)。在常关断器件中，主体区51邻接在源极区52和漂移区41之间的栅极电介质54。常导通器件包括与源极区52和漂移区41相同导电类型的沿在源极区42和漂移区41之间的栅极电介质54的沟道区55。这类沟道区55在图9中所示的晶体管单元之一中以虚线和点线示出。边缘区120中的漂移区41的掺杂浓度可以对应于内区110中的掺杂浓度，或可以与其不同。参见图9，晶体管还包括在接触节点14和源极节点之间连接的整流器元件。接触节点14在图9中仅示意地示出。接触节点14可以包括金属化结构、高掺杂多晶硅半导体材料等。在图9中所示的实施例中，整流器元件实现为二极管并且包括在边缘区120中的第二掺杂类型的掺杂区61。该掺杂区61与边缘区120中的漂移区41形成pn结，并且在下文中将被称为二极管区。在与漂移区形成pn结的这些区域中的掺杂区61的掺杂浓度例如在1E17cm-3和1E21cm-3之间。接触节点14电连接至二极管区61。为了将接触节点14电连接至二极管区61，二极管区61可以包括较高掺杂的接触区65(以点线示出)。
此外，接触节点14和二极管区61分别电连接至漏极节点13。二极管区61和漏极节点13之间的电连接仅在图9中示意地示出。可以使用常规布线技术实现该电连接。
根据一个实施例，边缘区120邻接半导体主体100的边缘表面103。在该实施例中，掺杂区61连接至接触区62，接触区62可以具有与漂移区41相同的掺杂类型或与其相反的掺杂类型。该接触区位于第一表面或与边缘表面103处或与边缘表面103靠近。由于沿边缘表面103的晶体缺陷，因此在半导体主体100中存在沿边缘表面103的导电路径(即使在这些情形中，在半导体主体的第一表面和第二表面之间存在阻断pn结)，使得沿边缘表面103的电势以及因此的接触区62对应于漏极区42的电势。因此，从电学角度而言，将掺杂区61连接至接触区等同于将掺杂区61分别连接至漏极区41和漏极节点。
掺杂区61和接触区62之间的电连接63(图9中以点线示出)在图9中仅是示意性地示出。该连接63可以使用金属、高掺杂多晶半导体材料(诸如多晶硅)等实现。根据一个实施例，接触区62的掺杂浓度高到足以提供在连接63和接触区62之间的欧姆接触。掺杂区61可以包括在如下区域中的较高掺杂的接触区(未示出)：在该区域中，较高掺杂的接触区连接至连接63。根据一个实施例，该接触区的掺杂浓度高到足以提供连接63和掺杂区61之间的欧姆接触。连接63的掺杂浓度例如在1E18cm-3和1E21cm-3之间，而掺杂区61的掺杂浓度位于1E17cm-3和1E21cm-3之间。
根据一个实施例，掺杂区61通过电学电阻器64连接至漏极节点13。该电阻器可以在电连接63或将掺杂区61连接至漏极节点13的任何其它电连接中集成。根据一个实施例，电阻器是多晶硅电阻器。
掺杂区61和漂移区42之间的pn结形成在半导体器件1的漏极节点13和漂移区之间的如图7中所示的整流器元件15。二极管区61与在主体区51和漂移区41之间的pn结间隔开。在本实施例中，二极管区61基本上在半导体主体100的侧向方向上与该pn结间隔开，并且可以邻接第一表面101。第一表面101是其中晶体管单元50在半导体主体100中所在的区域中的表面。
在下文中说明在图9中所示的第一半导体器件1的一种操作方式，以及更具体的连接至漏极节点13的二极管区61的一种操作方式。参见上面的说明，第一半导体器件1可以在导通状态和关断状态中操作。出于说明的目的，假设第一半导体器件被实现为n型晶体管器件，以及在第二节点(漏极节点)13和第一节点(源极节点)12之间施加正的负载电压VL1。
在导通状态中，控制节点11和第一节点12之间的驱动电压VDRV1的电平使得：通过沿栅极电介质(在增强器件的情形中)生成在主体区51中的反型沟道，或者通过不耗尽沟道区55(在耗尽器件的情形下)，来使得栅极电极53引起源极区52和漂移区41之间的沿栅极电介质54的导电沟道。在该操作模式中，负载路径电压VL1基本上由跨漂移区41的电压降来给出，并且基本上由通过晶体管的电流限定。该负载路径电压相比于晶体管的电压阻断能力相对较低。例如，在导通状态中的晶体管中负载路径电压的范围在若干毫伏和数百毫伏之间，而电阻阻断能力的范围在数十V和数百V之间。在导通状态中，基本上没有电流流经二极管区61，这是由于在二极管区61和漂移区42之间的pn结的正向电压(当半导体主体100由硅制成时，该正向电压是约0.6V)。
在关断状态中，驱动电压VDRV1使得：通过在主体区51(在增强器件中)不生成反型沟道，或者通过耗尽沟道区55(在耗尽器件中)，来使得栅极电极53防止在源极区52和漂移区41之间的导电沟道。在该情形下，在第二节点13和第一节点12之间施加的电压反向偏置在主体区51和漂移区41之间施加的pn结，使得空间电荷区(耗尽区)扩展进在pn结处开始的漂移区41中。该空间电荷区随着负载路径电压VL1的增加以及漂移区41中的背景(基础)掺杂的耗尽而更深地扩展进入漂移区41。在图9中，点线示意地示出了与在漂移区41中扩展的耗尽区相关联的电场的等位线。如图9可见，在漏极区42的侧向方向上，耗尽区不仅扩展进漂移区41，也扩展进边缘区120。
在图9中所示的实施例中，等位线被绘制为在内区110和边缘区120中具有相同距离。然而，这仅是出于说明的目的。半导体器件1可以包括相比于在内区中的电场减小在边缘区120中的尤其沿第一表面101的电场的装置。在此情形下，沿第一表面101的侧向方向上的等位线在内区中在竖直方向上更加间隔开。即，在关断状态中，pn结和最大电势(漏极电势)的位置之间的距离在内区110中可以比在边缘区120中更短。因此，在侧向方向上的边缘区120的尺度可以大于在pn结和漏极区42之间的最短距离。
第一半导体器件1具有对应于如下最大负载路径电压的电压阻断能力：第一半导体器件1可以在关断状态下无需在雪崩击穿介入之前耐受的最大负载路径电压。根据一个实施例，边缘区120中的二极管区61的位置使得：当施加最大电压时，在漂移区中扩展的耗尽区并不达到二极管区61。这可以通过合适地调整二极管区61和介于主体区51和漂移区41之间的pn结之间的距离来获得。根据一个实施例，该pn结和二极管区61之间的(最短)距离长于pn结和漏极区42之间的(最短)距离的100％。这也适用于下文说明的第一半导体器件1的其它实施例。“漂移区41在电流流动方向上的尺度”是漂移区41在其中在第一半导体器件1的导通状态下电流流经漂移区的方向上的尺度。在图9中所示的实施例中，以及在下面说明的实施例中，电流流动方向对应于半导体主体100的竖直方向。根据一个实施例，pn结和二极管区61之间的距离比pn结和漏极区42之间的(最短)距离的200％更短。下面说明二极管区61的一种操作方式。出于说明的目的，假设第一半导体器件处于关断状态，以及诸如由图7中所示的第二半导体器件2产生的泄露电流之类的电流被驱入漏极节点13。该电流使得在漏极节点13处的电势增加，直至正向偏置二极管区61和漂移区41之间的pn结。二极管区61继而将少数电荷载流子注入漂移区41，漂移区41受与关断状态中耗尽区相关联的电场迫使进入连接至第一节点12的主体区51。因此，电流可以在第一半导体器件1的关断状态下经由第二节点13、二极管区61、漂移区41、主体区51和第一节点12流动，而不将第一半导体器件驱入雪崩模式(该模式是其中在漂移区41中出现雪崩击穿的操作模式)。
虽然在图9中示出了晶体管单元50的一个具体实施例，但是应该注意，这仅是出于说明的目的。可以使用任何类型的晶体管单元实现第一半导体器件。图11A和图11B示出了晶体管单元50的两个其它实施例。在这些实施例中，除了主体区51、源极区52、栅极电极53和栅极电介质54之外，晶体管单元50还包括场电极56，场电极56延伸进入漂移区41并且通过场电极电介质57与漂移区41介电绝缘。场电极56可以连接至第一节点(源极节点)12或控制节点(栅极节点)11。然而，这些连接并不在图11A和图11B中明确示出。
提供场电极56的目的在于当晶体管处于关断状态时(即当耗尽区扩展进漂移区41时)提供相反电荷给漂移区41中的掺杂剂电荷。因此，可以以比常规器件更高的掺杂浓度来实现漂移区41而无需场电极，以便减小MOS晶体管的导通电阻。
根据一个实施例，漂移区41包括分别与场电极56和场电极电介质相邻的第一漂移区分区41A和在场电极电介质和漏极区(在图1中未示出)之间的第二漂移区分区41B。在这些实施例中，第二漂移区分区41B具有比第一漂移区分区41A更低的掺杂浓度。
图12示出了第一半导体器件1的边缘区120的另一实施例。该边缘区可以在本文前述的第一半导体器件中的任一第一半导体器件中运用。在该实施例中，边缘区120包括至少两个沟槽，这两个沟槽均包括场电极651-654，场电极651-654通过场电极电介质641-644与漂移区41电绝缘。掺杂类型与漂移区41的掺杂类型互补的若干掺杂区621-625中的每个掺杂区在内区(在图12中未示出)方向上与场电极电介质之一相邻。可选地，每个场电极651-655电连接(在图12中以点线示出)至在内区110的方向上与场电极651-655相邻的掺杂区621-625。根据另一实施例，场电极651–654在电学上浮置。即，它们并未电连接至第一半导体器件1的端子或半导体区域之一。
参见图12，二极管区61位于边缘区120中，使得具有场电极651-655的每个沟槽被布置在二极管区61和内区之间。根据一个实施例，二极管区61邻接最外场电极沟槽，该沟槽是与内区距离最远的沟槽(在图12中示出为具有场电极654和场电极电介质644的沟槽)。
具有场电极651-654和对应场电极电介质641-644的沟槽可以均具有围绕内区110的环的形式。环可以是矩形(可选地具有圆化拐角)、多边形、椭圆形、圆形等。根据另一实施例，沟槽是伸长的沟槽，其中这些伸长的沟槽中的四个或更多个形成环结构，该环结构包围内区。图13示意地示出了围绕内区110的一个“环”的这些伸长沟槽中的四个中的两个的俯视图。图12中所示的环是最外环，即，与二极管区61相邻的环。可以(在所示的最外环和内区110之间)以相同方式实现其它“环”。在图10中，在这些伸长的沟槽的每个中，65i表示场电极，而64i表示对应的场电极电介质。参见图13，伸长的沟槽在环结构的拐角区域中间隔开。“拐角区域”是两个伸长的沟槽相邻的区域。一个环结构的两个伸长的沟槽之间的最短距离可以与图12中所示的两个相邻的环结构的沟槽之间的距离不同。二极管区61通过沟槽(未示出)或通过分别与区域62i和二极管区61的掺杂类型互补的掺杂类型的67i(未示出)而与掺杂区62i间隔开。
参见图13，二极管区61可以具有环的形式。该环可以与伸长沟槽(如图所示)相邻。根据另一实施例(未示出)，二极管区61与伸长的沟槽间隔开。根据图14中所示的另一实施例，二极管区包括伸长的区域，该区域在拐角区域中间隔开。这些伸长的区域可以邻接沟槽(如图所示)，或与沟槽间隔开(未示出)。
参见图12，可选地，可以具有与位于沟槽下方的漂移区41互补的掺杂类型的掺杂半导体区域661–664，该沟槽具有场电极651-655和场电极电介质651-655。根据一个实施例，这些区域661–664的掺杂浓度使得在半导体器件的关断状态下这些半导体区域661–664可以完全耗尽。根据一个实施例，这些半导体区域661–664浮置。虽然图12示出了在每个沟槽下方的掺杂区661–664，但是这仅是示例。根据一个实施例，与图12中所示的区域661–664之一对应的掺杂区位于至少一个沟槽的下方，但不位于每个沟槽的下方。例如，掺杂区位于第一沟槽下方，该第一沟槽位于内区110和第二沟槽之间，并且在第二沟槽下方每一这类掺杂区。
在之前描述的实施例中，二极管区61位于半导体器件的边缘区120中，其中边缘区120包围内区110。在内区110中，定位诸如晶体管单元之类的有源器件区。与内区类似的二极管区61可以以环形方式包围内区110。然而，这仅是示例。根据另一实施例，二极管区以岛状方式实现，以便不形成围绕内区110的环。可以提供均连接至漏极节点13的这些岛状二极管区的一个或多个。
在前文所述的实施例中，二极管区61布置在第一半导体器件1的半导体主体100的边缘区120中。然而，参见下文的说明，在边缘区61中实现二极管区61仅是一个示例。
在具有图11A和图11B中所示的拓扑的半导体器件中，二极管区61可以位于与主体区51间隔开的台面区域130中。图15显示了在图8中所示的截面A–A中的这类台面区域130的竖直截面图。该截面A–A在台面区域130的纵向方向上切割通过台面区域130。在图15中，参考标记57指示场电极电介质57的下端，其对应于形成台面区域130的沟槽的下端。如图15可见，主体区51(以及在主体区51中布置的源极区52)并不沿台面区域130的完整长度延伸。二极管区61位于在半导体主体100的侧向方向上与主体区51间隔开并且邻接第一表面101的台面区域130中。根据一个实施例，在每个台面区域130中具有一个主体区51。如图15所示，该主体区具有与二极管区61远离的纵向端。
根据另一实施例，如图16所示，主体区51包括在台面区域130中的至少两个主体区分区。在该实施例中，二极管区61布置在这两个主体区分区之间并且在半导体主体的侧向方向上与这两个主体区分区中的每个间隔开。在图15和图16中所示的每个实施例中，主体区51和二极管区之间的(最短)距离如前所述。即，该距离比主体区52和漏极区41之间的(最短)距离的100％更长。
参见图15和图16，主体区51或一个主体区分区51分别可以包括一个源极区52。根据另一实施例(在图15和图16中以点线示出)，具有若干源极区，该源极区间隔开并且均连接至第一负载端子12。负载端子12可以连接至在源极区52之间的分区中的主体区51。可选地，具有在源极区52之间的更高掺杂的主体接触区51'，以及第一负载端子连接至这些接触区51'。
根据一个实施例，半导体器件包括多个半导体台面区域，其中每个台面区域包括至少一个主体区51和在每个主体区51中的至少一个源极区52。根据一个实施例，具有在至少一个台面区域但是少于所有台面区域中的二极管区61。根据另一实施例，具有在每个台面区域中的二极管区61。具有两个或更多的二极管区的情形中，这些二极管区61中的每个连接至第一半导体器件1的漏极节点13。
图17示出了串叠式电路3的又一实施例。在该实施例中，串叠式电路3包括一个第一半导体器件1和若干第二半导体器件21–2n。这些第二半导体器件21–2n中的每个包括控制节点211–21n和在第一节点221–22n和第二节点231–23n之间的负载路径。第二半导体器件21–2n的负载路径串联连接，并且与第一半导体器件1的负载路径串联连接。由第一半导体器件1的负载路径和第二半导体器件21–2n的负载路径形成的串联电路在串叠式电路3的负载节点32、33之间连接。第一半导体器件1实现为n型晶体管器件，在图14中所示的实施例中具体为n型MOSFET。然而，这仅是一个示例，任何其它类型的晶体管器件也可以用作第一半导体器件1。
在该实施例中，第二半导体器件21的负载路径直接连接至第一半导体器件1的负载路径，第二半导体器件21的负载路径接收第一半导体器件1的负载路径电压作为驱动电压，等等。在图17中所示的实施例中，具有n＝3个第二半导体器件。然而，这仅是示例。可以任意地选择串联连接的第二半导体器件的数目。第一半导体器件1和各个第二半导体器件21-2n可以具有相对低的电压阻断能力，诸如在10V和40V之间。然而，通过将多个第二半导体器件21-2n串联连接，串叠式电路3可以具有相对高的总的电压阻断能力，诸如数百V。总的电压阻断能力基本上对应于串联连接的第一和第二半导体器件1、21-2n的电压阻断能力的总和。
可以如前文关于第一半导体器件1所说明地实现图7中所示的第二半导体器件以及每个第二半导体器件。根据一个实施例，这些第二半导体器件21–22是耗尽MOSFET，更具体是n型耗尽MOSFET。
参见图7和图17，第二半导体器件的负载路径直接连接至串叠式电路3的第二节点33。图7中所示的第二器件2和图17中所示的第二器件2n可以实现为具有二极管区，或者不具有二极管区。在后者的情形中，第二器件的设计可以对应于第一器件1的设计，其中不同之处在于省略二极管区61。在图17中所示的实施例中，第一半导体器件1和至少第二半导体器件21-23被实现为具有内部二极管(由二极管15、251-253表示)，以便能够接收泄露电流而不在雪崩模式中操作。
空间关系术语，诸如“下方”、“之下”、“之上”、“上方”的等，用于描述说明一个元件相对于第二元件的定位。这些术语旨在包含除在附图中描绘的定位之外的器件的不同定位。此外，术语“第一”、“第二”等也用于描述各种元件、区域、分区等，并且不旨在限制。类似的术语在全文中指代类似的元件。
如本文所用，术语“具有”、“包含”、“包括”、“涵盖”等是开放式术语，其指示所述的元件或特征的存在，但是并不排除附加的元件或特征。“一个”、“一种”以及“所述”旨在包括复数和单数，除非在本文中另有说明。
考虑到上述变化和应用的范围，应该理解，本发明不限于前面的描述，而是由所附附图限制。相反，本发明仅由所附的权利要求书和其法律上的等同物限制。
上述描述使用具体实施例以公开本发明，包括最佳实施例，并且使得本领域技术人员能够制作和使用本发明。虽然已经在各种具体实施例描述了本发明，但是本领域技术人员将意识到本发明可以使用在权利要求书的精神和范围内的修改实践。尤其，上述实施例中的相互非排除特征可以彼此组合。可专利的范围由权利要求书限定，并且可以包括本领域技术人员想到的其它示例。这类其它示例旨在位于权利要求书的范围内。如果他们具有与在权利要求书的字面语言并无不同的结构元素，或者如果它们包括与权利要求书的字面语言并无实质不同的等同结构元素。
本文描述的各种示例实施例的特征可以彼此组合，除非另有说明。
虽然本文已经示出和描述了具体实施例，但是本领域技术人员可以理解，各种替换和/或等同实现方式可以替换所示出和描述的具体实施例，而不偏离本发明的范围。本申请旨在覆盖本文所述的具体实施例的任何适配或变化。此外，本发明旨在由所附的权利要求书及其等同方式限制。

Claims (12)

1.一种半导体器件，包括：
半导体主体；
至少一个晶体管单元，所述至少一个晶体管单元包括源极区、漂移区、将所述源极区与所述漂移区分开的主体区，以及在所述半导体主体中的漏极区，以及栅极电极，通过栅极电介质将所述栅极电极与所述主体区电绝缘；
源极节点，连接至所述源极区和所述主体区；
接触节点，与所述主体区和所述漏极区间隔开并且电连接至所述漏极区；以及
整流器元件，在所述接触节点和所述源极节点之间形成。
2.根据权利要求1所述的半导体器件，
其中所述源极区和所述漏极区在所述半导体主体的竖直方向上远离，以及
其中所述接触节点在所述半导体主体的侧向方向上与所述主体区远离。
3.根据权利要求2所述的半导体器件，
其中所述接触节点在所述半导体主体的所述竖直方向上与所述漏极区远离。
4.根据权利要求1所述的半导体器件，
其中所述接触节点经由电阻器连接至所述漏极区。
5.根据权利要求4所述的半导体器件，
其中所述电阻器形成在所述半导体主体的表面上。
6.根据权利要求2所述的半导体器件，
其中所述接触节点经由所述半导体主体的边缘表面连接至所述漏极区。
7.根据权利要求1所述的半导体器件，其中所述接触节点与所述半导体主体的边缘表面间隔开。
8.根据权利要求1所述的半导体器件，其中所述整流器元件包括：
掺杂的第一半导体区，其掺杂类型与所述漂移区的掺杂类型互补，其中所述掺杂的第一半导体区与所述漂移区形成pn结。
9.根据权利要求8所述的半导体器件，其中所述第一半导体区连接至所述接触节点。
10.根据权利要求1所述的半导体器件，其中所述整流器器件包括：
掺杂的第一半导体区，其掺杂类型与所述漂移区的掺杂类型互补，
掺杂的第二半导体区，其掺杂类型与所述漂移区的掺杂类型相同，并且比所述漂移区更高地掺杂；
其中所述第一半导体区和所述第二半导体区形成pn结。
11.根据权利要求8所述的半导体器件，其中所述第一半导体区连接至所述接触节点。
12.根据权利要求1所述的半导体器件，包括并联连接的多个晶体管单元。
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