TWI688192B - 控制電路及其包含之半導體結構 - Google Patents

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Abstract

一種控制電路，用以提供一輸出電壓予一負載，並包括一空乏型MOSFET、一增強型MOSFET以及一電流電壓轉換器。空乏型MOSFET的汲極接收一輸入電壓，其閘極接收一第一控制電壓。增強型MOSFET的汲極接收輸入電壓，其源極耦接負載。電流電壓轉換器根據流經空乏型MOSFET的電流，產生一第二控制電壓予增強型MOSFET的閘極。增強型MOSFET根據第二控制電壓產生輸出電壓予負載，且增強型MOSFET與空乏型MOSFET整合在同一基底上。

Description

控制電路及其包含之半導體結構
本發明係有關於一種控制電路，特別是有關於一種供電予一負載的控制電路，其中控制電路可包含空乏型MOSFET與增強型MOSFET的一半導體結構。
電晶體主要分為雙極性接面電晶體(bipolar junction transistor；BJT)以及場效電晶體(field effect transistor；FET)。場效電晶體又分為金屬氧化半導體場效電晶體(metal oxide semiconductor FET；MOSFET)以及接面場效電晶體(junction FET；JFET)。然而，接面場效電晶體的閘極易發生漏電流，進而造成功率損耗。
本發明提供一種控制電路，用以提供一輸出電壓予一負載，並包括一空乏型MOSFET、一增強型MOSFET以及一電流電壓轉換器。空乏型MOSFET的汲極接收一輸入電壓，其閘極接收一第一控制電壓。增強型MOSFET的汲極接收輸入電壓，其源極耦接負載。電流電壓轉換器根據流經空乏型MOSFET的電流，產生一第二控制電壓予增強型MOSFET的閘極。增強型MOSFET根據第二控制電壓產生輸出電壓予負載，且增強型MOSFET與空乏型MOSFET整合在同一基底上。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。
第1圖為本發明之操作系統的示意圖。如圖所示，操作系統100包括一控制電路110以及一負載120。控制電路110用以供電予負載120。在本實施例中，控制電路110接收一輸入電壓Vin，並提供一輸出電壓Vout予負載120。在一可能實施例中，控制電路110包含一啟動電路(startup circuit)，用以在電源剛啟動時，提供一初始電壓。
負載120根據輸出電壓Vout而動作。在一可能實施例中，輸出電壓Vout作為負載120的電源電壓。本發明並不限定負載120的電路架構。在一可能實施例中，負載120係為一直流-直流轉換器(DC-DC converter)，用以轉換輸出電壓Vout的位準。
在其它實施例中，負載120產生一參考電壓RV。控制電路110根據參考電壓RV，得知負載120所需的電壓。在一可能實施例中，控制電路110根據參考電壓RV調整輸出電壓Vout。舉例而言，當輸出電壓Vout小於參考電壓RV時，控制電路110增加輸出電壓Vout。當輸出電壓Vout大於參考電壓RV時，控制電路110減少輸出電壓Vout。當輸出電壓Vout等於參考電壓RV時，控制電路110維持輸出電壓Vout。藉由負載120提供的回授信號(即參考電壓RV)，控制電路110適當地調整輸出電壓Vout，用以提供一穩定的電源電壓，使得負載120穩定地工作。
第2圖為本發明之控制電路的一可能實施例。如圖所示，控制電路210包括一空乏型金屬氧化半導體場效電晶體(depletion-mode MOSFET；以下簡稱空乏型MOSFET)211、一增強型金屬氧化半導體場效電晶體(enhancement-mode MOSFET；以下簡稱增強型MOSFET)212以及一電流電壓轉換器(I-V transformer)213。
空乏型MOSFET 211的汲極接收輸入電壓Vin，其閘極接收一控制電壓CV1，其源極耦接電流電壓轉換器213。在本實施例中，空乏型MOSFET 211係為一永遠開啟(always on)電晶體。當空乏型MOSFET 211的閘極與源極之間的壓差大於空乏型MOSFET 211的臨界電壓(threshold voltage)時，空乏型MOSFET 211導通。因此，電流電壓轉換器213根據流經空乏型MOSFET 211的電流，產生一控制電壓CV2。然而，當空乏型MOSFET 211的閘極與源極之間的壓差小於空乏型MOSFET 211的臨界電壓時，空乏型MOSFET 211不導通。當空乏型MOSFET 211不導通時，由於沒有電流流過空乏型MOSFET 211，故不會造成功率損耗。在一可能實施例中，控制電壓CV1係由一外部裝置(如負載120)所提供。在此例中，外部裝置利用控制電壓CV1，導通或不導通空乏型MOSFET 211，用以調整輸出電壓Vout。
增強型MOSFET 212的汲極接收輸入電壓Vin，其閘極接收控制電壓CV2，其源極用以提供輸出電壓Vout，其基極耦接一接地端216。在本實施例中，增強型MOSFET 212根據控制電壓CV2產生輸出電壓Vout。本發明並不限定增強型MOSFET 212的種類。在一可能實施例中，增強型MOSFET 212係為一N型電晶體。在此例中，當控制電壓CV2為高位準時，增強型MOSFET 212導通。此時，增強型MOSFET 212根據輸入電壓Vin產生輸出電壓Vout。在一可能實施例中，當控制電壓CV2不足以完全導通增強型MOSFET 212時，輸出電壓Vout可能減小。當控制電壓CV2完全導通增強型MOSFET 212時，輸出電壓Vout增加。因此，透過電壓CV2的控制，可得到穩定的輸出電壓Vout。在本實施例中，增強型MOSFET 212係為一高壓元件，其通道尺寸大於空乏型MOSFET 211的通道尺寸。
電流電壓轉換器213根據流經空乏型MOSFET 211的電流，產生控制電壓CV2予增強型MOSFET 212的閘極。本發明並不限定電流電壓轉換器213的電路架構。任何可將電流轉換成電壓的電路架構，均可作為電流電壓轉換器213。在本實施例中，電流電壓轉換器213包括一儲能元件214以及一二極體215。
儲能元件214的一端耦接空乏型MOSFET 211的源極與增強型MOSFET 212的閘極。儲能元件214的另一端耦接接地端216。儲能元件214根據流經空乏型MOSFET 211的電流而充電。在此例中，儲能元件214所儲存的電壓作為控制電壓CV2。因此，即使空乏型MOSFET 211不導通，增強型MOSFET 212仍可根據控制電壓CV2，產生輸出電壓Vout。本發明並不限定儲能元件214的種類。在一可能實施例中，儲能元件214係為一電容。
二極體215並聯儲能元件214。在本實施例中，二極體215的陰極(cathode)耦接空乏型MOSFET 211源極與增強型MOSFET 212的閘極，其陽極(anode)耦接接地端216。在一可能實施例中，接地端216用以接收一接地電壓(ground)。在本實施例中，當儲能元件214儲存足夠的電壓時，增強型MOSFET 212導通，用以產生輸出電壓Vout。
藉由儲能元件214儲存電荷，空乏型MOSFET 211就不需要持續導通，故可節省功率損耗。當空乏型MOSFET 211不導通時，沒有電流流過空乏型MOSFET 211，故可避免漏電流發生。再者，由於空乏型MOSFET 211的切換速度快，故可確保儲能元件214儲存足夠的電荷，並可確保增強型MOSFET 212產生輸出電壓Vout。
第3圖為本發明之控制電路的另一可能實施例。第3圖相似於第2圖，不同之處在於，第3圖的電流電壓轉換器313包括一電阻314。電阻314的一端耦接空乏型MOSFET 311的源極以及增強型MOSFET 312的閘極。電阻314的另一端耦接一接地端315。在本實施例中，電阻314根據流經空乏型MOSFET 311的電流，提供一控制電壓CV2。在此例中，電阻314兩端的壓差作為控制電壓CV2。
增強型MOSFET 312根據控制電壓CV2以及輸入電壓Vin，產生輸出電壓Vout。由於增強型MOSFET 312的動作原理相同於第2圖的增強型MOSFET 212的動作原理，故不再贅述。另外，第3圖的空乏型MOSFET 311的動作原理相似於第2圖的空乏型MOSFET 211的動作原理，故不再贅述。
第4圖係為本發明之控制電路的另一可能實施例。在本實例中，控制電路410包括一空乏型MOSFET 411、一增強型MOSFET 412、一電流電壓轉換器413以及一電壓調整器414。由於空乏型MOSFET 411與增強型MOSFET 412的動作與第2圖的空乏型MOSFET 211及增強型MOSFET 212相似，故不再贅述。
電流電壓轉換器413根據流經空乏型MOSFET 411的電流，產生控制電壓CV2。本發明並不限定電流電壓轉換器413的電路架構。在一可能實施例中，電流電壓轉換器413的電路架構相似於第2圖的電流電壓轉換器213或是第3圖的電流電壓轉換器313。
電壓調整器415根據輸出電壓Vout，產生控制電壓CV1。在本實施例中，電壓調整器415包括一比較電路415以及一電阻串416。電阻串416根據輸出電壓Vout，產生一分壓DV。電阻串416包括電阻417及418。電阻417的一端耦接增強型MOSFET 412的源極。電阻417的一端輸出分壓DV，並耦接電阻418的一端。電阻418的另一端耦接一接地端419。比較電路415比較分壓DV與參考電壓RV，用以判斷輸出電壓Vout是否達一目標電壓。比較電路415根據分壓DV與參考電壓RV的比較結果，產生控制電壓CV1，用以調整輸出電壓Vout。
在其它實施例中，比較電路415係直接比較輸出電壓Vout與參考電壓RV。在此例中，電阻串416可省略，並且比較電路415直接耦接增強型MOSFET 412的源極。當輸出電壓Vout等於參考電壓RV時，表示輸出電壓Vout已達目標值。因此，比較電路415透過控制電壓CV1不導通空乏型MOSFET 411。當輸出電壓Vout小於參考電壓RV時，比較電路415透過控制電壓CV1，控制空乏型MOSFET 411，用以增加流經空乏型MOSFET 411的電流。在一可能實施例中，參考電壓RV係由一外部裝置(如負載120)所提供。在此例中，參考電壓RV可能事先儲存於外部裝置中。
在一可能實施例中，空乏型MOSFET 與增強型MOSFET整合在同一基底上，用以減少元件佔用空間。第5圖為本發明之空乏型MOSFET與增強型MOSFET的一可能半導體結構的俯視圖。在本實施例中，空乏型MOSFET與增強型MOSFET係整合在同一基底(substrate)500上。
如圖所示，井區511形成在基底500中。在本實施例中，井區511係為一U形結構，其開口朝向方向D1。摻雜區521與522形成在井區511之中。在一可能實施例中，摻雜區521的導電型不同於摻雜區522的導電型。閘極結構531形成在基底500之上，並重疊部分井區511。在一可能實施例中，閘極結構531作為增強型MOSFET的閘極。井區512形成在基底500之中。摻雜區523形成在井區512之中。在一可能實施例中，摻雜區523的導電型相同於摻雜區522的導電型。閘極結構532形成在基底500之上，並重疊摻雜區525及524。在一可能實施例中，閘極結構532作為空乏型MOSFET的閘極。
第6圖為第5圖之半導體結構沿著虛線A-A’’部分的剖面圖。井區511A與511B設置於基底500中。在一可能實施例中，基底500具有第一導電型。在本實施例中，井區511A與511B係為第5圖的井區511的部分。因此，井區511A與511B彼此電性連接。在一可能實施例中，井區511A與511B具有第一導電型。在此例中，井區511A與511B的摻雜濃度高於基底500的摻雜濃度。
井區512設置於基底500中，並位於井區511A與511B之間。在本實施例中，井區512具有第二導電型。第二導電型不同於第一導電型。舉例而言，第一導電型係為P型，第二導電型係為N型。在其它實施例中，第一導電型係為N型，第二導電型係為P型。
摻雜區521A設置於井區511A中。在本實施例中，摻雜區521A具有第一導電型，作為增強型MOSFET ET的一基極(bulk)。在一可能實施例中，摻雜區521A的摻雜濃度高於井區511A的摻雜濃度。摻雜區522具有第二導電型，並形成於井區511A中。摻雜區522的摻雜濃度高於井區512的摻雜濃度。在本實施例中，摻雜區522作為增強型MOSFET ET的源極。閘極結構531設置於基底500之上，並重疊部分井區511A及512。在本實施例中，閘極結構531作為增強型MOSFET ET的閘極。摻雜區523具有第二導電型，並形成於井區512之中。摻雜區523的摻雜濃度高於井區512的摻雜濃度。在本實施例中，摻雜區523作為增強型MOSFET ET的汲極。
另外，摻雜區523也作為空乏型MOSFET DT的汲極。如圖所示，閘極結構532設置於基底500之上，並重疊部分井區512及511B。在本實施例中，閘極結構532作為空乏型MOSFET DT的閘極。摻雜區525形成於基底500與井區511中。如圖所示，摻雜區525具有一第一部分以及一第二部分，其中第一部分位於基底500中，第二部分位於井區511B中。在本實施例中，摻雜區525具有第二導電型，作為空乏型MOSFET DT的通道。摻雜區524設置於井區511B之中。在本實施例中，摻雜區524具有第二導電型，作為空乏型MOSFET DT的源極。摻雜區521B設置於井區511B之中。在本實施例中，摻雜區521B具有第一導電型，作為空乏型MOSFET DT的基極。摻雜區521B與521A係為第5圖的摻雜區521的一部分。
由於空乏型MOSFET 與增強型MOSFET 共用同一摻雜區(即523)，故可減少走線數量。再者，由於空乏型MOSFET 與增強型MOSFET 的製程相似，只不過空乏型MOSFET 多了一摻雜區(即525)，因此，並不會增加製程的複雜度。
在其它實施例中，井區512更包括一井區513。井區513具有第二導電型。在此例中，井區512係為一深井區(deep well)。在一可能實施例中，摻雜區523的摻雜濃度高於井區513的摻雜濃度。井區513的摻雜濃度高於井區512的摻雜濃度。
在一些實施例中，第6圖更顯示隔離結構541~546。隔離結構541~546可能是淺溝渠隔離(Shallow Trench Isolation；STI)結構或是區域氧化 (Local Oxidation of Silicon；LOCOS)結構。在其它實施例中，井區512更包括摻雜區526A及526B。摻雜區526A位於隔離結構543 之下，並具有第一導電型，用以控制增強型MOSFET ET的崩潰電壓。摻雜區526B位於隔離結構544之下，並具有第一導電型，用以控制空乏型MOSFET DT 的崩潰電壓。在一可能實施例中，摻雜區526A係為一環形結構(未顯示)的一部分，而摻雜區526B係為該環形結構的另一部分。換句話說，摻雜區526A與526B彼此電性連接。在本實施例中，隔離結構543隔離閘極結構531與摻雜區523，隔離結構544隔離閘極結構532與摻雜區523。在其它實施例中，摻雜區526A及526B之至少一者延伸進入井區513。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:操作系統
110:控制電路
120:負載
Vin:輸入電壓
Vout:輸出電壓
RV:參考電壓
210、310、410:控制電路
211、311、411、DT:空乏型MOSFET
212、312、412、ET:增強型MOSFET
213、313、413:電流電壓轉換器
214:儲能元件
215:二極體
216、315、419:接地端
CV1、CV2:控制電壓
314、417、418:電阻
414:電壓調整器
415:比較電路
416:電阻串
DV:分壓
500:基底
511~513、511A、511B:井區
521~525、521A、521B、526A、526B:摻雜區
531、532:閘極結構
541~546:隔離結構
D1:方向。
第1圖為本發明之操作系統的示意圖。 第2圖為本發明之控制電路的一可能實施例。 第3圖為本發明之控制電路的另一可能實施例。 第4圖係為本發明之控制電路的另一可能實施例。 第5圖為本發明之空乏型MOSFET與增強型MOSFET的半導體結構俯視圖。 第6圖為第5圖之半導體結構沿著虛線A-A’’部分的剖面圖。
500:基底
511A、511B、512、513:井區
521A、521B、522~525、526A、526B:摻雜區
531、532:閘極結構
541~546:隔離結構
DT:空乏型MOSFET
ET:增強型MOSFET

Claims (10)

  1. 一種控制電路，用以提供一輸出電壓予一負載，包括：一空乏型MOSFET，其汲極接收一輸入電壓，其閘極接收一第一控制電壓；一增強型MOSFET，其汲極接收該輸入電壓，其源極耦接該負載；以及一電流電壓轉換器，根據流經該空乏型MOSFET的電流，產生一第二控制電壓予該增強型MOSFET的閘極；其中該增強型MOSFET根據該第二控制電壓產生該輸出電壓予該負載；其中該增強型MOSFET係為一高壓元件，該高壓元件的通道尺寸大於該空乏型MOSFET的通道尺寸。
  2. 如申請專利範圍第1項所述之控制電路，其中該電流電壓轉換器包括：一儲能元件，耦接於該空乏型MOSFET的源極與該增強型MOSFET的閘極，並根據流經該空乏型MOSFET的電流而充電，用以提供該第二控制電壓；以及一二極體，並聯該儲能元件。
  3. 如申請專利範圍第1項所述之控制電路，其中該電流電壓轉換器係為一電阻，該電阻根據流經該空乏型MOSFET的電流，提供該第二控制電壓。
  4. 如申請專利範圍第1項所述之控制電路，更包括：一電壓調整器，根據該輸出電壓，產生該第一控制電壓。
  5. 如申請專利範圍第4項所述之控制電路，其中該電壓調整器包括：一電阻串，處理該輸出電壓，用以產生一分壓；以及一比較電路，比較該分壓與一參考電壓，用以產生該第一控制電壓。
  6. 如申請專利範圍第5項所述之控制電路，其中該參考電壓係由該負載提供。
  7. 如申請專利範圍第1項所述之控制電路，其中該增強型MOSFET包括：一基底，具有一第一導電型；一第一井區，具有該第一導電型，並形成在該基底中；一第一摻雜區，具有一第二導電型，並形成在該第一井區中；一第二井區，具有該第二導電型，並形成在該基底中；一第二摻雜區，具有該第二導電型，並形成在該第二井區中；以及一第一閘極結構，形成於該基底之上，並重疊該第一及第二井區；其中該第一摻雜區作為該增強型MOSFET的源極，該第二摻雜區作為該增強型MOSFET的汲極，該第一閘極結構作為該增強型MOSFET的閘極。
  8. 如申請專利範圍第7項所述之控制電路，更包括：一第三井區，具有該第一導電型，並形成在該基底中； 一第三摻雜區，具有該第二導電型，並形成在該第三井區中；以及一第二閘極結構，形成於該基底之上，並重疊該第二及第三井區；一第四摻雜區，具有該第二導電型，該第四摻雜區具有一第一部分以及一第二部分，該第一部分形成在該基底中，該第二部分形成在該第三井區中；其中該第三摻雜區作為該空乏型MOSFET的源極，該第二閘極結構作為該空乏型MOSFET的閘極，該第二摻雜區作為該空乏型MOSFET的汲極，該第四摻雜區作為該空乏型MOSFET的通道。
  9. 如申請專利範圍第8項所述之控制電路，更包括：一第四井區，具有該第二導電型，並形成於該第二井區中，其中該第二摻雜區位於該第四井區中；一第一隔離結構，用以分隔該第二閘極結構與該第二摻雜區；一第二隔離結構，用以分隔該第一閘極結構與該第二摻雜區；一第五摻雜區，具有該第一導電型，並形成於該第一隔離結構之下；以及一第六摻雜區，具有該第一導電型，並形成於該第二隔離結構之下。
  10. 如申請專利範圍第7項所述之控制電路，其中該第一導電型為P型，該第二導電型為N型。
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