KR102308804B1 - 트랜지스터 셀 및 드리프트 구조체를 갖는 반도체 장치 및 제조 방법 - Google Patents

트랜지스터 셀 및 드리프트 구조체를 갖는 반도체 장치 및 제조 방법 Download PDF

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로마인 에스테브
다니엘 쿠에크
데타르트 피터스
랄프 지미에니에크
베른트 지펠리우스
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Abstract

와이드 밴드 갭 반도체 장치의 트랜지스터 셀의 게이트 유전체의 온 상태 FIT 레이트 및 오프 상태 FIT 레이트가 사전정의된 온 상태 게이트-소스 전압, 사전정의된 오프 상태 게이트-소스 전압, 및 사전정의된 오프 상태 드레인-소스 전압에 대해 동일한 크기 자릿수 내에 있도록, 프로세서 장치 및 모델 트랜지스터 셀 중 적어도 하나를 사용하여, 와이드 밴드 갭 반도체 장치의 트랜지스터 셀 및 드리프트 구조체 중 적어도 하나에 대해 설계 파라미터 세트가 결정된다.

Description

트랜지스터 셀 및 드리프트 구조체를 갖는 반도체 장치 및 제조 방법{SEMICONDUCTOR DEVICE WITH TRANSISTOR CELLS AND A DRIFT STRUCTURE AND METHOD OF MANUFACTURING}
실리콘 카바이드(SiC)와 같은 일부 반도체 재료는 실리콘보다 상당히 더 높은 유전체 절연파괴 전계 강도를 나타내어, 온 상태(on-state) 전류 방향에 따른 드리프트 구역의 확장이 비교대상 실리콘 장치에 비해 더 작게 만들어질 수 있다. 예를 들어, 높은 유전체 절연파괴 전계 강도를 갖는 반도체 재료로 이루어진 반도체 바디의 전면의 제 1 표면과 대향하는 제 2 표면 사이에서 부하 전류 흐름을 갖는 수직 전력 반도체 장치들은 상당히 얇은 드리프트 구역을 갖고 및/또는 드리프트 구역에서 높은 도핑 농도를 갖도록 만들어질 수 있어서, 이들은 600V 초과의 매우 높은 절연파괴 전압과 실리콘에 기초한 비교대상 장치보다 더 낮은 온 상태 저항을 겸비할 수 있다. 높은 절연파괴 전압은, 또한, SiC-MOSFET(실리콘 카바이드 금속 산화물 반도체 전계 효과 트랜지스터)에서의 게이트 유전체의 응력이 비교대상 실리콘 장치의 게이트 유전체가 받게 되는 응력과 달라지게 되는 결과를 초래한다.
게이트 유전체 신뢰성 및 온 상태 저항의 관점에서 높은 유전체 절연파괴 전계 강도를 갖는 반도체 재료로부터 전력 반도체 장치를 향상시키는 것이 바람직하다.
본 개시는 와이드 밴드 갭 반도체 장치를 제조하는 방법에 관한 것이다. 와이드 밴드 갭 반도체 장치의 트랜지스터 셀의 게이트 유전체의 온 상태 FIT 레이트(on state failure-in-time rate) 및 오프 상태 FIT 레이트(off state failure-in-time rate)는 사전정의된 온 상태 게이트-소스 전압(predefined on state gate-to-source voltage), 사전정의된 오프 상태 게이트-소스 전압(predefined off state gate-to-source voltage), 및 사전정의된 오프 상태 드레인-소스 전압(predefined off state drain-to source voltage)에 대해 동일한 크기 자릿수 내에 있도록, 프로세서 장치 및 모델 트랜지스터 셀 중 적어도 하나를 사용하여, 트랜지스터 셀 및 드리프트 구조체 중 적어도 하나에 대해 설계 파라미터 세트가 결정된다.
본 개시는 또한 반도체 바디로부터 게이트 전극을 분리하는 게이트 유전체를 포함하는 반도체 장치에 관한 것이다. 반도체 장치는 게이트 유전체의 드레인 측 부분에 인접한 연결 부분 및 드리프트 구역을 포함하는 드리프트 구조체를 더 포함한다. 연결 부분, 드리프트 구역, 게이트 구조체 및 게이트 유전체의 설계 파라미터는 게이트 유전체의 온 상태 FIT 레이트 및 게이트 유전체의 오프 상태 FIT 레이트가 동일한 크기 자릿 수 내에 있도록 선택된다.
본 개시는 또한 게이트 드라이버 회로 및 반도체 장치를 포함하는 전자 회로에 관한 것이다. 게이트 드라이버 회로는 출력 단자에서 온 상태 게이트-소스 전압 및 오프 상태 게이트-소스 전압을 갖는 게이트 신호를 출력하도록 구성된다. 반도체 장치는 게이트 드라이버 회로의 출력 단자에 전기적으로 연결된 게이트 단자를 포함한다. 반도체 장치는 반도체 바디로부터 게이트 전극을 분리하는 게이트 유전체를 갖는 게이트 구조체를 포함한다. 게이트 전극은 게이트 단자에 전기적으로 연결된다. 드리프트 구조체는 게이트 유전체의 드레인 측 부분에 바로 인접한 연결 부분 및 드리프트 구역을 포함한다. 게이트 유전체의 온 상태 FIT 레이트 및 게이트 유전체의 오프 상태 FIT 레이트가 동일한 크기 자릿수 내에 있도록 연결 부분, 드리프트 구역, 게이트 구조체 및 게이트 유전체의 설계 파라미터가 선택된다.
또한, 본 개시는 반도체 장치를 설계하는 방법에 관한 것이다. 프로세서 장치 및 모델 트랜지스터 셀 중 적어도 하나를 사용하여, 트랜지스터 셀 및 드리프트 구조체에 대해 설계 파라미터 세트가 결정되고, 트랜지스터 셀의 게이트 유전체의 온 상태 FIT 레이트 및 오프 상태 FIT 레이트는 사전정의된 온 상태 게이트-소스 전압, 사전정의된 오프 상태 게이트-소스 전압, 및 사전정의된 오프 상태 드레인-소스 전압에 대해 동일한 크기 자릿수 내에 있다.
추가 실시예가 종속항에서 설명된다. 당업자는 다음의 상세한 설명을 읽고 첨부 도면을 참고할 시에 추가적인 특징 및 장점을 인식할 것이다.
첨부 도면들은 본 발명의 추가 이해를 제공하도록 포함되고 본 명세서의 일부에 통합되어 본 명세서의 일부를 구성한다. 도면은 본 발명의 실시예들을 도시하고 상세한 설명과 함께 본 발명의 원리를 설명하도록 제공한다. 본 발명의 다른 실시예 및 의도된 장점은 다음의 상세한 설명을 참조함으로써 더 잘 이해할 수 있다는 것을 쉽게 인정할 수 있다.
도 1은 실시예에 따른, 온 상태에 대한 게이트 유전체 신뢰성 및 오프 상태 대한 게이트 유전체 신뢰성이 균형 잡힌 반도체 장치를 제조하는 방법을 도시하는 개략적인 흐름도이다.
도 2는 추가 실시예에 따른, 도 1의 프로세스를 수행하기 위한 장치를 도시하는 개략적인 블록도이다.
도 3a는 트렌치 게이트 구조체의 하나의 측면에 형성된 전계 효과 제어 채널을 갖는 트랜지스터 셀과 관련된 실시예에 따른 높은 유전체 절연파괴 전계 강도를 갖는 반도체 재료에 기초한 반도체 장치의 트랜지스터 셀의 개략적인 수직 단면도이다.
도 3b는 도 3a의 트랜지스터 셀의 추가의 개략적인 수직 단면도이고, 온 상태의 트랜지스터 셀에서 온 상태 전압 VDk,on이 강하하는 전체 유효 게이트 유전체 영역 AG,on을 도시한다.
도 3c는 도 3a의 트랜지스터 셀의 추가의 개략적인 수직 단면도이고 평균 오프 상태 전압 VDk,off가 트랜지스터 셀의 오프 상태에서 강하하는 부분 게이트 유전체 영역 AG,off를 도시한다.
도 3d는 도 3a의 트랜지스터 셀과 유사한 트랜지스터 셀의 개략적인 수직 단면도이고 오프 상태의 트랜지스터 셀에서의 전계 분포를 도시한다.
도 3e는 도 3a의 트랜지스터 셀의 추가의 개략적인 수직 단면도이고 균형잡인 오프 상태 및 온 상태 게이트 신뢰성을 획득하기 위해 조정가능한 설계 파라미터를 도시한다.
도 4a는 트렌치 게이트 구조체의 두 대향 측면에 형성된 전계 제어 채널을 갖는 트랜지스터 셀과 관련된 실시예에 따른 높은 유전체 절연파괴 전계 강도를 갖는 반도체 재료에 기초한 반도체 장치의 트랜지스터 셀의 개략적인 수직 단면도이다.
도 4b는 도 4a의 트랜지스터 셀의 추가의 개략적인 수직 단면도이고 온 상태 전압 VDk,on이 온 상태의 트랜지스터 셀에서 강하하는 전체 게이트 유전체 영역 AG,on을 도시한다.
도 4c는 도 4a의 트랜지스터 셀의 추가의 개략적인 수직 단면도이고 평균 전압 VDk,off이 오프 상태의 트랜지스터 셀에서 강하하는 부분 게이트 유전체 영역 AG,off를 도시한다.
도 5a는 제 1 표면으로부터 다이오드 영역으로 두 트렌치 게이트 구조체들 사이에서 연장되는 접촉 구조체 및 두 트렌치 게이트 구조체를 포함하는 통합된 트렌치 구조체의 두 대향 측면에 형성되는 전계 제어 채널을 갖는 트랜지스터 셀을 포함하는 반도체 장치의 일부의 개략적인 수평 단면도이다.
도 5b는 도 5a의 반도체 장치 부분의 개략적인 수직 단면도이다.
도 6a는 추가 실시예에 따른 트렌치 게이트 구조체의 세로 축과 평행한 방향을 따라 교대하는 트랜지스터 셀 및 다이오드 셀을 갖고 줄무늬 형상 트렌치 게이트 구조체에 기초하는 반도체 장치의 일부의 개략적인 수평 단면도이다.
도 6b는 라인 B-B를 따라가는 도 6a의 반도체 장치 부분의 개략적인 수직 단면도이다.
도 7a는 실시예에 따른 SiC-MOSFET 및 게이트 드라이버 회로를 포함하는 전자 회로의 개략적인 회로도이다.
도 7b는 도 7a의 전자 회로에 대한 개략적인 VGS 시간 차트이다.
도 7c는 도 7a의 전자 회로에 대한 개략적인 VDS 시간 차트이다.
도 8은 스위치 모드 전원 및 모터 드라이브에서의 하프 브리지 회로와 관련된 실시예에 따른 전기 어셈블리의 개략적인 회로도이다.
다음의 상세한 설명에서, 본원의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예가 예시의 방식으로 도시된 첨부 도면에 대한 참조가 이루어진다. 다른 실시예가 활용될 수 있고 구조적 또는 논리적 변화가 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다. 예를 들어, 일 실시예에 대한 도시된 또는 설명된 특징들은 다른 실시예와 함께 또는 다른 실시예에 대해 사용될 수 있어서 추가 실시예를 더 산출할 수 있다. 본 발명은 이러한 수정 및 변형을 포함하는 것이다. 예들은 특정 언어를 사용하여 설명되고, 첨부된 청구항의 범위를 제한하는 것으로 해석되어서는 안된다. 도면들은 일정 비율로 도시되지 않고 예시의 목적만을 위한 것이다. 대응하는 구성요소들은 달리 언급되지 않으면 다른 도면에서 동일한 참조 부호에 의해 지정된다.
용어 "갖는(having)", "포함하는(containing, "including", "comprising")" 등은 한정적인 것이 아니며, 이들 용어들은 언급된 구조들, 구성요소들 또는 특징들의 존재를 나타내지만 추가적인 구성요소들 또는 특징들을 배제하지 않는다. 단수형("a", "an", "the")은 문맥이 달리 명확하게 나타내지 않는 한 단수 뿐만 아니라 복수를 포함하고자 의도된 것이다.
용어 "전기적으로 연결된(electrically connected)"은 전기적으로 연결된 구성요소들 사이의 영구적인 저저항 연결, 예를 들어, 금속 및/또는 고농도로 도핑된 반도체 재료를 통해 관련 구성요소들 또는 저저항 연결 사이의 직접 접촉을 나타낸다. 용어 "전기적으로 커플링된(electrically coupled)"은 신호 전송을 위해 구성된 하나 이상의 개재 요소(들)이 전기로 커플링된 구성요소들, 예를 들어, 제 1 상태의 저저항 연결 및 제 2 상태의 고저항 전기 디커플링을 임시로 제공하도록 조정가능한 구성요소들 사이에 존재할 수 있는 것을 포함한다.
도면들은 도핑 타입 "n" 또는 "p" 옆에 "-" 또는 "+"를 나타냄으로써 상대적인 도핑 농도를 도시한다. 예를 들어, "n-"은 "n" 도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하지만, "n+" 도핑 영역은 "n" 도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대적인 도핑 농도의 도핑 영역이 반드시 동일한 절대 도핑 농도를 갖는 것은 아니다. 예를 들어, 두 상이한 "n" 도핑 영역은 동일한 또는 상이한 절대 도핑 농도를 가질 수 있다.
도 1은 서로 병렬로 전기적으로 연결된 복수의 트랜지스터 셀을 포함하는 반도체 장치를 제조하는 방법(910)에 관한 것이다.
반도체 장치의 반도체 바디는 실리콘보다 상당히 높은 절연파괴 전계, 예를 들어, 적어도 1*106 V/cm(1E06Vcm-1) 또는 적어도 2*106 V/cm(2E06 Vcm- 1)를 갖는 재료로 만들어진다. 실시예에 따르면, 반도체 바디는 실리콘 카바이드로 만들어진다. 예를 들어, 반도체 바디는 4H 폴리타입(4H-Sic)이고 대략 3*106 V/cm(3E06 Vcm- 1)의 절연파괴 전계를 갖는다.
트랜지스터 셀은 평면형 게이트 구조 또는 트렌치 게이트 구조를 갖는 전계 효과 트랜지스터 셀일 수 있고, 여기서 트렌치 게이트 구조체는 제 1 표면으로부터 반도체 바디 내로 연장되고, 제 1 표면과 평행한 동일한 크기 자릿수 내의 두 직교 측면 치수, 예를 들어, 대략 동일한 직교 측면 치수를 가질 수 있다. 다른 실시예에 따르면, 트렌치 게이트 구조체는 세로축을 따르는 제 1 측면 치수가 세로축과 직교하는 제 2 측면 치수보다 한 자릿수 초과의 크기 만큼 더 큰 스트라이프 형상을 갖는다. 추가 실시예에 따르면, 트렌치 게이트 구조체는 그리드를 형성할 수 있다. 트렌치 게이트 구조체의 측벽은 제 1 표면과 직교할 수도 있고 또는 제 1 표면에 대해 기울어져 있을 수도 있으며, 각각의 트렌치 게이트 구조체의 측벽 중 적어도 하나는 높은 전하 이동성을 갖는 주 결정면과 평행할 수 있다.
트랜지스터 셀은 트렌치 게이트 구조체의 두 대향 측벽을 따른 온 상태 전류 흐름 및 양면 채널(two-sided channel)을 갖는 대칭일 수도 있고 트렌치 게이트 구조체의 측벽들 중 하나만을 따른 온 상태 전류 흐름 및 편면 채널(one-sided channel)을 갖는 비대칭일 수도 있다.
게이트 구조체는 반도체 바디로부터 도전성 게이트 전극을 분리하는 게이트 유전체를 포함한다. 게이트 전극은 게이트 단자에 전기적으로 연결되거나 게이트 단자를 형성한다. 예를 들어, 게이트 유전체는 실리콘 산화층이거나 실리콘 산화층을 포함할 수 있다. 게이트 유전체의 드레인 측 부분은 저농도로 도핑된 드리프트 구역을 더 포함하는 드리프트 구조체의 연결 부분에 바로 인접한다. 트랜지스터 셀의 오프 상태에서, 드레인 측 부분의 적어도 서브섹션에 걸친 전압 강하는 오프 상태의 반도체 장치의 드레인 단자와 소스 단자 사이에 인가되는 드레인-소스 전압 VDS,off에 따른다.
게이트 유전체는 소스 단자에 인가되는 소스 전위에 전기로 직접 연결되는 도핑된 영역에 바로 인접하는 소스 측 부분을 더 포함하고, 트랜지스터 셀의 오프 상태에서, 소스 측 부분 양단의 전압 강하는 VDS,off에 의존하지 않거나 중요치 않은 정도로만 의존한다. 소스 측 부분에 인접한 도핑된 영역은 드리프트 구조체의 전도성 타입에 대해 상호보완적인 전도성 타입을 가질 수 있거나 드리프트 구조체와 동일한 전도성 타입을 가질 수 있다. 도핑된 영역은 소스 영역 및 바디 영역을 포함하지만 이에 제한되지 않고, 바디 영역은 드리프트 구조체와 제 1 pn 접합을 형성하고 소스 영역과 제 2 pn 접합을 형성한다. 차폐 부분을 포함할 수 있는 다이오드 영역은 드리프트 구조체와 제 3 pn 접합을 형성한다.
오프 상태 게이트-소스 전압 VGS,off이 게이트 단자와 소스 단자 사이에 인가되는 경우, 트랜지스터 셀은 오프 상태에 있고, n-채널 트랜지스터 셀에 대해, 오프 상태 게이트-소스 전압 VGS,off은 임계 전압 Vth 미만이다. 온 상태 게이트-소스 전압 VGS,on이 게이트 단자와 소스 단자 사이에 인가되는 경우, 트랜지스터 셀은 온 상태에 있고, n-채널 트랜지스터 셀에 대해 온 상태 게이트-소스 전압 VGS,off은 임계 전압 Vth을 초과한다.
방법(910)은 트랜지스터 셀의 게이트 유전체의 온 상태 FIT(failure-in-time) 레이트 및 오프 상태 FIT 레이트가 온 상태 게이트-소스 전압 VGS,on, 오프 상태 게이트-소스 전압 VGS,off, 및 오프 상태 드레인-소스 전압 VDS,off에 대한 사전정의된 값의 세트에 대해 동일한 크기 자릿수 내에 있도록 트랜지스터 셀 및 드리프트 구조체에 대한 설계 파라미터 세트를 결정하는 단계(912)를 포함한다.
FIT 레이트는 1E09 시간의 동작 시간 동안의 고장 횟수로 주어진다. 유전체 층의 FIT 레이트는 유전체 층이 받는 전기 응력 및 그 크기에 따른다. 주어진 재료 구성 및 두께에 대해, 게이트 유전체의 FIT 레이트는 측면 크기(영역) 및 게이트 유전체의 전계에 따른다. 전계가 더 높아지고 영역이 더 커질수록, 게이트 유전체의 FIT 레이트는 더 높아진다.
게이트 유전체의 전계는 반도체 바디의 이웃하는 부분에서의 전계에 따른다. 게이트 유전체에 근접한 반도체 바디의 부분의 전계는 인가된 전압 VGS,on, VGS,off 및 VDS,off의 함수이고 또한 게이트 구조체 및 드리프트 구조체의 설계 파라미터에 따른다.
결정 단계(912)는 타겟 트랜지스터 셀의 온 상태 FIT 레이트 및 오프 상태 FIT 레이트가 VGS,on, VGS,off 및 VDS,off의 사전정의된 값에 대해 동일한 크기 자릿수 내에 있도록 타겟 트랜지스터 셀에 대한 설계 파라미터 세트를 결정한다.
n-채널 트랜지스터 셀에 대해, 반도체 장치의 데이터 시트에 특정된 바와 같이 사전정의된 오프 상태 게이트-소스 전압 VGS,off은 최소 게이트-소스 전압 VGSmin보다 높고 최소 공칭 임계 전압 Vthmin보다 낮은 임의의 전압일 수 있고, 25℃의 주변 온도에서, 최소 게이트-소스 전압 VGSmin은 -10V가 될 수 있으며, n-채널 트랜지스터 셀의 최소 공칭 임계 전압 Vthmin은 2.5V 내지 약 +4V의 범위 내에 있을 수 있다.
사전정의된 오프 상태 게이트-소스 전압 VGS,off은 데이터 시트에 정의된 권장 오프 상태 게이트-소스 전압과 동일할 수 있다. 권장 오프 상태 게이트-소스 전압은 데이터 시트가 입력 및 출력 캐패시턴스 (Ciss, Coss)를 정의하는 게이트-소스 전압이 될 수 있다. 실시예에 따르면, 오프 상태 게이트-소스 전압 VGS,off의 사전정의된 값은, -10V 내지 Vthmin의 범위 내, 예를 들어, 0V, -4V, -5V, 또는 -10V일 수 있다.
n-채널 트랜지스터 셀에 대해, 사전정의된 온 상태 게이트-소스 전압 VGS,on은 최소 게이트-소스 전압 VGSmax보다 낮고 최대 공칭 임계 전압 Vthmax보다 높은 임의의 전압이 될 수 있고, 25℃의 주변 온도에서, 최대 게이트-소스 전압 VGSmax은 +22V일 수 있으며, n-채널 트랜지스터 셀의 최대 공칭 인계 전압 Vthmax은 +4V 내지 약 +5.6V의 범위 내에 있을 수 있다.
사전정의된 온 상태 게이트-소스 전압 VGS,on은 데이터 시트에 정의된 권장 온 상태 게이트-소스 전압과 동일할 수 있다. 권장 온 상태 게이트-소스 전압은 데이트 시트가 스위칭 손실 및 RDSon을 정의하는 게이트-소스 전압이 될 수 있다. 실시예에 따르면, 온 상태 게이트-소스 전압 VGS,on의 사전정의된 값은 예를 들어, Vthmax로부터 +22V의 범위 내, 예를 들어, +10V, +15V, +18V 또는 +20V일 수 있다.
오프 상태 드레인-소스 전압 VDS,off은 트랜지스터 셀의 드레인 단자와 소스 단자 사이에 인가되고 최대는 데이터 시트에 특정된 반도체 장치의 공칭 최대 차단 전압 VDS,max이다. SiC에 기초한 반도체 장치에 대해, VDS,max는, 예를 들어, 600V, 650V, 700V, 1000V, 1200V, 1700V, 3.2kV, 3.3kV, 6.5kV일 수 있다.
실시예에 따르면, VGS,on 및 VGS,off에 대한 사전정의된 값은 반도체 장치의 사양을 포함하는 데이터 시트에 권장 값으로 표시된 VGS,on, VGS,off에 대한 값에 대응할 수 있다. 다른 실시예에 따르면, VGS,on 및 VGS,off에 대한 사전정의된 값은 반도체 장치와 함께 사용되는 게이트 드라이버 회로의 스퀘어 출력 신호의 신호 레벨에 대응한다.
실시예에 따르면, 결정 단계(912)는, 타겟 트랜지스터 셀의 오프 상태 FIT 레이트 및 온 상태 FIT 레이트의 비율이, 반도체 재료, 예를 들어, 실리콘 카바이드의 절연파괴 전계의 50% 내지 90%, 예를 들어, 60% 내지 75%인 드리프트 구조체의 최대 전계의 범위에 대응하는 VDS,off의 사전정의된 범위에 대해 0.1 내지 10의 범위, 예를 들어, 0.2 내지 5의 범위에 있도록 타겟 트랜지스터 셀에 대한 설계 파라미터 세트를 결정한다. 최대 전계는 드리프트 구역과 바디 영역 또는 차폐 구조체 사이의 pn 접합을 따라 형성될 수 있다.
결정 단계(912)는 수학 공식 또는 모델을 기반으로 프로세서 장치에 의해 수행될 수 있다. 예를 들어, 프로세서 장치는 시뮬레이션을 구동할 수 있다. 대안으로, 상이한 설계 파라미터 세트를 구현하는 모델 트랜지스터 셀이 형성될 수 있다. 각각의 모델 트랜지스터 셀에 대해, VGS,off 및 VDS,off에 대한 사전정의된 값이 적용될 수 있고, 결과의 전계는, 예를 들어, 게이트 유전체(159)에 걸친 적절한 전압 측정을 통해, 모델 트랜지스터 셀의 게이트 유전체에 근접한 드리프트 구조체의 일부분에서 측정될 수 있다. 측정의 결과는 게이트 유전체의 온 상태 FIR 레이트 및 오프 상태 FIR 레이트에 대한 상술된 조건을 충족하는 설계 파라미터 세트를 추정하기 위해 사용될 수 있다.
출력 단계(914)는 프로세서 장치의 전자 인터페이스를 통해 설계 파라미터 세트를 출력할 수 있다. 전자 인터페이스는 머신/휴먼 인터페이스 또는 머신/머신 인터페이스일 수 있다. 예를 들어, 프로세서 장치에 데이터 링크되는(data-linked) 인터페이스 유닛은 반도체 장치의 타겟 설계 파라미터 세트 및 추가 타겟 특성 모두를 고려함으로써 사용자, 반도체 장치를 위한 제조 시스템, 및/또는 반도체 장치의 구조체의 추가 설계 파라미터를 계산하는 레이아웃 및 설계 툴로 설계 파라미터 세트를 출력한다.
예를 들어, 이온 주입기, 에칭 챔버, 리소그래피 툴 및 가열 챔버를 사용하여 와이드 밴드 갭 반도체 기판의 장치 영역에서 설계 파라미터 세트에 따라 트랜지스터 셀 및 드리프트 구조체를 형성할 수 있는 변환 단계(916)가 후속할 수 있다.
온 상태 및 오프 상태에 대한 FIT 레이트가 동일한 크기 자릿수 내에 있도록 설계 파라미터를 선택함으로써, 온 상태에서 게이트 유전체가 받는 총 응력은 오프 상태에 있을 때와 대략 동일하다. 이는 필요한 것보다 영역 특정 온 상태 저항 RDS,on x A를 증가시키지 않고 대부분의 적용예에서 게이트 유전체에 대한 낮은 누적 FIT 레이트를 야기한다.
온 상태에서, 반도체 장치의 유효 드레인-소스 전압 VDS,on은 통상적으로 1V를 초과하지 않고 게이트 유전체 양단의 온 상태 전압 강하 VDk,on은 게이트-소스 전압 VGS,on과 동일하거나 적어도 거의 근접하고 외부 회로는 온 상태에서, 예를 들어, SiC MOSFET에 대한 +15V 내지 +22V 범위의 전압을 인가한다. 드레인 전위에 연결된 이러한 도핑된 영역을 제외한, 트렌치 게이트 구조체에 바로 인접한 모든 도핑된 영역은 소스 전위에 직접 연결되어, VDk,on은 전도성 게이트 전극과 반도체 바디 사이의 전체 게이트 유전체 영역 AG,on에서의 온 상태 게이트-소스 전압 VGS,on으로부터 1V 이하로 벗어난다. 게이트 유전체의 각각의 부분에서, 전계 강도는 대략 VGS,on을 게이트 유전체 두께로 나눈 것이다.
오프 상태에서, 외부 회로에 의해 게이트 단자와 소스 단자 사이에 인가되는 오프 상태 게이트-소스 전압 VGS,off에 근접한 전압은 게이트 유전체의 소스 측 부분에 걸쳐 강화되며, 소스 측 부분은 소스 영역, 바디 영역 및, 적용가능하면, 바디 영역의 전도성 타입의 차폐 부분을 포함하는 소스 전위에 직접 연결된 그러한 도핑된 영역에 바로 인접한다.
대조적으로, 게이트 유전체의 드레인 측 부분은 드레인 전위에 연결된 드리프트 구조체의 연결 부분에 바로 인접하고, 오프 상태에서 드레인 측 부분에 걸친 국부 전압 강하는 인가된 드레인-소스 전압 VDS,off, 오프 상태 게이트-소스 전압 VGS,off 및 차폐 개념에 따른다.
예를 들어, 게이트 유전체의 드레인 측 부분은 약하게 차폐된 부분을 포함할 수 있는데, 여기서 차폐의 부재 때문에 또는 차폐가 어느 정도까지만 효과적이기 때문에, 게이트 유전체에 걸친 전압 강하는 드레인 측 부분에 걸친 최대 국부 전압 강하의 적어도 90%인, 반면, 강하게 차폐된 서브섹션에서는, 차폐 개념이 게이트 유전체에 걸친 전압 강하를 상당히 감소시킬 수 있다.
결정 단계(912)는 온 상태 및 오프 상태에 대해 FIT 레이트의 균형을 유지하고, 전체 게이트 유전체 영역 AG,om과 동일한 온 상태에서 응력을 받는 영역이 오프 상태에서 주로 응력을 받는 부분 게이트 유전체 영역 AG,off과 상이함을 고려할 수 있으며, 부분 게이트 유전체 영역 AG,off은 차폐 개념에 의존하고 게이트 유전체의 드레인 측 섹션의 영역과 동일하거나 더 작다.
전통적으로, 온 상태 신뢰성과 오프 상태 신뢰성 사이에는 상당한 불균형이 존재한다. 트랜지스터 셀 및 드리프트 구조체의 설계로 인해, 게이트 유전체가 온 상태에서 주로 고장나면 이는 오프 상태 동안 게이트 유전체의 과도하고 과대한 차폐를 의미하고, 장치 성능을 희생하여, 예를 들어, 필요한 온 상태 저항 RDS,on보다 높거나 필요한 스위칭 손실보다 높게 함으로써, 오프 상태에 대한 높은 절연파괴 신뢰성이 달성된다.
불균형에 의해 게이트 유전체가 오프 상태에서 주로 고장나면, 이는 온 상태에서의 게이트 유전체 두께 및/또는 사용 전압이 너무 보수적으로 선택되어 향상에 대한 여지가 남아있다는 것을 의미한다. 또한, 오프 상태에서 VGS,off가 더 낮으면 오프 상태에서의 게이트 유전체 절연파괴에 상당한 영향을 미치며, 게이트 유전체에 걸친 전압 강하는 차폐 개념에 의존하고 통상적으로 데이터 시트에서 정의되지 않기 때문에, 예를 들어, 더 큰 음의 오프 상태 게이트-소스 전압 VGS,off를 인가하는 경우, FIT 레이트는 예상보다 더 높을 수 있다.
일 실시예에 따르면, 설계 파라미터 세트는 수학식 (1)에서 특정된 것과 같이 오프 상태의 부분 게이트 유전체 영역 AG,off에서의 평균 전압 강하 VDK,off가 전체 게이트 유전체 영역 AG,on과 부분 게이트 유전체 영역 AG,off의 비율의 로그(logarithm)와 1V의 곱 및 온 상태 게이트-소스 전압 VGS,on의 합으로부터 ±2V 이하로 벗어나도록 결정된다.
Figure 112018056996637-pat00001
온 상태 전압 VDk,on이 게이트 유전체 양단에서 강하하는 전체 유효 게이트 유전체 영역 AG,on은 게이트 유전체의 드레인 측 부분 및 소스 측 부분을 포함한다. 온 상태 전압 강하 VDk,on는 온 상태에서 반도체 장치의 게이트 단자와 소스 단자 사이에 인가되는 게이트-소스 전압 VGS,on에 근접해질 수 있다. SiC-MOSFET의 경우, VGS,on은 +15V 내지 +22V의 범위 내에 있을 수 있고, 예를 들어, +15V와 동일할 수 있다.
오프 상태에서의 평균 전압 강하 VDk,off를 획득하는 것과 관련된 부분 게이트 유전체 영역 AG,off는 게이트 유전체의 완전한 드레인 측 부분과 동일하게 설정될 수 있거나 드레인 측 부분의 추정되는 약하게 차폐된 서브섹션과 동일하게 설정될 수 있고, 약하게 차폐된 서브섹션에서, 오프 상태의 추정되는 국부 전압 강하는 약하게 차폐된 서브섹션에 걸친 국부 최대 전압 강하의 적어도 90%이다.
또한, 결정 단계(912)는 트랜지스터 셀이 수학식 1을 충족하는 오프 상태의 부분 게이트 유전체 영역 AG,off에 걸친 평균 전압 강하 VDk,off를 나타내도록 설계 파라미터를 결정한다. VDK,off의 극성은 VDK,on의 극성과 반대이다. 결정에 이용가능한 설계 파라미터는 연결 부분에서의 도핑 및 크기, 드리프트 구역에서의 도핑 및 수직 치수, 트렌치 게이트의 수직 치수, 및 약하게 차폐된 서브섹션이, 모서리를 포함하는 경우의 곡률 및 층 두께와 같은 게이트 유전체의 파라미터와 관련된다.
일 실시예에 따르면, 영역 비율 AG,on/AG,off이외에, 결정 단계(912)는 반도체 장치의 미션 프로파일을 고려할 수 있는데, 미션 프로파일은 트랜지스터 셀이 온 상태에 있는 반도체 장치의 예상 총 온 시간 ton과 반도체 장치 및 트랜지스터 셀이 오프 상태에 있는 예상 총 오프 시간 toff 사이의 비율을 제공한다. 미션 프로파일은 각 적용예, 예를 들어, 전력 변환 적용예에서 일반적인 듀티 사이클에 의해 제공된다. 일반적인 미션 프로파일에서, toff는 0.01*ton보다 크고 100*ton보다 작다.
실시예에 따르면, 미션 프로파일을 고려하여, 수학식 2에 따라 설계 파라미터는 오프 상태에서 부분 게이트 유전체 영역 AG,off에서의 평균 전압 강하 VDK,off가, 부분 게이트 유전체 영역 AG,off에 대한 전체 게이트 유전체 영역 AG,on의 비율과 예상 총 온 상태 시간 ton과 예상 총 오프 상태 시간 toff의 비율의 곱의 로그와 1V의 곱 및 온 상태의 게이트-소스 전압 VGS,on의 합으로부터 ±2V 이하로 벗어나도록 계산된다.
Figure 112018056996637-pat00002
실시예에 따르면, 반도체 장치의 사전정의된 값은 VGS,on, VGS,off, VDS,off, 두께 및 게이트 유전체의 성분과 전체 게이트 유전체 영역 AG,on을 포함하고, 결정 단계(912)는 소스 영역, 바디 영역, 드리프트 구역 및 연결 부분이 형성되어 있는, 에피택셜 층의 두께를 결정하고, 연결 부분의 파라미터 및 차폐 개념을 위한 반도핑(counterdoped)된 영역의 파라미터와 트랜지스터 셀이 트렌치 게이트 개념에 기초하는 경우에는, 트렌치 게이트 구조체의 수직 연장부 뿐만 아니라 상술된 것과 같은 온 상태 및 오프 상태 FIT 레이트의 균형을 잡는 방식으로 트렌치 게이트 구조체에 대한 도핑된 영역의 얼라인먼트를 결정한다.
온 상태에 대한 오프 상태에서의 일반적으로 더 작은 응력 영역 및 특정 적용예에 대한 온 상태에서의 사용 시간보다 오프 상태에서의 더 짧은 사용 시간 때문에, 오프 상태에서의 허용 전계는 온 상태에서의 허용 전계보다 더 클 수 있어서 FIT 레이트 균형을 달성할 수 있다. 오프 상태에서의 응력 영역은 트렌치 게이트 구조체 상으로의 매립된 차폐 부분의 수직 투사에 의해 근사될 수 있다.
FIT 레이트 균형에 대한 조건을 충족하는 오프 상태에서의 이상적인 전계 또는 전압을 평가하면, 차폐 개념은 온 상태 저항과 게이트 산화물 신뢰성 사이의 향상된 트레이드오프(trade-off)를 달성하도록 완하되거나 또는 엄격해질 수 있다. 이들 고려 사항은 트렌치 게이트 개념 및 평면 게이트 개념 모두에 적용된다.
도 2는 도 1의 방법(910)을 수행하기 위한 주요 수단(920)에 대한 블록도이다.
주요 수단(920)은, 트랜지스터 셀의 게이트 유전체의 온 상태 FIT 레이트 및 오프 상태 FIT 레이트가 온 상태의 게이트-소스 전압 VGS,on, 오프 상태의 게이트-소스 전압 VGS,off, 및 오프 상태의 드레인-소스 전압 VDS,off에 대한 사전정의된 값 세트에 대해 동일한 크기 자릿수 내에 있도록 트랜지스터 셀 및 드리프트 구조체에 대한 설계 파라미터 세트를 결정하기 위한 제 1 수단(922)을 포함할 수 있다.
제 1 수단(922)은 수학식 또는 시뮬레이션 모델을 사용하는 프로세서 장치를 포함할 수 있다. 예를 들어, 프로세서 장치는 상이한 파라미터 세트에 대한 가상 반도체 바디에서의 전계 분포를 시뮬레이션하는 시뮬레이션 프로그램을 구동시킬 수 있고 적절한 설계 파라미터 세트로서 수학식 1 또는 2 중 하나와 가장 잘 맞는 시뮬레이션의 파라미터를 선택한다.
대안으로, 상이한 설계 파라미터 세트를 구현하는 모델 트랜지스터 셀이 형성될 수 있다. 각각의 모델 트랜지스터 셀에 대해, VGS,off 및 VDS,off에 대한 사전정의된 값이 인가될 수 있고, 결과적인 전계는 예를 들어, 게이트 유전체(159)에 걸친 적절한 전압 측정을 통해, 모델 트랜지스터 셀의 게이트 유전체에 근접한 드리프트 구조체의 부분에서 측정될 수 있다. 측정의 결과는 게이트 유전체의 온 상태 FIR 레이트 및 오프 상태 FIR 레이트에 대한 상술된 조건을 충족하는 설계 파라미터 세트를 추정하기 위해 사용될 수 있다.
제 1 수단(922)은 설계 파라미터 세트를 출력하기 위한 제 2 수단(924)을 포함할 수 있다. 예를 들어, 제 2 수단(924)은 머신/휴먼 인터페이스 또는 머신/휴먼 인터페이스가 될 수 있는 전자 인터페이스를 포함할 수 있다. 제 2 수단(924)은 제 1 수단(922)에 데이터로 링크되고 반도체 장치의 설계 파라미터 세트 및 추가 타겟 특성 모두를 고려함으로써 사용자, 반도체 장치를 위한 제조 시스템, 및/또는 레이아웃 및 반도체 장치의 구조체의 추가 설계 파라미터를 계산하는 설계 툴로 설계 파라미터 세트를 출력한다.
트랜지스터 셀 및 드리프트 구조체를 형성하기 위한 제 3 수단(926)은 설계 파라미터 세트 또는 설계 파라미터 세트로부터 도출되는 다른 파라미터를 수신하고 제 2 수단(924)에 의해 출력되는 설계 파라미터 세트에 따라 트랜지스터 셀 및 드리프트 구조체를 형성할 수 있다. 제 3 수단(926)은 반도체 장치를 위한 제조 시스템의 부분, 예를 들어, 와이드 밴드 갭 반도체 기판(700)의 장치 영역(710)에서 설계 파라미터 세트에 따라 트랜지스터 셀 및 드리프트 구조체를 형성하는 이온 주입기, 에칭 챔버, 리소그래피 툴 및 가열 챔버를 포함할 수 있다.
다음의 도면들은 파라미터가 상술된 바와 같은 프로세스에 의해 획득되는 트렌치 게이트 구조체와 도핑된 구조체를 갖는 반도체 장치(500)를 나타낸다.
도 3a 내지 도 3e에서, 관련된 반도체 장치(500)는 각각의 트렌치 게이트 구조체(150)의 오직 하나의 측벽에서만 전도성 반전 채널을 형성하는 비대칭 트랜지스터 셀 TC를 포함한다. 복수의 동일한 트랜지스터 셀 TC는 나란히 형성되고, 트랜지스터 셀은 병렬로 전기적으로 연결된다.
예시로서, 반도체 장치(500)는 IGFET(절연 게이트 전계 효과 트랜지스터), 예를 들어, 금속 게이트 전극을 갖는 일반적인 의미의 FET 뿐만 아니라 반도체 재료의 반도체 재료를 포함하는 게이트 전극을 갖는 FET와 관련된 MOSFET(금속 산화물 반도체 FET), 또는 MCD(MOS 제어 다이오드)일 수도 있고 또는 이들을 포함할 수도 있다.
반도체 장치(500)는 실리콘에서의 절연파괴 전계보다 높은 절연파괴 전계, 예를 들어, 적어도 1*106 V/com(1E06 Vcm- 1)를 갖는 결정체 반도체 재료의 반도체 바디(100)에 기초한다. 반도체 재료는 6각형 결정 격자를 가질 수 있고 실리콘 카바이드(SiC), 예를 들어, 2H-SiC(2H 폴리타입의 SiC), 6H-SiC 또는 15R-SiC일 수 있다. 실시예에 따르면, 반도체 재료는 4H 폴리타입의 실리콘 카바이드(4H-SiC)이다.
전면에서, 반도체 바디(100)는 동일 평면 섹션을 포함할 수 있는 제 1 표면(101)을 갖는다. 제 1 표면(101)은 주 결정 평면과 일치할 수 있거나 오프 축 각도 α만큼 주 결정 평면에 대해 기울어질 수 있는데, 이 각도의 절대값은 적어도 2°및 최대 12°, 예를 들어, 약 4°일 수 있다.
도시된 실시예에서, <0001> 결정축은 수직축에 대해 오프 축 각도 α > 0 만큼 기울어지고 <11-20> 결정축은 수평면에 대해 오프 축 각도 α만큼 기울어진다. <1-100> 결정축은 단면 평면에 직교한다.
실시예에 따르면, 제 1 표면(101)은 톱니 모양일 수 있고, 서로에 대해 시프트되어 오프 축 각도 α만큼 수평면에 대해 기울어진 평행한 제 1 표면 섹션과 제 1 표면 섹션에 대해 기울어져 있고 제 1 표면 섹션들을 연결하여 톱니 모양의 제 1 표면(101)의 단면 라인이 거의 톱니 라인이 되게 하는 제 2 표면 섹션을 포함할 수 있다.
반도체 바디(100)의 후면 상에서, 대향하는 제 2 표면(102)은 평면 제 1 표면(101) 또는 톱니 모양의 제 1 표면(101)의 평균면과 평행하게 연장될 수 있다. 전면에서의 제 1 표면(101)과 후면 상의 제 2 표면(102) 사이의 거리는 반도체 장치(500)의 기능을 명목상 차단하는 것과 관련된다. 제 1 표면과 제 2 표면(101, 102) 사이의 반도체 바디(100)의 총 두께는 수백 nm 내지 수백 ㎛의 범위 내일 수 있다. 제 1 표면(101)에 대한 법선은 수직 방향을 정의하고, 제 1 표면(101)에 대해 평행인 방향은 수평 방향이다.
트랜지스터 셀 TC는 제 1 표면(101)을 따라 전면에 형성된다. 드리프트 구조체(130)는 후면 상의 제 2 표면(102)으로부터 트랜지스터 셀 TC를 분리한다. 드리프트 구조체(130)는 제 2 표면(102)에 바로 인접한 고농도로 도핑된 접촉 구조체(139) 및 트랜지스터 셀 TC와 고농도로 도핑된 접촉 구조체(139) 사이의 저농도로 도핑된 드리프트 구역(131)을 포함할 수 있다.
고농도로 도핑된 접촉 구조체(139)는 결정 잉곳(ingot)으로부터 획득된 기판 부분일 수 있거나 기판 부분을 포함할 수 있고, 제 2 표면(102)에 바로 인접한 제 2 부하 전극(320)과 옴 접촉(ohmic contact)을 형성한다. 접촉 구조체(139)에서의 평균 도펀트 농도는 제 2 부하 전극(320)과 옴 접촉을 형성할 정도로 충분히 높다. 반도체 장치(500)가 IGFET이거나 IGFET를 포함하는 경우, 접촉 구조체(139)는 드리프트 구역(131)과 동일한 전도성 타입을 갖는다.
드리프트 구역(131)은 접촉 구조체(139) 상의 에피택시에 의해 성장된 층에 형성될 수 있다. 드리프트 구역(131)에서의 평균 순 도펀트 농도는, 반도체 바디(100)가 실리콘 카바이드로부터 만들어진 경우, 1E15 cm-3 내지 5E16 cm-3의 범위 내에 있을 수 있다. 드리프트 구조체(130)는 추가의 도핑된 영역, 예를 들어, 전계 중단 구역(field stop zone), 배리어 구역 및/또는 드리프트 구역(131)의 전도성 타입의 전류 파급 구역(current spread zone)을 포함할 수 있다.
드리프트 구역(131)은 접촉 구조체(139)에 바로 인접할 수도 있고 드리프트 구역(131)과 함께 단극 접합을 형성하는 버퍼층이 드리프트 구역(131)과 접촉 구조체(139) 사이에 끼일 수도 있으며, 버퍼 층의 수직 연장부는 대략 1㎛이 될 수 있고, 버퍼 층에서의 평균 도펀트 농도는, 예시로서, 3E17 cm-3 내지 1E18 cm-3의 범위 내일 수 있다.
트랜지스터 셀 TC는 제 1 표면(101)으로부터 반도체 바디(100) 내로 연장되는 트렌치 게이트 구조체(150)를 따라 배향되고, 반도체 바디(100)의 메사 부분(190)은 이웃 트렌치 게이트 구조체(150)를 분리한다.
제 1 수평 방향을 따른 트렌치 게이트 구조체(150)의 종방향 연장부는 제 1 수평 방향에 직교하는 제 2 수평 방향을 따른 횡방향 연장부보다 더 클 수 있다. 트렌치 게이트 구조체(150)는 트랜지스터 셀의 일측으로부터 대향측으로 연장되는 긴 줄무늬 형상일 수 있고, 트렌치 게이트 구조체(150)의 길이는 수백 마이크로미터까지 될 수 있다. 다른 실시예에 따르면, 복수의 분리된 트렌치 게이트 구조체(150)는 트랜지스터 셀 영역의 일측으로부터 대향측으로 연장되는 라인을 따라 형성될 수도 있고, 또는 트렌치 게이트 구조체(150)는 그리드의 메쉬로 형성된 메사 부분(190)을 갖는 그리드를 형성할 수 있다.
저면에서, 트렌치 게이트 구조체(150)는 원형일 수 있고, 내부 곡률의 반경은 이하에서 설명되는 게이트 유전체(159)의 두께의 적어도 두 배이다.
트렌치 게이트 구조체들(150)은 동일하게 이격될 수 있고, 동일한 폭을 가질 수 있고, 규칙적인 패턴을 형성할 수 있으며, 트렌치 게이트 구조체(150)의 피치(중심 대 중심 거리)는 1㎛ 내지 10㎛의 범위, 예를 들어, 2㎛ 내지 5㎛ 내에 있을 수 있다. 트렌치 게이트 구조체(150)의 수직 연장부는 0.3㎛ 내지 5㎛의 범위, 예를 들어, 0.5㎛ 내지 2㎛의 범위 내에 있을 수 있다.
트렌치 게이트 구조체(150)는 제 1 표면(101)과 직교할 수 있거나 제 1 표면(101)으로 갈수록 거리가 증가하는 테이퍼형(taper)일 수 있다. 예를 들어, 수직 방향에 대한 트렌치 게이트 구조체(150)의 테이퍼 각도 β는 오프 축 각도 α와 동일할 수 있거나 ±1각도 미만으로 오프 축 각도 α로부터 벗어날 수 있어서, 두 대향 종방향 측벽(191, 192) 중 적어도 제 1 측벽(191)은 높은 전하 이동성을 갖는 주 결정면, 예를 들어, {11-20} 결정면에 의해 형성된다. 제 1 측벽(191)에 대향하는 제 2 측벽(192)은 오프 축 각도 α의 두 배, 예를 들어, 4도 이상, 예를 들어, 약 8도만큼 주 결정면에 대해 기울어질 수 있다. 동일한 메사 부분(190)의 제 1 측벽 및 제 2 측벽(191, 192)은 중간 메사 부분(190)의 대향 종방향 측면 상에 있고 두 상이한, 이웃하는 트렌치 게이트 구조체(150)에 바로 인접한다.
트렌치 게이트 구조체(150)는, 고농도로 도핑된 다결정 실리콘 층 및/또는 금속 함유 층으로 구성되거나 포함할 수 있는 전도성 게이트 전극(155)을 포함한다. 게이트 전극(155)은 게이트 단자 G에 전기적으로 연결 또는 커플링되거나 게이트 단자 G를 형성하는 게이트 금속화(330)에 전기적으로 연결될 수 있다.
트렌치 게이트 구조체(150)는 트렌치 게이트 구조체(150)의 적어도 일측을 따라 반도체 바디(100)로부터 게이트 전극(155)을 분리하는 게이트 유전체(159)를 더 포함한다. 게이트 유전체(159)는 반도체 유전체를 포함하거나 이들로 구성될 수 있는데, 예를 들어, 열로 성장되거나 증착된 반도체 산화물, 예를 들어, 실리콘 산화물, 반도체 질화물, 예를 들어, 증착되거나 열로 성장된 실리콘 질화물, 반도체 산화질화물, 예를 들어, 실리콘 산화질화물, 임의의 다른 증착된 유전체 재료 또는 이들의 조합을 포함할 수 있거나 이들로 구성될 수 있다. 게이트 유전체(159)는 1.0V 내지 8V의 범위 내에서 트랜지스터 셀 TC의 임계 전압에 대해 형성될 수 있다.
트렌치 게이트 구조체(150)는 게이트 전극(155) 및 게이트 유전체(159)를 배타적으로 포함할 수 있거나 게이트 전극(155) 및 게이트 유전체(159) 이외에 추가의 전도성 및/또는 유전체 구조체, 예를 들어, 보상 구조체를 포함할 수 있다.
메사 부분(190)은 전면으로 지향되는 소스 영역(110)을 포함한다. 소스 영역(110)은 제 1 표면(101) 및 제 1 측벽(191)에만 또는 각 메사 부분(190)의 종방향 측벽(191, 192) 모두에 바로 인접할 수 있다. 각각의 메사 부분(190)은 상호연결된 섹션을 갖는 하나의 소스 영역(110)을 포함할 수 있거나 메사 부분(190) 내에서 서로 분리되지만 메사 부분(190)에 바로 인접한 메사 접촉 구조체를 통해 저임피던스 경로를 통해 서로 전기적으로 연결되는 둘 이상의 섹션을 포함할 수 있다.
메사 부분(190)은 드리프트 구조체(130)로부터 소스 영역(110)을 분리하는 바디 영역(120)을 더 포함한다. 바디 영역(120)은 드리프트 구조체(130)와 제 1 pn 접합 pn1 및 소스 영역(110)과 제 2 pn 접합 pn2을 형성하고, 제 1 측벽(191)에 바로 인접한다. 바디 영역(120)의 수직 연장부는 트랜지스터 셀 TC의 채널 길이에 대응하고 0.2㎛ 내지 1.5㎛의 범위 내에 있을 수 있다. 소스 영역(110) 및 바디 영역(120) 모두는 전면에서 제 1 부하 전극(310)에 전기적으로 연결된다. 게이트 유전체(159)는 바디 영역(120)의 부분을 게이트 전극(155)과 용량성으로 연결한다.
제 1 부하 전극(310)은 소스 단자 S를 형성할 수 있거나 소스 단자 S에 전기적으로 연결되거나 커플링될 수 있고, MCD의 애노드 단자만큼 효과적일 수 있다. 후면 상의 제 2 부하 전극(320)은 드레인 단자 D를 형성할 수 있거나 드레인 단자 D에 전기적으로 연결되거나 커플링될 수 있고, MCD의 캐소드 단자만큼 효과적일 수 있다.
다이오드 영역(140)은 바디 영역(120) 및 제 2 측벽(192)을 분리할 수 있다. 제 2 측벽(192)을 따른 다이오드 영역(140)의 도펀트 농도는 제 1 측벽(191)을 따른 바디 영역(120)의 도펀트 농도보다 높은데, 예를 들어, 적어도 10배 더 높다. 다이오드 영역(140)은 드리프트 구역(131)과 제 3 pn 접합 pn3을 형성한다.
실시예에 따르면, 트랜지스터 셀 TC는 p로 도핑된 바디 영역(120), n으로 도핑된 소스 영역(110) 및 n으로 도핑된 드리프트 구역(131)을 갖는 n-채널 FET 셀이다. 다른 실시예에 따르면, 트랜지스터 셀 TC는 n으로 도핑된 바디 영역(120), p로 도핑된 소스 영역(110) 및 p로 도핑된 드리프트 구역(131)을 갖는 p-채널 FET 셀이다.
다이오드 영역(140)은 트렌치 게이트 구조체(150)의 수직 연장부보다 더 큰 수직 연장부를 가질 수 있다. 다이오드 구조체의 차폐 부분(145)은 인접한 트렌치 게이트 구조체(150)의 저면보다 제 1 표면(101)에 대해 더 큰 거리를 가지며 인접한 트렌치 게이트 구조체(150)의 저면을 따라 측면으로 연장되어, 차폐 부분(145)은 드리프트 구역(131)으로부터 트렌치 게이트 구조체(150)를 부분적으로 분리하고 드리프트 구조체(130)의 전위에 대해 게이트 유전체(159)의 적어도 일부를 차폐한다. 이웃하는 차폐 부분들(145) 사이의 드리프트 구조체(130)의 부분은 연결 부분(135)을 형성한다.
연결 부분(135)은 바디 영역(120)과 제 1 pn 접합 pn1을 형성하고, 트렌치 게이트 구조체(150)에 바로 인접하고 드리프트 구역(131)에 바로 인접한다. 연결 부분(135)에서의 순 도펀트 농도 Ncp는 드리프트 구역(131)에서의 순 도펀트 농도 Ndr보다 더 높을 수 있다.
도 3b는 도 3a의 반도체 장치(500)의 온 상태를 나타낸다.
온 상태에서, 게이트 단자 G와 소스 단자 S 사이에 인가된 온 상태 게이트-소스 전압 VGS,on은 반도체 장치(500)의 데이터 시트에 정의된 임계치 전압 Vth보다 더 커서, 결과적인 전계는 바디 영역(120)에서의 소수 전하가 게이트 유전체(159)를 따라 반전 채널을 형성하는 것에 영향을 주고, 반전 채널은 소스 영역(110)과 드리프트 구조체(130)를 연결하며 반도체 장치(500)는 턴 온된다. 온 상태에서, 부하 전류는 제 1 측벽(191)을 따라 반도체 바디(100)를 통해 제 1 부하 전극과 제 2 부하 전극(310, 320) 사이에서 흐른다.
온 상태 게이트-소스 전압 VGS,on은 일반적으로 n 타입 SiC-TMOSFET(SiC 트렌치 MOSFET)의 경우 15V 내지 22V의 범위 내이다. 소스 영역(110), 바디 영역(120) 및 차폐 부분(145)을 포함하는 다이오드 영역(140)의 전위는 소스 단자 S의 전위와 동일하거나 매우 근접한다. 연결 부분(135)의 전위는 일반적으로 1V 미만으로 소스 전위로부터 벗어난다. 전계 강도는 게이트 전극(155)과 반도체 바디(100) 사이의 게이트 유전체(159)의 모든 영역을 가로지르는 것과 대략 동일하다. 설계 파라미터의 계산과 관련된 전체 게이트 유전체 영역 AG,on은 게이트 전극(155)과 반도체 바디(100) 사이의 게이트 유전체(159)의 전체 영역이다. 게이트 유전체(159)에 걸친 온 상태 전압 강하 VDK,on는 대략 VGS,on과 동일하다.
게이트 유전체(159)는 바디 영역(120)의 부분을 게이트 전극(155)과 용량성으로 연결한다. 게이트 전극(155)에서의 전위가 임계 전압 Vth 초과 또는 미만으로 떨어지는 경우, 전계는 바디 영역(120)의 소수 전하가 게이트 유전체(159)를 따라 반전 채널을 형성하는 것에 영향을 주고, 반전 채널은 소스 영역(110)을 드리프트 구조체(130)와 연결하며, 반도체 장치(500)는 턴 온된다. 온 상태에서, 제 1 측벽(191)을 따라 반도체 바디를 통해 제 1 부하 전극과 제 2 부하 전극(310, 320) 사이에 부하 전류가 흐른다.
도 3c에서, 반도체 장치(500)의 임계 전압 미만의 오프 상태 게이트-소스 전압 VGS,off가 게이트 단자 G에 인가된다. 게이트 전극(155)과 소스 영역(110) 사이의 게이트 유전체(159)의 소스 측 부분(1592)에서, 바디 영역(120) 및 다이오드 영역(140), 게이트 유전체에 걸친 로컬 전압 강하는 대략 오프 상태에서 인가되는 게이트-소스 전압 VGS,off이다.
게이트 유전체의 드레인 측 부분(1591)은 연결 부분(135)에 바로 인접한다. 드레인 측 부분(1591)의 약하게 차폐된 서브섹션에서, 게이트 유전체(159)에 걸친 전압 강하는 소스 측 부분(1592)에서의 전압 강하의 적어도 두 배이다. 약하게 차폐된 서브섹션의 부분 게이트 유전체 영역 AG,off은 위에서 논의된 바와 같이 온 상태 신뢰성과 오프 상태 신뢰성의 균형을 잡기 위해 고려된다. 수학식 1 또는 2를 충족시키기 위해, VDk,off 및 AG,off는 전계 트랜지스터 셀 TC의 적절한 설계에 의해 조정된다. VDk,off는 수학식 3에서 정의되는 반도체 바디(100)에서의 구조체의 설계 파라미터와 관련된다.
Figure 112018056996637-pat00003
수학식 3에서,
Figure 112018056996637-pat00004
은 게이트 유전체(159)의 드레인 측 부분(1591)에 바로 인접한 연결 부분(135)의 부분에서 평균 전계 강도이다. VDS,off는 오프 상태에서 반도체 장치(500)가 차단하는 드레인-소스 전압이고 VGS,off는 오프 상태에서 외부 회로가 게이트 단자 G에 인가하는 게이트-소스 전압이다. 반도체 바디(100)의 유전체 상수
Figure 112018056996637-pat00005
는 반도체 바디(100)가 실리콘 카바이드로 만들어진 경우에 10일 수 있다. 게이트 유전체의 유전체 상수
Figure 112018056996637-pat00006
는 실리콘 이산화물의 게이트 유전체에 대해 3.9일 수 있다.
Figure 112018056996637-pat00007
는 드레인 측 부분의 약하게 차폐된 섹션에서의 게이트 유전체의 평균 유전체 두께이고, γ은 드레인 측 부분(1591)의 약하게 차폐된 섹션 내에서 게이트 유전체(159)의 곡률에 기인한 전계 집중(field crowding)을 고려한 곡률 인수이고, γ은 평면형 장치 또는 트렌치 게이트 구조체의 모서리의 수직 투사에서 대칭적인 차폐를 갖는 장치의 경우 1과 동일하다. 도 3a 내지 3e에서 도시된 실시예에 대해,
Figure 112018056996637-pat00008
은 내부 반경 rgd에 따른다.
도 3d는 도 3a에 도시된 트랜지스터 셀과 유사한 트랜지스터 셀 TC에서의 전계 분포를 개략적으로 도시한다. 파선은 도핑이 균형을 이루는 pn 접합 pn1, pn2, pn3를 근사한다. 전계는 차폐 부분(145)과 드리프트 구역(131) 사이의 제 3 pn 접합 pn3을 따라 강하다. 게이트 유전체(159) 내에서 전계는 드레인 측 부분(1591)의 약하게 차폐된 서브섹션에서 고도로 집중되고, 약하게 차폐된 서브섹션은 능동 제 1 측벽과 트렌치 게이트 구조체(150)의 저면 사이에서 약하게 차폐된 엣지(1593)를 포함한다. 전계 강도는 약하게 차폐된 엣지(1593)의 내부 모서리에서 상당한 피크값을 나타낸다.
도 3e는 연결 부분(135)의 제 1 수직 연장부 vph, 연결 부분(135)에서의 순 도핑 Nph, 연결 부분(135)의 측면 연장부 wph 및 연결 부분(135)의 엣지와 트렌치 게이트 구조체(150)의 중심축 사이의 측면 간격 xph과 같이, VDK,off 및 AG,off의 적절한 조합을 달성하기 위해 사용되는 설계 파라미터를 도시한다. 추가 설계 파라미터는 트렌치 게이트 구조체(150)의 수직 연장부 vtr, 드리프트 구역(131)의 수직 연장부 vdr, 순 드리프트 구역 도핑 Ndr, 제 1 표면(101)과 연결 부분(135) 사이의 간격 vepi, 트렌치 게이트 구조체(150)의 제 1 측벽(191)을 따르는 게이트 유전체(159)의 제 1 두께 thsw, 트렌치 게이트 구조체(150)의 저면을 따르는 제 2 게이트 유전체 두께 thbo 및 연결 부분(135)에 바로 인접한 영역에서 제 1 측벽(191)과 트렌치 게이트 구조체(150)의 저면 사이의 게이트 유전체(159)의 굽은 섹션의 내부 반경 rgd이다.
도 4a 내지 4c에서, 반도체 장치(500)는, 대칭 전계 트랜지스터 셀 TC 및 중간 트렌치 게이트 구조체(150)의 두 대향 측 상에 형성되는 양면 채널을 갖고 최외부가 차폐 부분(145)으로 유효한 다이오드 영역(140)에 대한 깊은 접촉 구조체(315)를 갖는 SiC-TMOSFET이다.
도 4a에 도시된 바와 같이, 트렌치 게이트 구조체(150)의 종방향 측벽은 거의 수직이 될 수 있다. 소스 영역(110)과 바디 영역(120)은 단면에 직교하는 트렌치 게이트 구조체(150)의 중심 평면에 대해 대칭이다. 깊은 접촉 구조체(315)는 제 1 표면(101)으로부터 이웃하는 트렌치 게이트 구조체들(150) 사이의 반도체 바디(100)의 메사 부분(190)으로 연장된다. 깊은 접촉 구조체(315)의 수직 연장부는 트렌치 게이트 구조체(150)의 수직 연장부 vtr보다 더 클 수 있다.
고농도로 p 도핑된 구역(136)은 바디 영역(120)과 깊은 접촉 구조체(315) 사이 및 깊은 접촉 구조체(315)와 다이오드 영역(140) 사이에 옴 접촉을 형성할 수 있다. 고농도로 p 도핑된 구역(136)은 또한 깊은 접촉 구조체(315)로부터 연결 부분(135)을 분리할 수 있다.
깊은 접촉 구조체(315)는 다이오드 영역(140) 및 바디 영역(120)을 제 1 부하 전극(310)과 직접 연결한다. 깊은 접촉 구조체(315)뿐만 아니라 제 1 부하 전극(310)은 접촉 층(311), 예를 들어, 반도체 바디(100)에 바로 인접한 금속 규화물 층을 포함할 수 있다. 제 1 부하 전극(310)은 예를 들어, 알루미늄, 구리 또는 구리 및 알루미늄 중 적어도 하나를 포함하는 합금을 포함하는 금속 층 부분(312)을 더 포함할 수 있다. 깊은 접촉 구조체(315)는, 예를 들어, 금속 층 부분(312)의 금속으로부터 형성되거나 또는 금속을 포함하는 금속 충진 부분(314)을 포함할 수 있다. 층간 유전체(210)는 제 1 부하 전극(310)을 트렌치 게이트 구조체(150)의 게이트 전극(155)으로부터 분리할 수 있다.
다이오드 영역(140)의 차폐 부분(145)은 트렌치 게이트 구조체(150)의 외부 엣지를 넘어 측면으로 연장되어 이들이 트렌치 게이트 구조체(150)의 수직 투사 내에 있다.
도 4b는 온 상태에 대한 전체 유효 게이트 유전체 영역 AG,on을 도시하고, AG,on은 게이트 유전체(159)의 전체 영역에 대응한다.
도 4c에 따르면, 오프 상태와 관련된 부분 게이트 유전체 영역 AG,off을 제공하는 약하게 차폐된 서브섹션은 오직 드레인 측 부분(1591)의 중심의 평평한 부분만을 포함하고 트렌치 게이트 구조체(150)의 모서리에서의 게이트 유전체(159)의 서브섹션을 포함하지 않는다.
도 5a 및 도 5b는 이웃하는 트렌치 게이트 구조체(150)의 쌍 사이에 형성된 깊은 접촉 구조체(315)를 갖는 실시예를 나타내고, 트렌치 게이트 구조체(150)의 각각은 능동 제 1 측벽(191)을 따르는 능동 측면 및 트렌치 게이트 구조체(150)에서 전도성 게이트 전극(155)으로부터 깊은 접촉 구조체(315)를 분리하는 분리 유전체(157)를 갖는 수동 측면을 포함한다. 깊은 접촉 구조체(315)는, 게이트 전극(155)의 수직 투사 내에 차폐 부분(145)을 포함할 수 있는 다이오드 영역(140)과 제 1 부하 전극(310)을 전기적으로 연결한다.
도 6a 및 6b에 도시된 반도체 장치(500)는 도 3a 내지 3e의 셀 개념을 줄무늬 형상 트렌치 게이트 구조체(150)와 통합하고, 종방향 축은 <11-20> 결정 방향과 평행할 수 있어서 대향 측벽이 (1-100) 결정면이 된다. 트렌치 게이트 구조체(150)의 종방향 축과 평행인 측면 방향을 따라, 트렌지스터 셀 TC는 다이오드 셀 DC와 교호하고(alternate), 트랜지스터 셀 TC에서, 소스 영역(110) 및 바디 영역(120)은 두 이웃하는 트렌치 게이트 구조체들(150) 중 하나로부터 이웃하는 트렌치 구조들(150) 중 다른 하나로 연장되고, 다이오드 셀 DC는 제 1 표면(101)으로부터 트렌치 게이트 구조체(150) 아래로 연장되는 다이오드 영역(140)을 포함한다. 다이오드 영역(140)은 두 이웃하는 트렌치 게이트 구조체(150)의 수직 투사와 중첩하는 차폐 부분(145)을 포함할 수 있다. 오프 상태에서 유효한 부분 게이트 유전체 영역 AG,off은 트렌치 게이트 구조체(150)의 종방향 축을 따라 불연속적이고 다이오드 셀 DC에서 형성된 다이오드 영역(140)의 부분에 의해 가로막힌다.
도 7a는 게이트 드라이버 회로(510) 및 이전 도면들 중 어느 하나를 참조하여 설명한 반도체 장치(500)를 포함하는 전자 회로(550)를 나타내고, 게이트 드라이버 회로(510)의 출력 01은 반도체 장치(500)의 게이트 단자 G와 전기적으로 연결된다.
출력 01을 통해, 게이트 드라이버 회로(510)는 도 7b에 도시된 바와 같이 VGS,off와 VGS,on 사이에서 교대할 수 있는 스퀘어 게이트 신호를 인가한다. n-채널 반도체 장치(500)에 대해, VGS,off는 최소 공칭 게이트-소스 전압 VGSmin 초과 및 최소 임계 전압 Vthmin 미만이고, VGS,on은 최소 공칭 게이트-소스 전압 VGSmax 미만 및 최대 임계 전압 Vthmax 초과이다. Vthmax 및 Vthmin 모두는 반도체 장치(500)에 대해 데이터 시트에서 정의된다. 예를 들어, Vthmax는 약 +6V일 수 있고 Vthmin은 약 +2.7V일 수 있다. 실시예에 따르면, 게이트 드라이버 회로(510)는 약 +18V의 VGS,on 및 0V의 VGS,off를 제공한다.
도 7c는 도 7b에 도시된 게이트 신호에 대한 드레인 전압의 타이밍을 도시한다. 오프 상태에서, 반도체 장치(500)는 차단 전압 VDS,off를 견디고 반도체 장치(500)는, 예를 들어, 650V, 1000V 또는 1200V에 대해 특정된다. 스위칭 온 되면, VDS는 2V 미만, 예를 들어, 약 1V인 VDS,on으로 떨어진다.
트랜지스터 셀에 대한 설계 파라미터는, 오프 상태 FIT 레이트 및 온 상태 FIT 레이트의 비율이, 반도체 재료, 예를 들어, 실리콘 카바이드의 절연파괴 전계의 50% 내지 90%, 예를 들어, 60% 내지 75%인 드리프트 구조체에서의 최대 전계의 범위에 대응하는 사전정의된 범위 VDS,off에 대해 0.1 내지 10의 범위, 예를 들어, 0.2 내지 5의 범위 내에 있도록 선택된다.
예시로서, 도 8은 모터 드라이브, 저전압 드라이브, 예를 들어, 지게차, e-바이크, 페델렉(pedelec), 골프 카트와 같은 저속 차량, 병렬 반도체 스위치를 갖는 무정전 전원, 스위칭 모드 전원, 스위칭 모드 전원의 1차 스테이지, 동기화 정류기, DC-AC 변환기의 1차 스테이지, DC-AC 변환기의 2차 스테이지, DC-DC 변환기의 1차 스테이지, 태양열 변환기, 또는 하드 스위치 또는 공명 통신 브릭 변환기, 충전기, 어댑터, 서버 전원 또는 통신 정류기일 수 있는 전기 어셈블리(590)를 나타낸다.
전기 어셈블리(590)는, 상술된 바와 같이 두 동일한 반도체 장치(500)를 포함할 수 있다. 반도체 장치(500)는 IGFET이 될 수 있고 두 반도체 장치(500)의 부하 경로는 제 1 전원 단자 A와 제 2 전원 단자 B 사이에서 직렬로 전기로 배열된다. 전원 단자 A, B는 DC(직류) 전압 또는 AC(교류) 전압을 공급할 수 있다. 예시로서, 두 반도체 장치(500) 사이의 네트워크 노드 NN은 변압기의 권선 또는 모터 권선이 될 수 있는 도전성 부하 또는 전자 회로의 기준 전위에 전기적으로 연결될 수 있다. 전기 어셈블리는 제어 회로(520)에 의해 제어되고 반도체 장치(500)의 게이트 단자 G에 전기적으로 연결되는 게이트 드라이버 회로(510) 및 반도체 장치(500)를 교대로 스위칭 온 및 오프하기 위한 제어 신호를 공급하도록 구성되는 제어 회로(520)를 더 포함할 수 있다.
전기 어셈블리(590)는, 하프 브릿지 구성으로 전기로 배열되는 반도체 장치(500), 모터 권선에 전기적으로 연결되는 네트워크 노드 NN 및 DC 전압을 공급하는 전원 단자 A, B를 갖는 모터 드라이브일 수 있다.
다른 실시예에 따르면, 전기 어셈블리(590)는 전기 어셈블리(590)로 입력 주파수의 AC 전압을 공급하는 전원 단자 A,B를 갖는 스위칭 모드 전원의 1차 측 스테이지가 될 수 있다. 네트워크 노드 NN은 변압기의 1차 권선에 전기적으로 연결된다.
전기 어셈블리(590)는 변압기의 2차 권선에 연결되는 전원 단자 A, B를 갖는 스위칭 모드 전원의 동기화 정류기 및 스위칭 모드 전원의 2차 측에서 전자 회로의 기준 전위에 전기적으로 연결된 네트워크 노드 NN이 될 수 있다.
추가 실시예에 따르면, 전기 어셈블리(590)는 DC-DC 변환기의 1차 측 스테이지, 예를 들어, 전기 어셈블리(590)에 DC 전압을 공급하는 전원 단자 A, B를 갖는 광전지 및 도전성 저장 요소에 전기적으로 연결된 네트워크 노드 NN를 포함하는 적용예에 대한 전력 최적화기 또는 마이크로 인버터가 될 수 있다.
다른 실시예에 따르면, 전기 어셈블리(590)는 DC-DC 변환기의 2차 측 스테이지, 예를 들어, 광전지를 포함하는 적용예에 대한 전력 최적화기 또는 마이크로 인버터가 될 수 있고, 전기 어셈블리(590)는 출력 전압을 전원 단자 A, B에 인가하고 네트워크 노드 NN은 도전성 저장 요소에 전기적으로 연결된다.
추가 실시예에 따르면, 부하 전류가 교대로 흐르는 두 브랜치가 접지된다. 부하 전류가 둘 초과의 브랜치를 통해 교대로 흐르는 것이 또한 가능하다.
본원에서 특정 실시예가 도시되고 설명되었지만, 다양한 대안 및/또는 등가의 구현예가 본 발명의 범위로부터 벗어나지 않고 도시되고 설명되는 특정 실시예에 대해 대체될 수 있다는 것이 당업자에 의해 이해될 것이다. 본 출원은 본원에서 논의된 특정 실시예의 임의의 적응 또는 변형을 커버하기 위한 것이다. 따라서, 본 발명은 청구항 및 이들의 등가물에 의해서만 제한되는 것이다.

Claims (26)

  1. 와이드 밴드 갭(wide band-gap) 반도체 장치를 제조하는 방법으로서,
    상기 와이드 밴드 갭 반도체 장치의 트랜지스터 셀의 게이트 유전체의 온 상태 FIT 레이트(on state failure-in-time rate) 및 오프 상태 FIT 레이트(off state failure-in-time rate)가 사전정의된 온 상태 게이트-소스 전압(predefined on state gate-to-source voltage), 사전정의된 오프 상태 게이트-소스 전압(predefined off state gate-to-source voltage), 및 사전정의된 오프 상태 드레인-소스 전압(predefined off state drain-to source voltage)에 대해 동일한 크기 자릿수(order of magnitude) 내에 있도록, 프로세서 장치 및 모델 트랜지스터 셀 중 적어도 하나를 사용하여, 상기 와이드 밴드 갭 반도체 장치의 드리프트 구조체 및 상기 트랜지스터 셀 중 적어도 하나에 대해 설계 파라미터의 세트를 결정하는 단계를 포함하는
    와이드 밴드 갭 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 설계 파라미터의 세트에 따라 와이드 밴드 갭 반도체 기판의 장치 영역에 상기 드리프트 구조체 및 상기 트랜지스터 셀을 형성하는 단계를 더 포함하는
    와이드 밴드 갭 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 와이드 밴드 갭 반도체 기판은 실리콘 카바이드(silicon carbide) 기판인
    와이드 밴드 갭 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    전체 게이트 유전체 영역에 기초하여 온 상태 FIT 레이트를 결정하는 단계를 더 포함하되, 상기 게이트 유전체에 걸친 온 상태 전압 강하는 온 상태 게이트-소스 전압으로부터 ±1V 이하로 벗어나는
    와이드 밴드 갭 반도체 장치 제조 방법.
  5. 제 4 항에 있어서,
    부분 게이트 유전체 영역 및 오프 상태인 상기 부분 게이트 유전체 영역에서의 평균 전압 강하에 기초하여 오프 상태 FIT 레이트를 판정하는 단계를 더 포함하되, 상기 부분 게이트 유전체 영역은 많아야 상기 게이트 유전체가 상기 드리프트 구조체에 인접하는 드레인 측 부분을 포함하는
    와이드 밴드 갭 반도체 장치 제조 방법.
  6. 제 5 항에 있어서,
    상기 부분 게이트 유전체 영역은 상기 드레인 측 부분인
    와이드 밴드 갭 반도체 장치 제조 방법.
  7. 제 5 항에 있어서,
    상기 부분 게이트 유전체 영역은 상기 드레인 측 부분에 걸친 로컬 전압 강하의 절대 값이 상기 오프 상태 게이트-소스 전압의 절대 값보다 높은 영역인
    와이드 밴드 갭 반도체 장치 제조 방법.
  8. 제 5 항에 있어서,
    상기 부분 게이트 유전체 영역은 상기 드레인 측 부분의 약하게 차폐된 서브섹션(weakly-shielded subsection)과 동일하게 설정되고, 상기 약하게 차폐된 서브섹션에서의 상기 게이트 유전체에 걸친 로컬 전압 강하는 상기 약하게 차폐된 서브섹션에서의 최대 로컬 전압 강하의 적어도 90%인
    와이드 밴드 갭 반도체 장치 제조 방법.
  9. 제 5 항에 있어서,
    상기 설계 파라미터의 세트는,
    Figure 112021070219196-pat00009
    에 따라, 상기 오프 상태의 평균 전압 강하가, 상기 전체 게이트 유전체 영역과 상기 부분 게이트 유전체 영역의 비율의 로그와 1V의 곱 및 상기 온 상태 게이트-소스 전압의 합으로부터 ±2V 이하로 벗어나도록 결정되고,
    VGS,on은 온-상태 게이트-소스 전압이고, AG,on은 상기 트랜지스터 셀의 온 상태에서 온-상태 전압 VDk,on이 강하하는 전체 유효 게이트 유전체 영역이며, AG,off는 상기 트랜지스터 셀의 오프 상태에서 평균 오프 상태 전압 VDk,off이 강하하는 부분 게이트 유전체 영역인
    와이드 밴드 갭 반도체 장치 제조 방법.
  10. 제 5 항에 있어서,
    상기 설계 파라미터의 세트는,
    Figure 112021070219196-pat00010
    에 따라, 상기 오프 상태의 평균 전압 강하가, 상기 전체 게이트 유전체 영역과 상기 부분 게이트 유전체 영역의 비율과 상기 반도체 장치의 추정된 총 오프 상태 시간에 대한 상기 반도체 장치의 추정된 총 온 상태 시간의 비율의 곱의 로그와 1V의 곱 및 상기 온 상태 게이트-소스 전압의 합으로부터 ±2V 이하로 벗어나도록 결정되고,
    VGS,on은 온-상태 게이트-소스 전압이고, AG,on은 상기 트랜지스터 셀의 온 상태에서 온-상태 전압 VDk,on이 강하하는 전체 유효 게이트 유전체 영역이며, AG,off는 상기 트랜지스터 셀의 오프 상태에서 평균 오프 상태 전압 VDk,off이 강하하는 부분 게이트 유전체 영역인
    와이드 밴드 갭 반도체 장치 제조 방법.
  11. 제 1 항에 있어서,
    상기 드리프트 구조체는, 드리프트 구역, 및 상기 드리프트 구역에 인접하고 상기 게이트 유전체를 포함하는 게이트 구조체에 인접한 연결 부분을 포함하고,
    상기 설계 파라미터는, 상기 연결 부분의 제 1 수직 연장부, 상기 연결 부분의 순 도핑(net doping), 상기 연결 부분의 측면 연장부, 상기 연결 부분의 엣지와 상기 게이트 구조체의 중심축 사이의 측면 간격, 상기 드리프트 구역의 수직 연장부, 순 드리프트 구역 도핑, 및 상기 게이트 유전체의 두께 및 성분 중 하나 이상을 포함하는
    와이드 밴드 갭 반도체 장치 제조 방법.
  12. 제 11 항에 있어서,
    상기 게이트 구조체는 제 1 표면으로부터 상기 드리프트 구조체를 포함하는 반도체 바디 내로 연장되는 트렌치 게이트 구조체이고,
    상기 설계 파라미터는, 상기 제 1 표면과 상기 연결 부분 사이의 간격, 상기 게이트 구조체의 수직 연장부, 상기 게이트 구조체의 측벽을 따르는 상기 게이트 유전체의 제 1 두께, 상기 게이트 구조체의 저면을 따르는 상기 게이트 유전체의 제 2 두께, 및 상기 연결 부분에 바로 인접한 영역 내의 상기 게이트 구조체의 저면과 측벽 사이의 곡률의 내부 반경 중 적어도 하나를 포함하는
    와이드 밴드 갭 반도체 장치 제조 방법.
  13. 반도체 장치로서,
    반도체 바디로부터 게이트 전극을 분리하는 게이트 유전체를 포함하는 게이트 구조체와,
    상기 게이트 유전체의 드레인 측 부분에 인접한 연결 부분 및 드리프트 구역을 포함하는 드리프트 구조체를 포함하되,
    상기 연결 부분, 상기 드리프트 구역, 상기 게이트 구조체 및 상기 게이트 유전체의 설계 파라미터는 상기 게이트 유전체의 온 상태 FIT 레이트 및 상기 게이트 유전체의 오프 상태 FIT 레이트가 동일한 크기 자릿수(order of magnitude) 내에 있도록 선택되는
    반도체 장치.
  14. 제 13 항에 있어서,
    상기 온 상태 FIT 레이트는 전체 게이트 유전체 영역에 의존하고,
    상기 게이트 유전체에 걸친 온 상태 전압 강하는 온 상태 게이트-소스 전압으로부터 ±1V 이하로 벗어나며,
    상기 오프 상태 FIT 레이트는 부분 게이트 유전체 영역 및 오프 상태의 상기 부분 게이트 유전체 영역에서의 평균 전압 강하에 의존하고,
    상기 부분 게이트 유전체 영역은 많아야 상기 드레인 측 부분을 포함하는
    반도체 장치.
  15. 제 14 항에 있어서,
    상기 연결 부분, 상기 드리프트 구역, 상기 게이트 구조체 및 상기 게이트 유전체의 설계 파라미터는,
    Figure 112021070219196-pat00011
    에 따라, 상기 오프 상태인 상기 드레인 측 부분에서의 평균 상태 전압 강하가, 상기 전체 게이트 유전체 영역과 상기 부분 게이트 유전체 영역의 비율의 로그와 1V의 곱 및 상기 온 상태 게이트-소스 전압의 합으로부터 ±2V 이하로 벗어나도록 선택되며,
    VGS,on은 온-상태 게이트-소스 전압이고, AG,on은 트랜지스터 셀의 온 상태에서 온-상태 전압 VDk,on이 강하하는 전체 유효 게이트 유전체 영역이며, AG,off는 상기 트랜지스터 셀의 오프 상태에서 평균 오프 상태 전압 VDk,off이 강하하는 부분 게이트 유전체 영역인
    반도체 장치.
  16. 제 13 항에 있어서,
    상기 반도체 바디는 실리콘 카바이드로 만들어지는
    반도체 장치.
  17. 제 13 항에 있어서,
    상기 게이트 구조체는 제 1 표면으로부터 상기 반도체 바디 내로 연장되는 트렌치 게이트 구조체인
    반도체 장치.
  18. 제 17 항에 있어서,
    상기 연결 부분과 제 1 pn 접합을 형성하고 상기 반도체 바디의 주 결정 면(main crystal plane)과 평행하게 능동 측벽을 따라 상기 반도체 바디의 메사 부분에 형성되는 소스 영역과 제 2 pn 접합을 형성하는 바디 영역을 더 포함하는
    반도체 장치.
  19. 제 17 항에 있어서,
    상기 연결 부분과 pn 접합을 형성하는 차폐 부분을 더 포함하되, 상기 차폐 부분의 수직 투영이 상기 게이트 구조체와 중첩하는
    반도체 장치.
  20. 제 19 항에 있어서,
    상기 드리프트 구조체를 갖는 pn 접합을 형성하는 다이오드 영역을 더 포함하되, 상기 다이오드 영역은 상기 제 1 표면으로부터 상기 반도체 바디 내로 연장되고 상기 차폐 부분을 포함하는
    반도체 장치.
  21. 제 20 항에 있어서,
    상기 다이오드 영역은 상기 게이트 구조체의 측벽과 인접한
    반도체 장치.
  22. 제 19 항에 있어서,
    상기 제 1 표면으로부터 상기 반도체 바디 내로 연장되고 상기 차폐 부분에 바로 인접한 깊은 접촉 구조체(deep contact structure)를 더 포함하는
    반도체 장치.
  23. 제 13 항에 있어서,
    상기 설계 파라미터는,
    온 상태 FIT 레이트와 오프 상태 FIT 레이트의 비율이, 반도체 바디의 반도체 재료의 절연파괴 전계의 50% 내지 90%인 상기 드리프트 구조체에서 최대 전계의 범위에 대응하는 오프 상태 드레인-소스 전압의 사전정의된 범위에 대해 동일한 크기 자릿수 내에 있도록 선택되는
    반도체 장치.
  24. 출력 단자에서 온 상태 게이트-소스 전압 및 오프 상태 게이트-소스 전압을 갖는 게이트 신호를 출력하도록 구성되는 게이트 드라이버 회로와,
    반도체 장치를 포함하되, 상기 반도체 장치는,
    상기 출력 단자에 전기적으로 연결된 게이트 단자와,
    반도체 바디로부터 게이트 전극을 분리하는 게이트 유전체를 포함하는 게이트 구조체―상기 게이트 전극은 상기 게이트 단자에 전기적으로 연결됨―와,
    상기 게이트 유전체의 드레인 측 부분에 바로 인접한 연결 부분 및 드리프트 구역을 포함하는 드리프트 구조체를 포함하되,
    상기 게이트 유전체의 온 상태 FIT 레이트 및 상기 게이트 유전체의 오프 상태 FIT 레이트가 동일한 크기 자릿수(order of magnitude) 내에 있도록 상기 연결 부분, 상기 드리프트 구역, 게이트 구조체 및 상기 게이트 유전체의 설계 파라미터가 선택되는
    전자 회로.
  25. 제 24 항에 있어서,
    상기 연결 부분, 상기 드리프트 구역, 상기 게이트 구조체 및 상기 게이트 유전체의 상기 설계 파라미터는,
    Figure 112021070219196-pat00012
    에 따라, 상기 드레인 측 부분에서의 평균 오프 상태 전압 강하가, 전체 게이트 유전체 영역과 부분 게이트 유전체 영역의 비율의 로그와 1V의 곱 및 상기 온 상태로 인가되는 게이트-소스 전압의 합으로부터 ±2V 이하로 벗어나도록 결정되고,
    VGS,on은 온-상태 게이트-소스 전압이고, AG,on은 트랜지스터 셀의 온 상태에서 온-상태 전압 VDk,on이 강하하는 전체 유효 게이트 유전체 영역이며, AG,off는 상기 트랜지스터 셀의 오프 상태에서 평균 오프 상태 전압 VDk,off이 강하하는 부분 게이트 유전체 영역인
    전자 회로.
  26. 반도체 장치를 설계하는 방법으로서,
    프로세서 장치 및 모델 트랜지스터 셀 중 적어도 하나를 사용하여, 트랜지스터 셀 및 드리프트 구조체에 대해 설계 파라미터의 세트를 결정하는 단계를 포함하되,
    상기 트랜지스터 셀의 게이트 유전체의 온 상태 FIT 레이트 및 오프 상태 FIT 레이트는 사전정의된 온 상태 게이트-소스 전압, 사전정의된 오프 상태 게이트-소스 전압, 및 사전정의된 오프 상태 드레인-소스 전압에 대해 동일한 크기 자릿수(order of magnitude)내에 있는
    반도체 장치 설계 방법.
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