DE102017110508B4 - Halbleitervorrichtung mit Transistorzellen und einer Driftstruktur und Herstellungsverfahren - Google Patents

Halbleitervorrichtung mit Transistorzellen und einer Driftstruktur und Herstellungsverfahren Download PDF

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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung mit breiter Bandlücke, wobei das Verfahren umfasst:Bestimmen eines Satzes von Auslegungsparametern für zumindest eine einer Transistorzelle (TC) und einer Driftstruktur (130) der Halbleitervorrichtung mit breiter Bandlücke, in dem eine Prozessorvorrichtung und/oder Modell-Transistorzellen genutzt werden, so dasseine Einschaltzustand-Ausfallrate und eine Ausschaltzustand-Ausfallrate eines Gatedielektrikums (159) der Transistorzelle (TC) innerhalb einer gleichen Größenordnung für eine vordefinierte Gate-Source-Spannung im Einschaltzustand (VGS,on), eine vordefinierte Gate-Source-Spannung im Ausschaltzustand (VGS,off) und eine vordefinierte Drain-Source-Spannung im Ausschaltzustand (VDS,off) liegen.

Description

  • HINTERGRUND
  • Einige Halbleitermaterialien wie etwa Siliziumcarbid (SiC) zeigen eine signifikant höhere dielektrische Durchbruchfeldstärke als Silizium, so dass die Ausdehnung einer Driftzone entlang der Stromrichtung im Einschaltzustand kleiner als für Vergleichs-Siliziumvorrichtungen ausgebildet werden kann. Beispielsweise können vertikale Leistungshalbleitervorrichtungen mit einem Laststromfluss zwischen einer ersten Oberfläche an der Vorderseite und einer gegenüberliegenden zweiten Oberfläche eines Halbleiterkörpers aus Halbleitermaterialien mit hoher dielektrischer Durchbruchfeldstärke so geschaffen werden, dass sie eine signifikant dünnere Driftzone und/oder eine höhere Dotierungskonzentration in der Driftzone aufweisen, so dass sie sehr hohe Durchbruchspannungen von mehr als 600 V mit einem niedrigeren Widerstand im Einschaltzustand als Vergleichsvorrichtungen auf Siliziumbasis kombinieren können. Die hohe Durchbruchspannung kann auch zur Folge haben, dass eine Beanspruchung, der das Gatedielektrikum in einem SiC-MOSFET (Siliziumcarbid-Metall-Oxid-Halbleiter-Feldeffekttransistor) ausgesetzt ist, sich von der Beanspruchung im Gatedielektrikum von Vergleichs-Siliziumvorrichtungen unterscheidet.
  • Es ist wünschenswert, Leistungshalbleitervorrichtungen aus Halbleitermaterialien mit einer hohen dielektrischen Durchbruchsfeldstärke im Hinblick auf Zuverlässigkeit des Gatedielektrikums und Widerstand im Einschaltzustand zu verbessern.
  • ZUSAMMENFASSUNG
  • Die vorliegende Offenbarung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung mit breiter Bandlücke. Indem eine Prozessorvorrichtung und/oder Modell-Transistorzellen verwendet werden, wird ein Satz von Design- bzw. Auslegungsparametern für zumindest eine einer Transistorzelle und einer Driftstruktur der Halbleitervorrichtung mit breiter Bandlücke bestimmt, wobei eine Einschaltzustand-Ausfallrate und eine Ausschaltzustand-Ausfallrate eines Gatedielektrikums der Transistorzelle innerhalb einer gleichen Größenordnung für eine vordefinierte Gate-Source-Spannung im Einschaltzustand, eine vordefinierte Gate-Source-Spannung im Ausschaltzustand und eine vordefinierte Drain-Source-Spannung im Ausschaltzustand liegen.
  • Die vorliegende Offenbarung bezieht sich auch auf eine Halbleitervorrichtung, die eine Gatestruktur mit einem Gatedielektrikum enthält, das eine Gateelektrode von einem Halbleiterkörper trennt. Die Halbleitervorrichtung umfasst ferner eine Driftstruktur, die eine Driftzone und einen Verbindungsbereich enthält, der direkt an einen drainseitigen Bereich des Gatedielektrikums grenzt. Auslegungsparameter des Verbindungsbereichs, der Driftzone, der Gatestruktur und des Gatedielektrikums werden so ausgewählt, dass eine Einschaltzustand-Ausfallrate des Gatedielektrikums und eine Ausschaltzustand-Ausfallrate des Gatedielektrikums innerhalb einer gleichen Größenordnung liegen.
  • Die vorliegende Offenbarung betrifft ferner eine elektronische Schaltung, die eine Gate-Treiberschaltung und eine Halbleitervorrichtung enthält. Die Gate-Treiberschaltung ist dafür eingerichtet, ein Gatesignal mit einer Gate-Source-Spannung im Einschaltzustand und einer Gate-Source-Spannung im Ausschaltzustand an einem Ausgangsanschluss abzugeben. Die Halbleitervorrichtung umfasst einen Gateanschluss, der mit dem Ausgangsanschluss der Gate-Treiberschaltung elektrisch gekoppelt ist. Die Halbleitervorrichtung umfasst eine Gatestruktur mit einem Gatedielektrikum, das eine Gateelektrode von einem Halbleiterkörper trennt. Die Gateelektrode ist mit dem Gateanschluss elektrisch verbunden. Eine Driftstruktur umfasst eine Driftzone und einen Verbindungsbereich, der direkt an einen drainseitigen Bereich des Gatedielektrikums grenzt. Auslegungsparameter des Verbindungsbereichs, der Driftzone, der Gatestruktur und des Gatedielektrikums werden so ausgewählt, dass eine Einschaltzustand-Ausfallrate des Gatedielektrikums und eine Ausschaltzustand-Ausfallrate des Gatedielektrikums innerhalb einer gleichen Größenordnung liegen.
  • Außerdem betrifft die vorliegende Offenbarung ein Verfahren zum Auslegen einer Halbleitervorrichtung. Indem eine Prozessorvorrichtung und/oder Modell-Transistorzellen verwendet werden, wird ein Satz von Auslegungsparametern für eine Transistorzelle und eine Driftstruktur bestimmt, wobei eine Einschaltzustand-Ausfallrate und eine Ausschaltzustand-Ausfallrate eines Gatedielektrikums der Transistorzelle innerhalb einer gleichen Größenordnung für eine vordefinierte Gate-Source-Spannung im Einschaltzustand, eine vordefinierte Gate-Source-Spannung im Ausschaltzustand und eine vordefinierte Drain-Source-Spannung im Ausschaltzustand liegen.
  • Weitere Ausführungsformen sind in den abhängigen Ansprüchen definiert. Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • Figurenliste
  • Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in diese Beschreibung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern der Prinzipien der Erfindung. Andere Ausführungsformen der Erfindung und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
    • 1 ist ein schematisches Flussdiagramm, um ein Verfahren zum Herstellen von Halbleitervorrichtungen, in denen eine Zuverlässigkeit eines Gatedielektrikums für den eingeschalteten Zustand bzw. Einschaltzustand und eine Zuverlässigkeit des Gatedielektrikums für den ausgeschalteten Zustand bzw. Ausschaltzustand ausgeglichen sind, gemäß einer Ausführungsform zu veranschaulichen.
    • 2 ist ein schematisches Blockdiagramm, das ein Gerät zum Durchführen des Prozesses von 1 gemäß einer weiteren Ausführungsform veranschaulicht.
    • 3A ist eine schematische vertikale Querschnittsansicht einer Transistorzelle einer Halbleitervorrichtung, basierend auf einem Halbleitermaterial mit einer hohen dielektrischen Durchbruchfeldstärke, gemäß einer Ausführungsform, die sich auf Transistorzellen mit Feldeffekt-gesteuerten Kanälen bezieht, die an einer Seite von Graben-Gatestrukturen ausgebildet werden.
    • 3B ist eine weitere schematische vertikale Querschnittsansicht der Transistorzelle von 3A und veranschaulicht eine gesamte effektive Gatedielektrikumsfläche AG,on, über die eine Einschaltzustand-Spannung VDk,on in dem Einschaltzustand der Transistorzelle abfällt.
    • 3C ist eine weitere schematische vertikale Querschnittsansicht der Transistorzelle von 3A und veranschaulicht eine partielle Gatedielektrikumsfläche AG,off, über die eine durchschnittliche Ausschalt-Spannung VDk,off im Ausschaltzustand der Transistorzelle abfällt.
    • 3D ist eine schematische vertikale Querschnittsansicht einer Transistorzelle ähnlich derjenigen von 3A und veranschaulicht eine elektrische Feldverteilung in der Transistorzelle im Ausschaltzustand.
    • 3E ist eine weitere schematische vertikale Querschnittsansicht der Transistorzelle von 3A und veranschaulicht Auslegungsparameter, die einstellbar sind, um eine ausgeglichene Ausschaltzustand- und Einschaltzustand-Gate-Zuverlässigkeit zu erhalten.
    • 4A ist eine schematische vertikale Querschnittsansicht einer Transistorzelle einer Halbleitervorrichtung, basierend auf einem Halbleitermaterial mit einer hohen dielektrischen Durchbruchfeldstärke, gemäß einer Ausführungsform, die sich auf Transistorzellen mit Feldeffekt-gesteuerten Kanälen bezieht, die an zwei gegenüberliegenden Seiten von Graben-Gatestrukturen ausgebildet werden.
    • 4B ist eine weitere schematische vertikale Querschnittsansicht der Transistorzelle von 4A und veranschaulicht eine gesamte Gatedielektrikumsfläche AG,on, über die eine Durchlassspannung VDk,on im Einschaltzustand der Transistorzelle abfällt.
    • 4C ist eine weitere schematische vertikale Querschnittsansicht der Transistorzelle von 4A und veranschaulicht eine partielle Gatedielektrikumsfläche AG,off, über die eine durchschnittliche Spannung VDk,off im Ausschaltzustand der Transistorzelle abfällt.
    • 5A ist eine schematische horizontale Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, die Transistorzellen mit Feldeffekt-gesteuerten Kanälen enthält, die an zwei gegenüberliegenden Seiten einer kombinierten Grabenstruktur ausgebildet werden, die zwei Graben-Gatestrukturen und eine Kontaktstruktur umfasst, die sich zwischen den beiden Graben-Gatestrukturen von einer ersten Oberfläche zu einem Diodengebiet erstreckt.
    • 5B ist eine schematische vertikale Querschnittsansicht des Halbleitervorrichtungsbereichs von 5A.
    • 6A ist eine schematische horizontale Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, basierend auf streifenförmigen Graben-Gatestrukturen und mit Transistorzellen und Diodenzellen, die sich entlang einer Richtung parallel zu longitudinalen Achsen der Graben-Gatestrukturen abwechseln, gemäß einer weiteren Ausführungsform.
    • 6B ist eine schematische vertikale Querschnittsansicht des Halbleitervorrichtungsbereichs von 6A entlang einer Linie B-B.
    • 7A ist ein schematisches Schaltungsdiagramm einer elektronischen Schaltung, die einen SiC-MOSFET und eine Gate-Treiberschaltung gemäß einer Ausführungsform enthält.
    • 7B ist ein schematisches VGS-Zeitdiagramm für die elektronische Schaltung von 7A.
    • 7C ist ein schematisches VDS-Zeitdiagramm für die elektronische Schaltung von 7A.
    • 8 ist ein schematisches Schaltungsdiagramm einer elektrischen Baugruppe gemäß einer Ausführungsform, die sich auf Halbbrückenschaltungen in Schaltnetzteilen und Motorantrieben bezieht.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil hiervon bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsformen gezeigt sind, in denen die Erfindung in die Praxis umgesetzt werden kann. Es ist zu verstehen, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für eine Ausführungsform veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, um zu noch einer weiteren Ausführungsform zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Umfang der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Entsprechende Elemente sind mit den gleichen Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, und die Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch zusätzliche Elemente oder Merkmale nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder ein hochdotiertes Halbleitermaterial. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung geeignet sind, zwischen den elektrisch gekoppelten Elementen vorhanden sein können, beispielsweise Elemente, die zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorsehen.
  • Die Figuren veranschaulichen relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ neben dem Dotierungstyp „n“ oder „p“. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-Dotierungsgebiets ist, während ein „n+“-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein „n“-Dotierungsgebiet. Dotierungsgebiete der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene „n“-Dotierungsgebiete die gleichen oder verschiedene absolute Dotierungskonzentrationen haben.
  • 1 bezieht sich auf ein Verfahren 910 zum Herstellen einer Halbleitervorrichtung, die eine Vielzahl von Transistorzellen enthält, die miteinander elektrisch parallel verbunden sind.
  • Ein Halbleiterkörper der Halbleitervorrichtung besteht aus einem Material mit einem signifikant höheren Durchbruchfeld als Silizium, zum Beispiel zumindest 1*106 V/cm (1E06 Vcm-1) oder zumindest 2*106 V/cm (2E06 Vcm-1) . Gemäß einer Ausführungsform besteht der Halbleiterkörper aus Siliziumcarbid. Beispielsweise besteht der Halbleiterkörper aus dem 4H-Polytyp (4H-SiC) und weist ein Durchbruchfeld von annähernd 3*106 V/cm (3E06 Vcm-1) auf.
  • Die Transistorzellen können Feldeffekt-Transistorzellen mit planaren Gatestrukturen oder mit Graben-Gatestrukturen sein, wobei sich eine Graben-Gatestruktur von einer ersten Oberfläche in den Halbleiterkörper erstreckt und zwei orthogonale laterale Abmessungen parallel zur ersten Oberfläche innerhalb der gleichen Größenordnung, z.B. annähernd gleiche orthogonale laterale Abmessungen, aufweisen kann. Gemäß einer anderen Ausführungsform sind die Graben-Gatestrukturen streifenförmig, wobei eine erste laterale Abmessung entlang einer longitudinalen Achse eine zweite laterale Abmessung orthogonal zur longitudinalen Achse um mehr als eine Größenordnung übertrifft. Gemäß einer weiteren Ausführungsform kann eine Graben-Gatestruktur ein Gitter bilden. Seitenwände der Graben-Gatestrukturen können zur ersten Oberfläche orthogonal oder zur ersten Oberfläche geneigt sein, wobei zumindest eine der Seitenwände jeder Graben-Gatestruktur zu einer Hauptkristallebene mit hoher Ladungsträgerbeweglichkeit parallel sein kann.
  • Die Transistorzelle kann mit einem zweiseitigen Kanal und einem Stromfluss im Einschaltzustand entlang zwei gegenüberliegenden Seitenwänden der Graben-Gatestruktur symmetrisch sein oder kann mit einem einseitigen Kanal und einem Stromfluss im Einschaltzustand nur entlang einer der Seitenwände der Graben-Gatestruktur asymmetrisch sein.
  • Die Gatestruktur umfasst ein Gatedielektrikum, das eine leitfähige Gateelektrode vom Halbleiterkörper trennt. Die Gateelektrode bildet einen Gateanschluss oder ist mit einem solchen elektrisch verbunden. Das Gatedielektrikum kann beispielsweise eine Siliziumoxidschicht sein oder eine solche enthalten. Ein drainseitiger Bereich des Gatedielektrikums grenzt direkt an einen Verbindungsbereich einer Driftstruktur, die ferner eine schwach dotierte Driftzone enthält. Im Ausschaltzustand der Transistorzelle hängt der Spannungsabfall über zumindest einen Teilabschnitt des drainseitigen Bereichs von einer zwischen einem Drainanschluss und einem Sourceanschluss der Halbleitervorrichtung im Ausschaltzustand angelegten Drain-Source-Spannung VDS,off ab.
  • Das Gatedielektrikum enthält ferner einen sourceseitigen Bereich, der direkt an solch dotierte Gebiete grenzt, die mit einem an den Sourceanschluss angelegten Sourcepotential direkt elektrisch verbunden sind, wobei im Ausschaltzustand der Transistorzelle ein Spannungsabfall über den sourceseitigen Bereich nicht oder nur in einem unbedeutenden Maße von VDS,off abhängt. Dotierte Gebiete, die an den sourceseitigen Bereich grenzen, können einen Leitfähigkeitstyp aufweisen, der zum Leitfähigkeitstyp der Driftstruktur komplementär ist, oder können den gleichen Leitfähigkeitstyp wie die Driftstruktur aufweisen. Die dotierten Gebiete umfassen, sind aber nicht darauf beschränkt, ein Sourcegebiet und ein Bodygebiet, wobei das Bodygebiet einen ersten pn-Übergang mit der Driftstruktur sowie einen zweiten pn-Übergang mit dem Sourcegebiet bildet. Ein Diodengebiet, das einen Abschirmbereich enthalten kann, bildet einen dritten pn-Übergang mit der Driftstruktur.
  • Die Transistorzelle ist in einem Ausschaltzustand, wenn eine Gate-Source-Spannung im Ausschaltzustand VGS,off zwischen dem Gateanschluss und dem Sourceanschluss angelegt wird, wobei für n-Kanal-Transistorzellen die Gate-Source-Spannung im Ausschaltzustand VGS,off niedriger als eine Schwellenspannung Vth ist. Die Transistorzelle ist in einem Einschaltzustand, wenn eine Gate-Source-Spannung im Einschaltzustand VGS,on zwischen dem Gateanschluss und dem Sourceanschluss angelegt wird, wobei für n-Kanal-Transistorzellen die Gate-Source-Spannung im Einschaltzustand VGS,on größer als die Schwellenspannung Vth ist.
  • Das Verfahren 910 umfasst einen Bestimmungsschritt 912 für einen Satz von Auslegungsparametern für die Transistorzelle und die Driftstruktur, so dass eine Einschaltzustand-FIT-(Ausfall-)Rate und eine Ausschaltzustand-FIT-Rate des Gatedielektrikums der Transistorzelle innerhalb der gleichen Größenordnung für einen Satz vordefinierter Werte für die Gate-Source-Spannung im Einschaltzustand VGS,on, die Gate-Source-Spannung im Ausschaltzustand VDS,off und die Drain-Source-Spannung im Ausschaltzustand VDS,off liegen.
  • Eine FIT-Rate ist gegeben durch eine Anzahl von Ausfällen in 1E09 Stunden Betriebszeit. Die FIT-Rate einer dielektrischen Schicht hängt unter anderem von einer elektrischen Beanspruchung, der die dielektrische Schicht ausgesetzt ist, und ihren Abmessungen ab. Für eine gegebene Materialkonfiguration und -dicke hängt die FIT-Rate des Gatedielektrikums von dessen lateraler Ausdehnung (Fläche) und von dem elektrischen Feld im Gatedielektrikum ab. Je höher das elektrische Feld und je grö-ßer die Fläche ist, desto höher ist die FIT-Rate des Gatedielektrikums.
  • Das elektrische Feld im Gatedielektrikum hängt vom elektrischen Feld in den benachbarten Bereichen des Halbleiterkörpers ab. Das elektrische Feld in Bereichen des Halbleiterkörpers nahe dem Gatedielektrikum ist eine Funktion der angelegten Spannungen VGS,on, VGS,off und VDS,off und hängt ferner von Auslegungsparametern der Gatestruktur und der Driftstruktur ab.
  • Der Bestimmungsschritt 912 bestimmt einen Satz von Auslegungsparametern für eine Ziel-Transistorzelle, so dass die Einschaltzustand-FIT-Rate und die Ausschaltzustand-FIT-Rate der Ziel-Transistorzelle für vordefinierte Werte von VGS,on, VGS,off und VDS,off innerhalb einer gleichen Größenordnung liegen.
  • Für eine n-Kanal-Transistorzelle kann die vordefinierte Gate-Source-Spannung im Ausschaltzustand VGS,off eine beliebige Spannung oberhalb einer minimalen Gate-Source-Spannung VGSmin und unterhalb der minimalen Nenn-Schwellenspannung Vthmin wie in einem Datenblatt der Halbleitervorrichtung spezifiziert sein, wobei bei einer Umgebungstemperatur von 25°C die minimale Gate-Source-Spannung VGSmin -10 V betragen kann und die minimale Nenn-Schwellenspannung Vthmin einer n-Kanal-Transistorzelle in einem Bereich von +2,5 V bis etwa +4 V liegen kann.
  • Die vordefinierte Gate-Source-Spannung im Ausschaltzustand VGS,off kann gleich einer empfohlenen Gate-Source-Spannung im Ausschaltzustand sein, die im Datenblatt definiert ist. Die empfohlene Gate-Source-Spannung im Ausschaltzustand kann diejenige Gate-Source-Spannung sein, für die das Datenblatt eine Eingangs- und Ausgangskapazität Ciss, Coss definiert. Gemäß einer Ausführungsform kann der vordefinierte Wert der Gate-Source-Spannung im Ausschaltzustand VGS,off z.B. in einem Bereich von -10 V bis Vthmin liegen, zum Beispiel 0 V, -4 V, -5 V oder -10 V, liegen.
  • Für eine n-Kanal-Transistorzelle kann die vordefinierte Gate-Source-Spannung im Einschaltzustand VGS,on eine beliebige Spannung unterhalb einer maximalen Gate-Source-Spannung VGSmax und oberhalb der maximalen Nenn-Schwellenspannung Vthmax sein, wobei bei einer Umgebungstemperatur von 25°C die maximale Gate-Source-Spannung VGSmax +22 V betragen kann und die maximale Nenn-Schwellenspannung Vthmax einer n-Kanal-Transistorzelle in einem Bereich von +4 V bis etwa +5,6 V liegen kann.
  • Die vordefinierte Gate-Source-Spannung im Einschaltzustand VGS,on kann gleich einer empfohlenen Gate-Source-Spannung im Einschaltzustand sein, die im Datenblatt definiert ist. Die empfohlene Gate-Source-Spannung im Einschaltzustand kann diejenige Gate-Source-Spannung sein, für welche das Datenblatt Schaltverluste und RDSon definiert. Gemäß einer Ausführungsform kann der vordefinierte Wert der Gate-Source-Spannung im Einschaltzustand VGS,on z.B. in einem Bereich von Vthmax bis +22 V liegen, zum Beispiel +10 V, +15 V, +18 V oder +20 V betragen.
  • Die Drain-Source-Spannung im Ausschaltzustand VDS,off wird zwischen dem Drainanschluss und dem Sourceanschluss der Transistorzelle angelegt und ist höchstens eine maximale Nenn-Sperrspannung VDS,max der Halbleitervorrichtung, wie sie im Datenblatt spezifiziert ist. Für eine auf SiC basierende Halbleitervorrichtung kann VDS,max beispielsweise 600 V, 650 V, 700 V, 1000 V, 1200 V, 1700 V, 3,2 kV, 3,3 kV, 6,5 kV sein.
  • Gemäß einer Ausführungsform können die vordefinierten Werte für VGS,on und VGS,off Werten für VGS,on, VGS,off entsprechen, die als empfohlene Werte im Datenblatt gekennzeichnet sind, das die Spezifikationen der Halbleitervorrichtung enthält. Gemäß einer anderen Ausführungsform entsprechen die vordefinierten Werte für VGS,on, VGS,off den Signalpegeln eines Rechteck-Ausgangssignals einer Gate-Treiberschaltung, die in Kombination mit der Halbleitervorrichtung genutzt wird.
  • Gemäß einer Ausführungsform bestimmt der Bestimmungsschritt 912 einen Satz von Auslegungsparametern für eine Ziel-Transistorzelle derart, dass ein Verhältnis einer Ausschaltzustand-FIT-Rate und einer Einschaltzustand-FIT-Rate der Ziel-Transistorzelle in einem Bereich von 0,1 bis 10, z.B. in einem Bereich von 0,2 bis 5, für einen vordefinierten Bereich von VDS,off liegt, der einem Bereich eines maximalen elektrischen Feldes in der Driftstruktur von 50 % bis 90 %, z.B. von 60 % bis 75 %, des elektrischen Durchbruchfeldes des Halbleitermaterials, z.B. Siliziumcarbid, entspricht. Das maximale elektrische Feld kann sich entlang dem pn-Übergang zwischen der Driftzone und einem Bodygebiet oder einer Abschirmstruktur ausbilden.
  • Der Bestimmungsschritt 912 kann von einer Prozessorvorrichtung auf der Basis mathematischer Gleichungen oder Modelle ausgeführt werden. Beispielsweise kann eine Prozessorvorrichtung eine Simulation laufen lassen. Alternativ dazu können Modell-Transistorzellen gebildet werden, die verschiedene Sätze von Auslegungsparametern verkörpern. Zu jeder Modell-Transistorzelle können die vordefinierten Werte für VGS,off und VDS,off angewendet und kann das resultierende elektrische Feld in Bereichen der Driftstruktur nahe dem Gatedielektrikum der Modell-Transistorzellen z.B. durch geeignete Spannungsmessungen über das Gatedielektrikum 159 gemessen werden. Die Ergebnisse der Messungen können genutzt werden, um den Satz von Auslegungsparametern abzuschätzen, der die oben erwähnte Bedingung für die Einschaltzustand-FIT-Rate und die Ausschaltzustand-FIT-Rate des Gatedielektrikums erfüllt.
  • Ein Ausgabeschritt 914 kann den Satz von Auslegungsparametern über eine elektronische Schnittstelle der Prozessorvorrichtung ausgeben. Die elektronische Schnittstelle kann eine Maschine/Mensch-Schnittstelle oder eine Maschine/Maschine-Schnittstelle sein. Beispielsweise gibt eine Schnittstelleneinheit, die über eine Datenverbindung mit der Prozessorvorrichtung verknüpft ist, den Satz von Auslegungsparametern an einen Nutzer, an ein Produktionssystem für Halbleitervorrichtungen und/oder an ein Layout- und Auslegungsinstrument aus, das weitere Auslegungsparameter von Strukturen der Halbleitervorrichtung berechnet, indem sowohl der Zielsatz von Auslegungsparametern als auch weitere Zielcharakteristiken der Halbleitervorrichtung berücksichtigt werden.
  • Ein Umsetzungsschritt 916 kann folgen, der z.B. eine Ionenimplantationseinrichtung, eine Ätzkammer, ein Lithografie-Instrument und eine Heizkammer nutzen kann, um eine Transistorzelle und eine Driftstruktur gemäß dem Satz von Auslegungsparametern in einen Vorrichtungsgebiet eines Halbleitersubstrats mit breiter Bandlücke auszubilden.
  • Indem die Auslegungsparameter so ausgewählt werden, dass die FIT-Raten für den Einschaltzustand und den Ausschaltzustand innerhalb der gleichen Größenordnung liegen, ist eine Gesamtbeanspruchung, der das Gatedielektrikum im Einschaltzustand ausgesetzt ist, annähernd die gleiche wie im Ausschaltzustand. Dies hat eine niedrige kumulierte FIT-Rate für das Gatedielektrikum in den meisten Anwendungen zur Folge, ohne einen flächenspezifischen Widerstand im Einschaltzustand RDS,on × A mehr als notwendig zu erhöhen.
  • Im Einschaltzustand ist die effektive Drain-Source-Spannung VDS,on über die Halbleitervorrichtung typischerweise nicht größer als 1 V, und ein Spannungsabfall im Einschaltzustand VDk,on über das Gatedielektrikum ist gleich der Gate-Source-Spannung VGS,on oder kommt dieser zumindest nahe, die eine externe Schaltung im Einschaltzustand anlegt, z.B. eine Spannung in einem Bereich von +15 V bis +22 V für SiC-MOSFETs. Abgesehen von solch dotierten Gebieten, die mit einem Drainpotential verbunden sind, sind alle dotierten Gebiete, die direkt an die Graben-Gatestruktur grenzen, direkt mit dem Sourcepotential verbunden, so dass VDk,on um nicht mehr als 1 V von der Gate-Source-Spannung im Einschaltzustand VGS,on in einer gesamten Gatedielektrikumsfläche AG,on zwischen der leitfähigen Gateelektrode und dem Halbleiterkörper abweicht. In jedem Bereich des Gatedielektrikums ist die elektrische Feldstärke annähernd VGS,on, geteilt durch die Dicke des Gatedielektrikums.
  • Im Ausschaltzustand fällt eine Spannung nahe der Gate-Source-Spannung im Ausschaltzustand VGS,off, die durch die externe Schaltung zwischen dem Gateanschluss und dem Sourceanschluss angelegt wird, über den sourceseitigen Bereich des Gatedielektrikums ab, wobei der sourceseitige Bereich direkt an solch dotierte Gebiete grenzt, die mit dem Sourcepotential direkt verbunden sind, einschließlich des Sourcegebiets, des Bodygebiets und gegebenenfalls eines Abschirmbereichs des Leitfähigkeitstyps der Bodygebiete.
  • Im Gegensatz dazu grenzt der drainseitige Bereich des Gatedielektrikums direkt an den Verbindungsbereich der Driftstruktur, die mit dem Drainpotential verbunden ist, und ein lokaler Spannungsabfall über den drainseitigen Bereich im Ausschaltzustand hängt von der angelegten Drain-Source-Spannung VDS,off, der Gate-Source-Spannung VGS,off im Ausschaltzustand und dem Abschirmkonzept ab.
  • Beispielsweise kann der drainseitige Bereich des Gatedielektrikums einen schwach abgeschirmten Bereich umfassen, in welchem der Spannungsabfall über das Gatedielektrikum zumindest 90 % eines maximalen lokalen Spannungsabfalls über den drainseitigen Bereich beträgt, wegen des Fehlens jeglicher Abschirmung oder wegen einer Abschirmung, die nur in einem gewissen Maße wirksam ist, wohingegen in einem stark abgeschirmten Teilabschnitt das Abschirmkonzept den Spannungsabfall über das Gatedielektrikum signifikant reduzieren kann.
  • Der Bestimmungsschritt 912 gleicht die FIT-Raten für einen Einschaltzustand und Ausschaltzustand aus und kann berücksichtigen, dass eine im Einschaltzustand beanspruchte Fläche, welche gleich der gesamten Gatedielektrikumsfläche AG,on ist, sich von einer partiellen Gatedielektrikumsfläche AG,off unterscheidet, die vorwiegend im Ausschaltzustand beansprucht wird, wobei die partielle Gatedielektrikumsfläche AG,off vom Abschirmkonzept abhängt und gleich der Fläche des drainseitigen Abschnitts des Gatedielektrikums oder kleiner ist.
  • Herkömmlicherweise gibt es ein signifikantes Ungleichgewicht zwischen einer Einschaltzustand-Zuverlässigkeit und einer Ausschaltzustand-Zuverlässigkeit. Falls die Auslegung der Transistorzelle und der Driftstruktur zur Folge hat, dass das Gatedielektrikum vorwiegend im Einschaltzustand durchbricht, weist es auf eine unangemessene und übertriebene Abschirmung des Gatedielektrikums für den Ausschaltzustand hin, wobei eine hohe Durchbruchsicherheit für den Ausschaltzustand auf Kosten der Vorrichtungsleistung, z.B. eines höheren Widerstands im Einschaltzustand RDS,on als notwendig oder höherer Schaltverluste als notwendig, erreicht wird.
  • Falls das Ungleichgewicht zur Folge hat, dass das Gatedielektrikum vorzugsweise im Ausschaltzustand durchbricht, weist es darauf hin, dass die Dicke des Gatedielektrikums und/oder Nutzungsspannung im Einschaltzustand zu konservativ ausgewählt sind/ist und Raum für eine Verbesserung lassen. Da eine niedrigere VGS,off im Ausschaltzustand einen signifikanten Einfluss auf den Gatedielektrikumsdurchbruch im Ausschaltzustand hat und da der Spannungsabfall über das Gatedielektrikum vom Abschirmkonzept abhängt und typischerweise nicht in einem Datenblatt definiert ist, kann ferner die FIT-Rate höher als erwartet sein, z.B. wenn die Anwendung eine negativere Gate-Source-Spannung im Ausschaltzustand VGS,off anlegt.
  • Gemäß einer Ausführungsform wird der Satz von Auslegungsparametern so bestimmt, dass ein durchschnittlicher Spannungsabfall VDk,off in der partiellen Gatedielektrikumsfläche AG,off im Ausschaltzustand um nicht mehr als ±2 V von einer Summe der Gate-Source-Spannung im Einschaltzustand VGS,on und eines Produkts von 1 V und eines Logarithmus eines Verhältnisses der gesamten Gatedielektrikumsfläche AG,on und der partiellen Gatedielektrikumsfläche AG,off abweicht, wie in Gleichung (1) spezifiziert ist: − 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n A G , o f f ) ≤ V D k , o f f ≤ + 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n A G , o f f )
    Figure DE102017110508B4_0001
  • Die gesamte effektive Gatedielektrikumsfläche AG,on, in der die Einschaltzustand-Spannung VDk,on über das Gatedielektrikum abfällt, umfasst den drainseitigen Bereich und den sourceseitigen Bereich des Gatedielektrikums. Der Spannungsabfall im Einschaltzustand VDk,on kann mit der Gate-Source-Spannung VGS,on approximiert werden, die im Einschaltzustand zwischen dem Gateanschluss und dem Sourceanschluss der Halbleitervorrichtung angelegt wird. Für SiC-MOSFETs kann VGS,on in einem Bereich von +15 V bis +22 V liegen, z.B. gleich +15 V sein.
  • Die partielle Gatedielektrikumsfläche AG,off, die relevant ist, um den durchschnittlichen Spannungsabfall VDk,off im Ausschaltzustand zu erhalten, kann gleich dem kompletten drainseitigen Bereich des Gatedielektrikums gesetzt werden oder kann gleich einem abgeschätzten, schwach abgeschirmten Teilabschnitt des drainseitigen Bereichs gesetzt werden, wobei in dem schwach abgeschirmten Teilabschnitt ein abgeschätzter lokaler Spannungsabfall im Ausschaltzustand zumindest 90 % eines lokalen maximalen Spannungsabfalls über den schwach abgeschirmten Teilabschnitt beträgt.
  • Der Bestimmungsschritt 912 bestimmt dann die Auslegungsparameter so, so dass die Transistorzelle einen durchschnittlichen Spannungsabfall VDk,off über die partielle Gatedielektrikumsfläche AG,off im Ausschaltzustand zeigt, der die Gleichung (1) erfüllt. Eine Polarität von VDk,off ist der Polarität von VDk,on entgegengesetzt. Die Auslegungsparameter, die bestimmt werden können, betreffen Abmessungen und eine Dotierung im Verbindungsbereich, eine vertikale Abmessung und die Dotierung in der Driftzone, die vertikale Abmessung der Graben-Gatestruktur und Parameter des Gatedielektrikums wie etwa Schichtdicke und Krümmung, falls der schwach abgeschirmte Teilabschnitt eine Ecke enthält.
  • Gemäß einer Ausführungsform kann zusätzlich zum Flächenverhältnis AG,on/AG,off der Bestimmungsschritt 912 ein Einsatzprofil der Halbleitervorrichtung berücksichtigen, wobei das Einsatzprofil ein Verhältnis zwischen der abgeschätzten gesamten Einschaltzeit ton der Halbleitervorrichtung, in der die Transistorzellen im Einschaltzustand sind, und der abgeschätzten gesamten Ausschaltzeit toff angibt, während der die Halbleitervorrichtung und die Transistorzellen im Ausschaltzustand sind. Das Einsatzprofil ist durch eine jeweilige Anwendung, z.B. durch typische Tastzyklen in einer Leistungsumwandlungsanwendung, vorgegeben. In typischen Einsatzprofilen ist toff größer als 0,01*ton und kleiner als 100*ton.
  • Gemäß der Einsatzprofile berücksichtigenden Ausführungsform werden die Auslegungsparameter so berechnet, dass im Ausschaltzustand der durchschnittliche Spannungsabfall VDk,off in der partiellen Gatedielektrikumsfläche AG,off um nicht mehr als ± 2 V von der Summe der Gate-Source-Spannung im Einschaltzustand VGS,on und des Produkts von 1 V und des Logarithmus des Produkts des Verhältnisses der gesamten Gatedielektrikumsfläche AG,on zur partiellen Gatedielektrikumsfläche AG,off und des Verhältnisses der abgeschätzten gesamten Einschaltzeit ton und der abgeschätzten gesamten Ausschaltzeit toff gemäß Gleichung (2) abweicht: − 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n ⋅ t o n A G , o f f ⋅ t o f f ) ≤ V D k , o f f ≤ + 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n ⋅ t o n A G , o f f ⋅ t o f f )
    Figure DE102017110508B4_0002
  • Gemäß einer Ausführungsform umfassen vordefinierte Werte einer Halbleitervorrichtung VGS,on, VGS,off, VDS,off, eine Dicke und Zusammensetzung des Gatedielektrikums und die gesamte Gatedielektrikumsfläche AG,on, und der Bestimmungsschritt 912 bestimmt die Dicke einer epitaktischen Schicht, in der das Sourcegebiet, das Bodygebiet, die Driftzone und der Verbindungsbereich ausgebildet werden, die Parameter des Verbindungsbereichs und gegendotierter Gebiete, die für das Abschirmkonzept relevant sind, und, falls die Transistorzellen auf einem Graben-Gatekonzept basieren, die vertikale Ausdehnung der Graben-Gatestruktur sowie die Ausrichtung der dotierten Gebiete zu den Graben-Gatestrukturen auf eine Weise, dass die Einschaltzustand- und Ausschaltzustand-FIT-Raten wie oben beschrieben ausgeglichen sind.
  • Aufgrund der typischerweise kleineren beanspruchten Fläche im Ausschaltzustand bezüglich des Einschaltzustand und aufgrund der kürzeren Nutzungszeit im Ausschaltzustand als im Einschaltzustand für gewisse Anwendungen kann das zulässige elektrische Feld im Ausschaltzustand höher sein als das zulässige elektrische Feld im Einschaltzustand, um ein Gleichgewicht der FIT-Raten zu erzielen. Die beanspruchte Fläche im Ausschaltzustand kann durch die vertikale Projektion vergrabener Abschirmbereiche auf die Graben-Gatestruktur approximiert werden.
  • Hat man einmal das ideale elektrische Feld oder die Spannung im Ausschaltzustand ermittelt, das oder die die Bedingung für das Gleichgewicht der FIT-Raten erfüllt, kann das Abschirmkonzept gelockert oder verschärft werden, um einen verbesserten Kompromiss zwischen einem Widerstand im Einschaltzustand und einer Gateoxid-Zuverlässigkeit zu erzielen. Die Betrachtungen gelten für sowohl Graben-Gatekonzepte als auch planare Gatekonzepte.
  • 2 ist ein Blockdiagramm für ein Hauptmittel 920 zum Durchführen des Verfahrens 910 von 1.
  • Das Hauptmittel 920 kann ein erstes Mittel 922 umfassen, um einen Satz von Auslegungsparametern für eine Transistorzelle und eine Driftstruktur so zu bestimmen, dass eine Einschaltzustand-FIT-Rate und eine Ausschaltzustand-FIT-Rate eines Gatedielektrikums der Transistorzelle innerhalb der gleichen Größenordnung für einen Satz vordefinierter Werte für die Gate-Source-Spannung im Einschaltzustand VGS,on, die Gate-Source-Spannung im Ausschaltzustand VGS,off und die Drain-Source-Spannung im Ausschaltzustand VDS,off liegen.
  • Das erste Mittel 922 kann eine Prozessorvorrichtung enthalten, die mathematische Gleichungen oder ein Simulationsmodell nutzt. Beispielsweise kann eine Prozessorvorrichtung ein Simulationsprogramm laufen lassen, das die elektrische Feldverteilung in einem virtuellen Halbleiterkörper für verschiedene Sätze von Parametern simuliert, und wählt die Parameter derjenigen Simulation, die am besten zu einer der Gleichungen (1) oder (2) passt, als einen geeigneten Satz von Auslegungsparametern aus.
  • Alternativ dazu können Modell-Transistorzellen gebildet werden, die verschiedene Sätze von Auslegungsparametern verkörpern. Zu jeder Modell-Transistorzelle können die vordefinierten Werte für VGS,off und VDS,off angewendet werden, und das resultierende elektrische Feld kann in Bereichen der Driftstruktur nahe dem Gatedielektrikum der Modell-Transistorzellen z.B. durch geeignete Spannungsmessungen über das Gatedielektrikum 159 gemessen werden. Die Ergebnisse der Messungen können genutzt werden, um den Satz von Auslegungsparametern abzuschätzen, die die oben erwähnte Bedingung für die Einschaltzustand-FIR-Rate und die Ausschaltzustand-FIR-Rate des Gatedielektrikums erfüllen.
  • Das erste Mittel 922 kann ein zweites Mittel 924 zum Ausgeben des Satzes von Auslegungsparametern enthalten. Beispielsweise kann das zweite Mittel 924 eine elektronische Schnittstelle umfassen, die eine Maschine/Mensch-Schnittstelle oder eine Maschine/Maschine-Schnittstelle sein kann. Das zweite Mittel 924 ist mit dem ersten Mittel 922 über eine Datenverbindung verknüpft und gibt den Satz von Auslegungsparametern an einen Nutzer, an ein Produktionssystem für Halbleitervorrichtungen und/oder an ein Layout- und Auslegungsinstrument aus, das weitere Auslegungsparameter von Strukturen der Halbleitervorrichtung berechnet, indem sowohl der Satz von Auslegungsparametern als auch weitere Zieleigenschaften der Halbleitervorrichtung berücksichtigt werden.
  • Ein drittes Mittel 926 zum Ausbilden von Transistorzellen und Driftstrukturen kann den Satz von Auslegungsparametern oder andere Parameter empfangen, die aus dem Satz von Auslegungsparametern abgeleitet wurden, und eine Driftstruktur und eine Transistorzelle gemäß dem Satz von Auslegungsparametern ausbilden, die durch das zweite Mittel 924 ausgegeben wurden. Das dritte Mittel 926 kann Teile eines Produktionssystems für Halbleitervorrichtungen, z.B. eine Ionenimplantationseinrichtung, eine Ätzkammer, ein Lithografie-Instrument und eine Heizkammer umfassen, die eine Transistorzelle und eine Driftstruktur gemäß dem Satz von Auslegungsparametern in einem Vorrichtungsgebiet 710 eines Halbleitersubstrats 700 mit breiter Bandlücke bilden.
  • Die folgenden Figuren beziehen sich auf Halbleitervorrichtungen 500 mit dotierten Strukturen und Graben-Gatestrukturen, deren Parameter durch einen Prozess wie oben beschrieben erhalten werden.
  • In 3A bis 3E enthält die betreffende Halbleitervorrichtung 500 asymmetrische Transistorzellen TC, die leitfähige Inversionskanäle an nur einer Seitenwand jeder Graben-Gatestruktur 150 ausbilden. Eine Vielzahl identischer Transistorzellen TC ist nebeneinander ausgebildet, wobei die Transistorzellen elektrisch parallel verbunden sind.
  • Die Halbleitervorrichtung 500 kann zum Beispiel ein IGFET (Feldeffekttransistor mit isoliertem Gate), beispielsweise ein MOSFET (Metall-Oxid-Halbleiter-FET) in der gewöhnlichen Bedeutung betreffend FETs mit Metall-Gateelektroden sowie FETs mit Gateelektroden aus einem Halbleitermaterial oder ein solches enthaltend, oder eine MCD (MOS-gesteuerte Diode) sein oder solche enthalten.
  • Die Halbleitervorrichtung 500 basiert auf einem Halbleiterkörper 100 aus einem kristallinen Halbleitermaterial mit einem Durchbruchfeld, das höher als das Durchbruchfeld in Silizium ist, z.B. zumindest 1*106 V/cm (1E06 Vcm-1) beträgt. Das Halbleitermaterial kann ein hexagonales Kristallgitter aufweisen und Siliziumcarbid (SiC), zum Beispiel 2H-SiC (SiC des 2H-Polytyps), 6H-SIC oder 15R-SiC, sein. Gemäß einer Ausführungsform ist das Halbleitermaterial Siliziumcarbid des 4H-Polytyps (4H-SiC) .
  • An einer Vorderseite weist der Halbleiterkörper 100 eine erste Oberfläche 101 auf, welche koplanare Oberflächenabschnitte umfassen kann. Die erste Oberfläche 101 kann mit einer Hauptkristallebene übereinstimmen oder kann zu einer Hauptkristallebene um einen Winkel zur Achse α geneigt sein, dessen absoluter Wert zumindest 2° und höchstens 12°, z.B. etwa 4°, betragen kann.
  • In der veranschaulichten Ausführungsform ist die <0001>-Kristallachse um einen Winkel zur Achse α > 0 zur Normalen geneigt, und die <11-20>-Kristallachse ist um den Winkel zur Achse α bezüglich einer horizontalen Ebene geneigt. Die <1-100>-Kristallachse ist zur Querschnittsebene orthogonal.
  • Gemäß einer Ausführungsform kann die erste Oberfläche 101 gezahnt sein und umfasst parallele erste Oberflächenabschnitte, die zueinander verschoben und zu einer horizontalen Ebene um den Winkel zur Achse α geneigt sind, sowie zweite Oberflächenabschnitte, die zu den ersten Oberflächenabschnitten geneigt sind und die ersten Oberflächenabschnitte so verbinden, dass eine Querschnittslinie der gezahnten ersten Oberflächen 101 eine Sägezahnlinie approximiert.
  • Auf der Rückseite des Halbleiterkörpers 100 kann sich eine gegenüberliegende zweite Oberfläche 102 parallel zu einer planaren ersten Oberfläche 101 oder zu einer mittleren Ebene einer gezahnten ersten Oberfläche 101 erstrecken. Eine Distanz zwischen der ersten Oberfläche 101 an der Vorderseite und einer zweiten Oberfläche 102 auf der Rückseite hängt mit einem Nenn-Sperrvermögen der Halbleitervorrichtung 500 zusammen. Eine Gesamtdicke des Halbleiterkörpers 100 zwischen den ersten und zweiten Oberflächen 101, 102 kann in dem Bereich von mehreren hundert nm bis mehreren hundert µm liegen. Die Normale zur ersten Oberfläche 101 definiert eine vertikale Richtung, und Richtungen parallel zur ersten Oberfläche 101 sind horizontale Richtungen.
  • Die Transistorzellen TC sind an der Vorderseite entlang der ersten Oberfläche 101 ausgebildet. Eine Driftstruktur 130 trennt die Transistorzellen TC von der zweiten Oberfläche 102 auf der Rückseite. Die Driftstruktur 130 kann eine hochdotierte Kontaktstruktur 139, die direkt an die zweite Oberfläche 102 grenzt, und eine schwach dotierte Driftzone 131 zwischen den Transistorzellen TC und der hochdotierten Kontaktstruktur 139 umfassen.
  • Die hochdotierte Kontaktstruktur 139 kann ein Substratbereich sein oder einen solchen enthalten, der von einem Kristall-Ingot erhalten wurde, und bildet einen ohmschen Kontakt mit einer zweiten Lastelektrode 320, die direkt an die zweite Oberfläche 102 grenzt. Eine mittlere Dotierstoffkonzentration in der Kontaktstruktur 139 ist ausreichend hoch, um einen ohmschen Kontakt mit der zweiten Lastelektrode 320 auszubilden. Falls die Halbleitervorrichtung 500 ein IGFET ist oder einen solchen enthält, hat die Kontaktstruktur 139 den gleichen Leitfähigkeitstyp wie die Driftzone 131.
  • Die Driftzone 131 kann in einer durch Epitaxie auf der Kontaktstruktur 139 gewachsenen Schicht ausgebildet sein. Eine mittlere Netto-Dotierstoffkonzentration in der Driftzone 131 kann in dem Bereich von 1E15 cm-3 bis 5E16 cm-3 liegen, falls der Halbleiterkörper 100 aus Siliziumcarbid besteht. Die Driftstruktur 130 kann weitere dotierte Gebiete, z.B. Feldstoppzonen, Sperrzonen und/oder Stromausbreitungszonen des Leitfähigkeitstyps der Driftzone 131, enthalten.
  • Die Driftzone 131 kann direkt an die Kontaktstruktur 139 grenzen, oder eine Pufferschicht, die einen unipolaren Übergang mit der Driftzone 131 bildet, kann zwischen der Driftzone 131 und der Kontaktstruktur 139 angeordnet sein, wobei eine vertikale Ausdehnung der Pufferschicht annähernd 1 µm betragen kann und eine mittlere Dotierstoffkonzentration in der Pufferschicht in einem Bereich von beispielsweise 3E17 cm-3 bis 1E18 cm-3 liegen kann.
  • Die Transistorzellen TC sind entlang Graben-Gatestrukturen 150 orientiert, die sich von der ersten Oberfläche 101 in den Halbleiterkörper 100 erstrecken, wobei Mesabereiche 190 des Halbleiterkörpers 100 benachbarte Graben-Gatestrukturen 150 trennen.
  • Eine longitudinale Ausdehnung der Graben-Gatestrukturen 150 entlang einer ersten horizontalen Richtung kann größer als eine quer verlaufende Ausdehnung entlang einer zweiten horizontalen Richtung sein, die zur ersten horizontalen Richtung orthogonal ist. Die Graben-Gatestrukturen 150 können lange Streifen sein, die sich von einer Seite eines Transistorzellengebiets zu einer gegenüberliegenden Seite erstrecken, wobei die Länge der Graben-Gatestrukturen 150 bis zu mehrere hundert Mikrometer betragen kann. Gemäß anderen Ausführungsformen kann eine Vielzahl getrennter Graben-Gatestrukturen 150 entlang einer von einer Seite des Transistorzellengebiets zur gegenüberliegenden Seite verlaufenden Linie ausgebildet sein, oder die Graben-Gatestrukturen 150 können ein Gitter bilden, wobei die Mesabereiche 190 in den Maschen des Gitters ausgebildet sind.
  • Am Boden können die Graben-Gatestrukturen 150 gerundet sein, wobei ein Radius der inneren Krümmung zumindest das Doppelte der Dicke eines Gatedielektrikums 159 ist, das im Folgenden beschrieben wird.
  • Die Graben-Gatestrukturen 150 können gleich beabstandet sein, können eine gleiche Breite aufweisen und können ein regelmäßiges Muster bilden, wobei ein Abstand (Mitte-Mitte-Distanz) der Graben-Gatestrukturen 150 in einem Bereich von 1 µm bis 10 µm, z.B. von 2 pm bis 5 pm, liegen kann. Eine vertikale Ausdehnung der Graben-Gatestrukturen 150 kann in einem Bereich von 0,3 µm bis 5 µm, z.B. in einem Bereich von 0,5 µm bis 2 pm, liegen.
  • Die Graben-Gatestrukturen 150 können zur ersten Oberfläche 101 orthogonal sein oder können sich mit zunehmender Distanz zur ersten Oberfläche 101 verjüngen. Beispielsweise kann ein Verjüngungswinkel β der Graben-Gatestrukturen 150 bezüglich der vertikalen Richtung gleich dem Winkel zur Achse α sein oder kann vom Winkel zur Achse α um nicht mehr als ±1 Grad abweichen, so dass zumindest eine erste Seitenwand 191 von zwei gegenüberliegenden longitudinalen Seitenwänden 191, 192 von einer Hauptkristallebene mit einer hohen Ladungsträgerbeweglichkeit, z.B. einer {11-20}-Kristallebene, gebildet wird. Eine zweite Seitenwand 192, die der ersten Seitenwand 191 gegenüberliegt, kann zu einer Hauptkristallebene um das Doppelte des Winkels zur Achse α, z.B. um 4 Grad oder mehr, beispielsweise um etwa 8 Grad, geneigt sein. Die ersten und zweiten Seitenwände 191, 192 des gleichen Mesabereichs 190 liegen auf gegenüberliegenden longitudinalen Seiten des dazwischenliegenden Mesabereichs 190 und grenzen direkt an zwei verschiedene, benachbarte Graben-Gatestrukturen 150.
  • Die Graben-Gatestrukturen 150 enthalten eine leitfähige Gateelektrode 155, welche eine hochdotierte polykristalline Siliziumschicht und/oder eine metallhaltige Schicht enthalten oder daraus bestehen kann. Die Gateelektrode 155 kann mit einer Gatemetallisierung 330 elektrisch verbunden sein, die einen Gateanschluss G bildet oder die mit einem solchen elektrisch verbunden oder gekoppelt ist.
  • Die Graben-Gatestrukturen 150 umfassen ferner ein Gatedielektrikum 159, das die Gateelektrode 155 vom Halbleiterkörper 100 entlang zumindest einer Seite der Graben-Gatestruktur 150 trennt. Das Gatedielektrikum 159 kann ein Halbleiterdielektrikum, zum Beispiel ein thermisch gewachsenes oder abgeschiedenes Halbleiteroxid, z.B. Siliziumoxid, ein Halbleiternitrid, zum Beispiel ein abgeschiedenes oder thermisch gewachsenes Siliziumnitrid, ein Halbleiteroxinitrid, zum Beispiel Siliziumoxinitrid, irgendein anderes abgeschiedenes dielektrisches Material oder irgendeine Kombination davon enthalten oder daraus bestehen. Das Gatedielektrikum 159 kann für eine Schwellenspannung der Transistorzellen TC in einem Bereich von 1,0 V bis 8 V ausgebildet sein.
  • Die Graben-Gatestrukturen 150 können ausschließlich die Gateelektrode 155 und das Gatedielektrikum 159 enthalten oder können zusätzlich zu der Gateelektrode 155 und dem Gatedielektrikum 159 weitere leitfähige und/oder dielektrische Strukturen, z.B. Kompensationsstrukturen, enthalten.
  • Die Mesabereiche 190 umfassen Sourcegebiete 110, die zur Vorderseite orientiert sind. Ein Sourcegebiet 110 kann direkt an die erste Oberfläche 101 und entweder nur an die erste Seitenwand 191 oder an beide longitudinale Seitenwände 191, 192 des jeweiligen Mesabereichs 190 grenzen. Jeder Mesabereich 190 kann ein Sourcegebiet 110 mit miteinander verbundenen Abschnitten umfassen oder kann zwei oder mehr Abschnitte umfassen, die innerhalb des Mesabereichs 190 voneinander getrennt, aber durch einen Pfad niedriger Impedanz über eine Mesa-Kontaktstruktur, die direkt an den Mesabereich 190 grenzt, miteinander elektrisch verbunden sein.
  • Die Mesabereiche 190 umfassen ferner Bodygebiete 120, die die Sourcegebiete 110 von der Driftstruktur 130 trennen. Die Bodygebiete 120 bilden erste pn-Übergänge pn1 mit der Driftstruktur 130 und zweite pn-Übergänge pn2 mit den Sourcegebieten 110 und grenzen direkt an die ersten Seitenwände 191. Eine vertikale Ausdehnung der Bodygebiete 120 entspricht einer Kanallänge der Transistorzellen TC und kann in einem Bereich von 0,2 µm bis 1,5 µm liegen. Sowohl die Sourcegebiete 110 als auch die Bodygebiete 120 sind mit einer ersten Lastelektrode 310 an der Vorderseite elektrisch verbunden. Das Gatedielektrikum 159 koppelt kapazitiv Bereiche der Bodygebiete 120 mit der Gateelektrode 155.
  • Die erste Lastelektrode 310 kann einen Sourceanschluss S, der als ein Anodenanschluss einer MCD effektiv sein kann, bilden oder kann mit einem solchen elektrisch verbunden oder gekoppelt sein. Die zweite Lastelektrode 320 auf der Rückseite kann einen Drainanschluss D, der als ein Kathodenanschluss einer MCD effektiv sein kann, bilden oder kann mit einem solchen elektrisch verbunden oder gekoppelt sein.
  • Diodengebiete 140 können die Bodygebiete 120 und die zweiten Seitenwände 192 trennen. Eine Dotierstoffkonzentration in den Diodengebieten 140 entlang den zweiten Seitenwänden 192 ist höher, z.B. zumindest zehnmal höher, als eine Dotierstoffkonzentration in den Bodygebieten 120 entlang den ersten Seitenwänden 191. Die Diodengebiete 140 bilden dritte pn-Übergänge pn3 mit der Driftzone 131.
  • Gemäß einer Ausführungsform sind die Transistorzellen TC n-Kanal-FET-Zellen mit p-dotierten Bodygebieten 120, n-dotierten Sourcegebieten 110 und einer n-dotierten Driftzone 131. Gemäß einer anderen Ausführungsform sind die Transistorzellen TC p-Kanal-FET-Zellen mit n-dotierten Bodygebieten 120, p-dotierten Sourcegebieten 110 und einer p-dotierten Driftzone 131.
  • Die Diodengebiete 140 können eine vertikale Ausdehnung aufweisen, die größer als eine vertikale Ausdehnung der Graben-Gatestrukturen 150 ist. Ein Abschirmbereich 145 der Diodenstruktur hat eine größere Distanz zur ersten Oberfläche 101 als ein Boden der angrenzenden Graben-Gatestruktur 150 und erstreckt sich lateral entlang einem Boden der angrenzenden Graben-Gatestruktur 150, so dass der abschirmende Bereich 145 die Graben-Gatestruktur 150 teilweise von der Driftzone 131 trennt und zumindest einen Bereich des Gatedielektrikums 159 gegen das Potential der Driftstruktur 130 abschirmt. Ein Bereich der Driftstruktur 130 zwischen benachbarten Abschirmbereichen 145 bildet einen Verbindungsbereich 135.
  • Der Verbindungsbereich 135 bildet den ersten pn-Übergang pn1 mit dem Bodygebiet 120, grenzt direkt an die Graben-Gatestruktur 150 und grenzt direkt an die Driftzone 131. Eine Netto-Dotierstoffkonzentration Ncp im Verbindungsbereich 135 kann höher als eine Netto-Dotierstoffkonzentration Ndr in der Driftzone 131 sein.
  • 3B bezieht sich auf den Einschaltzustand der Halbleitervorrichtung 500 von 3A.
  • Im Einschaltzustand ist eine zwischen dem Gateanschluss G und dem Sourceanschluss S angelegte Gate-Source-Spannung im Einschaltzustand VGS,on höher als die Schwellenspannung Vth, die im Datenblatt der Halbleitervorrichtung 500 definiert ist, bewirkt das resultierende elektrische Feld, dass die Minoritätsladungsträger in den Bodygebieten 120 Inversionskanäle entlang dem Gatedielektrikum 159 ausbilden, wobei die Inversionskanäle die Sourcegebiete 110 mit der Driftstruktur 130 verbinden, und schaltet die Halbleitervorrichtung 500 ein. Im Einschaltzustand fließt ein Laststrom zwischen den ersten und zweiten Lastelektroden 310, 320 entlang den ersten Seitenwänden 191 durch den Halbleiterkörper 100.
  • Die Gate-Source-Spannung im Einschaltzustand VGS,on liegt für SiC-TMOSFETs vom n-Typ (SiC-Graben-MOSFETs) typischerweise in einem Bereich von 15 V bis 22 V. Das Potential des Sourcegebiets 110, des Bodygebiets 120 und des Diodengebiets 140 einschließlich des Abschirmbereichs 145 ist gleich dem Potential des Sourceanschlusses S oder kommt diesem sehr nahe. Das Potential des Verbindungsbereichs 135 weicht vom Sourcepotential um typischerweise nicht mehr als 1 V ab. Die elektrische Feldstärke ist über die komplette Fläche des Gatedielektrikums 159 zwischen der Gateelektrode 155 und dem Halbleiterkörper 100 annähernd die gleiche. Eine gesamte Gatedielektrikumsfläche AG,on, die für eine Berechnung der Auslegungsparameter relevant ist, ist die komplette Fläche des Gatedielektrikums 159 zwischen der Gateelektrode 155 und dem Halbleiterkörper 100. Der Spannungsabfall im Einschaltzustand VDk,on über das Gatedielektrikum 159 ist annähernd gleich VGS,on.
  • Das Gatedielektrikum 159 koppelt kapazitiv Bereiche der Bodygebiete 120 mit der Gateelektrode 155. Wenn ein Potential an der Gateelektrode 155 die Schwellenspannung Vth übersteigt oder darunter fällt, bewirkt das elektrische Feld, dass die Minoritätsladungsträger in den Bodygebieten 120 Inversionskanäle entlang dem Gatedielektrikum 159 ausbilden, wobei die Inversionskanäle die Sourcegebiete 110 mit der Driftstruktur 130 verbinden, wobei die Halbleitervorrichtung 500 einschaltet. In dem Einschaltzustand fließt ein Laststrom zwischen den ersten und zweiten Lastelektroden 310, 320 entlang den ersten Seitenwänden 191 durch den Halbleiterkörper 100.
  • In 3C ist eine Gate-Source-Spannung im Ausschaltzustand VGS,off unterhalb der Schwellenspannung der Halbleitervorrichtung 500 an den Gateanschluss G angelegt. In einem sourceseitigen Bereich 1592 des Gatedielektrikums 159 direkt zwischen der Gateelektrode 155 und dem Sourcegebiet 110, dem Bodygebiet 120 und dem Diodengebiet 140 ist ein lokaler Spannungsabfall über das Gatedielektrikum annähernd die im Ausschaltzustand angelegte Gate-Source-Spannung VGS,off.
  • Ein drainseitiger Bereich 1591 des Gatedielektrikums grenzt direkt an den Verbindungsbereich 135. In einem schwach abgeschirmten Teilabschnitt des drainseitigen Bereichs 1591 ist ein Spannungsabfall über das Gatedielektrikum 159 zumindest das Doppelte des Spannungsabfalls im sourceseitigen Bereich 1592. Die partielle Gatedielektrikumsfläche AG,off eines schwach abgeschirmten Teilabschnitts wird betrachtet, um eine Einschaltzustand-Zuverlässigkeit und Ausschaltzustand-Zuverlässigkeit wie oben diskutiert auszugleichen. Um Gleichungen (1) oder (2) zu erfüllen, werden VDk,off und AG,off durch eine geeignete Auslegung der Feldeffekt-Transistorzelle TC eingestellt. VDk,off hängt mit den Auslegungsparametern von Strukturen im Halbleiterkörper 100 wie in Gleichung (3) definiert zusammen. V D k , o f f = E s b ¯ ( V D S , o f f , V G S , o f f ) ⋅ t g d ¯ ⋅ γ ⋅ ε s b ε g d
    Figure DE102017110508B4_0003
  • In Gleichung (3) ist E s b ¯
    Figure DE102017110508B4_0004
    die durchschnittliche elektrische Feldstärke in dem Bereich des Verbindungsbereichs 135, der direkt an den drainseitigen Bereich 1591 des Gatedielektrikums 159 grenzt. VDS,off ist die Drain-Source-Spannung, die die Halbleitervorrichtung 500 im Ausschaltzustand sperrt, und VGS,off ist die Gate-Source-Spannung, die eine externe Schaltung an den Gateanschluss G im Ausschaltzustand anlegt. Die Dielektrizitätskonstante εsb des Halbleiterkörpers 100 kann 10 sein, falls der Halbleiterkörper 100 aus Siliziumcarbid besteht. Für ein Gatedielektrikum aus Siliziumdioxid kann die Dielektrizitätskonstante εgd des Gatedielektrikums 3,9 sein.
  • t g d ¯
    Figure DE102017110508B4_0005
    ist die durchschnittliche Dielektrizitätsdicke des Gatedielektrikums in dem schwach abgeschirmten Abschnitt des drainseitigen Bereichs, und γ ist ein Krümmungsfaktor, der die Feldverdichtung aufgrund der Krümmung des Gatedielektrikums 159 innerhalb des schwach abgeschirmten Abschnitts des drainseitigen Bereichs 1591 berücksichtigt, wobei γ im Fall einer planaren Vorrichtung oder für Vorrichtungen mit einer symmetrischen Abschirmung in der vertikalen Projektion von Ecken der Graben-Gatestrukturen gleich 1 ist. Für eine Ausführungsform wie in 3A bis 3E veranschaulicht hängt γ vom Innenradius rgd ab.
  • 3D zeigt schematisch die elektrische Feldverteilung in einer der in 3A dargestellten Transistorzelle ähnlichen Transistorzelle TC. Die gestrichelten Linien approximieren die pn-Übergänge pn1, pn2, pn3, entlang welchen die Dotierung ausgeglichen ist. Das elektrische Feld ist entlang dem dritten pn-Übergang pn3 zwischen dem Abschirmbereich 145 und der Driftzone 131 stark. Innerhalb des Gatedielektrikums 159 konzentriert sich das elektrische Feld in einem hohen Maße in einem schwach abgeschirmten Teilabschnitt des drainseitigen Bereichs 1591, wobei der schwach abgeschirmte Teilabschnitt die schwach abgeschirmte Kante 1593 zwischen der aktiven ersten Seitenwand und einem Boden der Graben-Gatestruktur 150 einschließt. Die elektrische Feldstärke zeigt einen signifikanten Spitzenwert in der Innenecke der schwach abgeschirmten Kante 1593.
  • 3E zeigt Auslegungsparameter, die genutzt werden, um geeignete Kombinationen von VDk,off und AG,off zu erzielen, wie etwa eine erste vertikale Ausdehnung vph des Verbindungsbereichs 135, eine Netto-Dotierung Nph im Verbindungsbereich 135, eine laterale Ausdehnung Wph des Verbindungsbereichs 135 sowie eine laterale Distanz xph zwischen einem Rand des Verbindungsbereichs 135 und einer Mittelachse der Graben-Gatestruktur 150. Weitere Auslegungsparameter sind eine vertikale Ausdehnung Vtr der Graben-Gatestruktur 150, eine vertikale Ausdehnung Vdr der Driftzone 131, einen Netto-Driftzonendotierung NDr, eine Distanz Vepi zwischen der ersten Oberfläche 101 und dem Verbindungsbereich 135, eine erste Dicke thsw des Gatedielektrikums 159 entlang der ersten Seitenwand 191 der Graben-Gatestrukturen 150, eine zweite Gatedielektrikumsdicke thbo entlang einem Boden der Graben-Gatestruktur 150 und ein Innenradius rgd eines gekrümmten Abschnitts des Gatedielektrikums 159 zwischen der ersten Seitenwand 191 und dem Boden der Graben-Gatestruktur 150 in einem direkt an den Verbindungsbereich 135 grenzenden Gebiet.
  • In 4A bis 4C ist die Halbleitervorrichtung 500 ein SiC-TMOSFET mit symmetrischen Feldeffekt-Transistorzellen TC und zweiseitigen Kanälen, die auf zwei gegenüberliegenden Seiten einer dazwischenliegenden Graben-Gatestruktur 150 ausgebildet sind, und mit tiefen Kontaktstrukturen 315 zu einem Diodengebiet 140, dessen äußerste Bereiche als Abschirmbereiche 145 wirksam sind.
  • Wie in 4A veranschaulicht ist, können die longitudianalen Seitenwände der Graben-Gatestruktur 150 annähernd vertikal sein. Die Sourcegebiete 110 sowie die Bodygebiete 120 sind bezüglich einer zur Querschnittsebene orthogonalen Mittelebene der Graben-Gatestruktur 150 symmetrisch. Die tiefen Kontaktstrukturen 315 erstrecken sich von der ersten Oberfläche 101 in Mesabereiche 190 des Halbleiterkörpers 100 zwischen benachbarten Graben-Gatestrukturen 150. Eine vertikale Ausdehnung der tiefen Kontaktstrukturen 315 kann größer als eine vertikale Ausdehnung Vtr der Graben-Gatestrukturen 150 sein.
  • Eine hoch-p-dotierte Zone 136 kann einen ohmschen Kontakt zwischen den Bodygebieten 120 und den tiefen Kontaktstrukturen 315 sowie zwischen den tiefen Kontaktstrukturen 315 und den Diodengebieten 140 bilden. Die hoch-p-dotierte Zone 136 kann ferner die Verbindungsbereiche 135 von den tiefen Kontaktstrukturen 315 trennen.
  • Die tiefen Kontaktstrukturen 315 verbinden direkt die Diodengebiete 140 und die Bodygebiete 120 mit einer ersten Lastelektrode 310. Die tiefen Kontaktstrukturen 315 sowie die erste Lastelektrode 310 können eine Kontaktschicht 311 umfassen, z.B. eine Metallsilicidschicht, die direkt an den Halbleiterkörper 100 grenzt. Die erste Lastelektrode 310 kann ferner einen Metallschichtbereich 312 umfassen, der z.B. Aluminium, Kupfer oder eine Legierung enthält, die Kupfer und/oder Aluminium enthält. Die tiefen Kontaktstrukturen 315 können einen Metallfüllbereich 314 aus z.B. dem Material des Metallschichtbereichs 312 oder dieses enthaltend umfassen. Ein Zwischenschicht-Dielektrikum 210 kann die erste Lastelektrode 310 von der Gateelektrode 155 in den Graben-Gatestrukturen 150 trennen.
  • Die Abschirmbereiche 145 der Diodengebiete 140 erstrecken sich lateral bis über den äußeren Rand der Graben-Gatestrukturen 150 hinaus, so dass sie in einer vertikalen Projektion der Graben-Gatestruktur 150 liegen.
  • 4B zeigt die gesamte effektive Gatedielektrikumsfläche AG,on für den Einschaltzustand, wobei AG,on der gesamten Fläche des Gatedielektrikums 159 entspricht.
  • Gemäß 4C umfasst der schwach abgeschirmte Teilabschnitt, der die für den Ausschaltzustand relevante partielle Gatedielektrikumsfläche AG,off angibt, nur einen zentralen flachen Bereich des drainseitigen Bereichs 1591 und schließt keine Teilabschnitte des Gatedielektrikums 159 an den Ecken der Graben-Gatestruktur 150 ein.
  • 5A und 5B beziehen sich auf eine Ausführungsform mit einer tiefen Kontaktstruktur 315, die zwischen einem Paar benachbarter Graben-Gatestrukturen 150 ausgebildet ist, wobei jede von beiden Graben-Gatestrukturen 150 eine aktive Seite entlang einer aktiven ersten Seitenwand 191 und eine passive Seite mit einem Trenn-Dielektrikum 157 umfasst, das die tiefe Kontaktstruktur 315 von der leitfähigen Gateelektrode 155 in den Graben-Gatestrukturen 150 trennt. Die tiefe Kontaktstruktur 315 verbindet die erste Lastelektrode 310 elektrisch mit einem Diodengebiet 140, das Abschirmbereiche 145 in der vertikalen Projektion der Gateelektroden 155 enthalten kann.
  • Die Halbleitervorrichtung 500, wie in 6A und 6B veranschaulicht, kombiniert das Zellenkonzept der 3A bis 3E mit streifenförmigen Graben-Gatestrukturen 150, deren longitudinale Achsen zu der <11-20>-Kristallrichtung parallel sein können, so dass gegenüberliegende Seitenwände (1-100)-Kristallebenen sind. Entlang einer zu den longitudinalen Achsen der Graben-Gatestrukturen 150 parallelen lateralen Richtung wechseln sich Transistorzellen TC mit Diodenzellen DC ab, wobei in den Transistorzellen TC die Sourcegebiete 110 und die Bodygebiete 120 sich von einer von zwei benachbarten Graben-Gatestrukturen 150 zu der anderen der benachbarten Graben-Gatestrukturen 150 erstrecken und wobei die Diodenzellen DC Diodengebiete 140 umfassen, die sich von der ersten Oberfläche 101 hinab bis unter die Graben-Gatestrukturen 150 erstrecken. Die Diodengebiete 140 können Abschirmbereiche 145 enthalten, welche mit der vertikalen Projektion von beiden benachbarten Graben-Gatestrukturen 150 überlappen. Die für den Ausschaltzustand wirksame partielle Gatedielektrikumsfläche AG,off ist entlang den longitudinalen Achsen der Graben-Gatestrukturen 150 nicht durchgängig und ist durch Bereiche der Diodengebiete 140, die in den Diodenzellen DC ausgebildet sind, unterbrochen.
  • 7A bezieht sich auf eine elektronische Schaltung 550, die eine Halbleitervorrichtung 500 wie unter Bezugnahme auf irgendeine der vorhergehenden Figuren beschrieben sowie eine Gate-Treiberschaltung 510 enthält, wobei ein Ausgang O1 der Gate-Treiberschaltung 510 mit dem Gateanschluss G der Halbleitervorrichtung 500 elektrisch verbunden ist.
  • Über den Ausgang O1 stellt die Gate-Treiberschaltung 510 ein Rechteck-Gatesignal bereit, das zwischen VGS,off und VGS,on wie in 7B veranschaulicht alternieren kann. Für eine n-Kanal-Halbleitervorrichtung 500 liegt VGS,off über einer minimalen Nenn-Gate-Source-Spannung VGSmin und unter einer minimalen Schwellenspannung Vthmin, und VGS,on liegt unter einer maximalen Nenn-Gate-Source-Spannung VGSmax und über einer maximalen Schwellenspannung Vthmax. Sowohl Vthmax als auch Vthmin sind im Datenblatt für die Halbleitervorrichtung 500 definiert. Beispielsweise kann Vthmax etwa +6 V betragen, und Vthmin kann etwa +2,7 V betragen. Gemäß einer Ausführungsform stellt die Gate-Treiberschaltung 510 eine VGS,on von etwa +18 V und eine VGS,off von 0 V bereit.
  • 7C zeigt den Zeitablauf der Drainspannung für ein Gatesignal wie in 7B veranschaulicht. Im Ausschaltzustand hält die Halbleitervorrichtung 500 einer Sperrspannung VDS,off, für die die Halbleitervorrichtung 500 spezifiziert ist, z.B. 650 V, 1000 V oder 1200 V, stand. Wenn sie eingeschaltet wird, fällt VDS auf VDS,on, die weniger als 2 V, z.B. etwa 1 V, beträgt.
  • Auslegungsparameter für die Transistorzellen werden so ausgewählt, dass ein Verhältnis einer Ausschaltzustand-FIT-Rate und einer Einschaltzustand-FIT-Rate in einem Bereich von 0,1 bis 10, z.B. in einem Bereich von 0,2 bis 5, für einen vordefinierten Bereich von VDS,off liegt, der einen Bereich eines maximalen elektrischen Feldes in der Driftstruktur von 50 % bis 90 %, z.B. von 60 % bis 75 %, des elektrischen Durchbruchfeldes des Halbleitermaterials, z.B. Siliziumcarbid, entspricht.
  • 8 bezieht sich auf eine elektrische Baugruppe 590, die beispielsweise ein Motorantrieb, ein Niederspannungsantrieb z.B. für Fahrzeuge für niedrige Geschwindigkeiten wie etwa Gabelstapler, E-Bikes, Pedelecs, Golfcarts, eine unterbrechungsfreie Stromversorgung mit parallelen Halbleiterschaltern, ein Schaltnetzteil, eine Primärstufe eines Schaltnetzteils, ein Synchrongleichrichter, eine Primärstufe eines DC-AC-Wandlers, eine Sekundärstufe eines DC-AC-Wandlers, eine Primärstufe eines DC-DC-Wandlers, ein Teil des Solarstromwandlers oder ein hart geschalteter oder resonanter Telekommunikations-Brick-Wandler, ein Ladegerät, ein Adapter, eine Server-Stromversorgung oder ein Telekommunikations-Gleichrichter sein kann.
  • Die elektrische Baugruppe 590 kann zwei identische Halbleitervorrichtungen 500 wie oben beschrieben enthalten. Die Halbleitervorrichtungen 500 können IGFETs sein, und die Lastpfade der beiden Halbleitervorrichtungen 500 sind zwischen einem ersten Versorgungsanschluss A und einem zweiten Versorgungsanschluss B elektrisch in Reihe angeordnet. Die Versorgungsanschlüsse A, B können eine DC-(Gleichstrom-)Spannung oder eine AC-(Wechselstrom-)Spannung bereitstellen. Der Netzwerkknoten NN zwischen den beiden Halbleitervorrichtungen 500 kann beispielsweise mit einer induktiven Last, die eine Wicklung eines Transformators oder eine Motorwicklung sein kann, oder mit einem Referenzpotential einer elektronischen Schaltung elektrisch verbunden sein. Die elektrische Baugruppe kann ferner eine Steuerschaltung 520 enthalten, die dafür eingerichtet ist, ein Steuersignal zum abwechselnden Ein- und Ausschalten der Halbleitervorrichtungen 500 bereitzustellen, und eine Gate-Treiberschaltung 510, die durch die Steuerschaltung 520 gesteuert wird und mit Gateanschlüssen G der Halbleitervorrichtungen 500 elektrisch verbunden ist.
  • Die elektrische Baugruppe 590 kann ein Motorantrieb mit den in einer Halbbrückenkonfiguration elektrisch angeordneten Halbleitervorrichtungen 500 sein, wobei der Netzwerkknoten NN mit einer Motorwicklung elektrisch verbunden ist und die Versorgungsanschlüsse A, B eine Gleichspannung bereitstellen.
  • Gemäß einer anderen Ausführungsform kann die elektrische Baugruppe 590 eine primärseitige Stufe eines Schaltnetzteils sein, wobei die Versorgungsanschlüsse A, B der elektrischen Baugruppe 590 eine Wechselspannung einer Eingangsfrequenz bereitstellen. Der Netzwerkknoten NN ist mit einer Primärwicklung eines Transformators elektrisch verbunden.
  • Die elektrische Baugruppe 590 kann ein Synchrongleichrichter eines Schaltnetzteils sein, wobei die Versorgungsanschlüsse A, B mit einer Sekundärwicklung des Transformators verbunden sind und der Netzwerkknoten NN mit einem Referenzpotential der elektronischen Schaltung an der Sekundärseite des Schaltnetzteils elektrisch verbunden ist.
  • Gemäß einer weiteren Ausführungsform kann die elektrische Baugruppe 590 eine primärseitige Stufe eines DC-DC-Wandlers sein, zum Beispiel eines Leistungsoptimierers oder eines Mikro-Inverters für Anwendungen, die Photovoltaikzellen einschlie-ßen, wobei die Versorgungsanschlüsse A, B, der elektrischen Baugruppe 590 eine Gleichspannung bereitstellen und der Netzwerkknoten NN mit einem induktiven Speicherelement elektrisch verbunden ist.
  • Gemäß einer anderen Ausführungsform kann die elektrische Baugruppe 590 eine sekundärseitige Stufe eines DC-DC-Wandlers sein, z.B. eines Leistungsoptimierers oder eines Mikro-Inverters für Anwendungen, die Photovoltaikzellen einschlie-ßen, wobei die elektrische Baugruppe 590 den Versorgungsanschlüssen A, B eine Ausgangsspannung bereitstellt und wobei der Netzwerkknoten NN mit dem induktiven Speicherelement elektrisch verbunden ist.
  • Gemäß einer weiteren Ausführungsform sind beide Zweige, über welche der Laststrom abwechselnd fließt, geerdet. Es ist auch möglich, dass der Laststrom abwechselnd über mehr als zwei Zweige fließt.

Claims (24)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit breiter Bandlücke, wobei das Verfahren umfasst: Bestimmen eines Satzes von Auslegungsparametern für zumindest eine einer Transistorzelle (TC) und einer Driftstruktur (130) der Halbleitervorrichtung mit breiter Bandlücke, in dem eine Prozessorvorrichtung und/oder Modell-Transistorzellen genutzt werden, so dass eine Einschaltzustand-Ausfallrate und eine Ausschaltzustand-Ausfallrate eines Gatedielektrikums (159) der Transistorzelle (TC) innerhalb einer gleichen Größenordnung für eine vordefinierte Gate-Source-Spannung im Einschaltzustand (VGS,on), eine vordefinierte Gate-Source-Spannung im Ausschaltzustand (VGS,off) und eine vordefinierte Drain-Source-Spannung im Ausschaltzustand (VDS,off) liegen.
  2. Verfahren nach Anspruch 1, ferner umfassend: Ausbilden der Driftstruktur (130) und der Transistorzelle (TC) gemäß dem Satz von Auslegungsparametern in Vorrichtungsgebieten (710) eines Halbleitersubstrats (700) mit breiter Bandlücke.
  3. Verfahren nach Anspruch 2, wobei das Halbleitersubstrat (700) mit breiter Bandlücke ein Siliziumcarbidsubstrat ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, ferner umfassend: Bestimmen der Einschaltzustand-Ausfallrate basierend auf einer gesamten Gatedielektrikumsfläche (AG,on), in der ein Spannungsabfall (VDk,on) im Einschaltzustand über das Gatedielektrikum (159) um nicht mehr als ±1 V von der Gate-Source-Spannung im Einschaltzustand (VGS,on) abweicht.
  5. Verfahren nach Anspruch 4, ferner umfassend: Bestimmen der Ausschaltzustand-Ausfallzeit basierend auf einer partiellen Gatedielektrikumsfläche (AG,off) und auf einem durchschnittlichen Spannungsabfall (VDk,off) in der partiellen Gatedielektrikumsfläche (AG,off) in einem Ausschaltzustand, wobei die partielle Gatedielektrikumsfläche (AG,off) höchstens einen drainseitigen Bereich (1591) umfasst, in welchem das Gatedielektrikum (159) an die Driftstruktur (130) grenzt.
  6. Verfahren nach Anspruch 5, wobei die partielle Gatedielektrikumsfläche (AG,off) der drainseitige Bereich (1591) ist.
  7. Verfahren nach Anspruch 5, wobei die partielle Gatedielektrikumsfläche (AG,off) eine Fläche ist, in der ein Absolutwert eines lokalen Spannungsabfalls über den drainseitigen Bereich (1591) höher als ein Absolutwert der Gate-Source-Spannung im Ausschaltzustand (VGS,off) ist.
  8. Verfahren nach Anspruch 5, wobei die partielle Gatedielektrikumsfläche (AG,off) gleich einem schwach abgeschirmten Teilabschnitt des drainseitigen Bereichs (1591) gesetzt wird, wobei ein lokaler Spannungsabfall über das Gatedielektrikum (159) in dem schwach abgeschirmten Teilabschnitt zumindest 90 % eines maximalen lokalen Spannungsabfalls in dem schwach abgeschirmten Teilabschnitt beträgt.
  9. Verfahren nach einem der Ansprüche 5 bis 8, wobei der Satz von Auslegungsparametern so bestimmt wird, dass der durchschnittliche Spannungsabfall (VDk,off) im Ausschaltzustand um nicht mehr als ±2 V von einer Summe der Gate-Source-Spannung im Einschaltzustand (VGS,on) und eines Produkts von 1 V und eines Logarithmus eines Verhältnisses der gesamten Gatedielektrikumsfläche (AG,on) und der partiellen Gatedielektrikumsfläche (AG,off) wie folgt abweicht: − 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n A G , o f f ) ≤ V D k , o f f ≤ + 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n A G , o f f )
    Figure DE102017110508B4_0006
  10. Verfahren nach einem der Ansprüche 5 bis 8, wobei der Satz von Auslegungsparametern so bestimmt wird, dass der durchschnittliche Spannungsabfall (VDk,off) im Ausschaltzustand um nicht mehr als ±2 V von einer Summe der Gate-Source-Spannung im Einschaltzustand (VGS,on) und eines Produkts von 1 V und eines Logarithmus eines Produkts eines Verhältnisses der gesamten Gatedielektrikumsfläche (AG,on) und der partiellen Gatedielektrikumsfläche (AG,on) und eines Verhältnisses einer abgeschätzten gesamten Einschaltzeit (ton) der Halbleitervorrichtung (500) zu einer abgeschätzten gesamten Ausschaltzeit (toff) der Halbleitervorrichtung (500) wie folgt abweicht: − 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n ⋅ t o n A G , o f f ⋅ t o f f ) ≤ V D k , o f f ≤ + 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n ⋅ t o n A G , o f f ⋅ t o f f ) .
    Figure DE102017110508B4_0007
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei die Driftstruktur (130) eine Driftzone (131) und einen Verbindungsbereich (135) umfasst, der an die Driftzone (131) grenzt und an eine Gatestruktur (150) grenzt, die das Gatedielektrikum (159) aufweist, und wobei die Auslegungsparameter einen oder mehrere einer ersten vertikalen Ausdehnung (Vph) des Verbindungsbereichs (135), einer Netto-Dotierung (Nph) im Verbindungsbereich (135), einer lateralen Ausdehnung Wph des Verbindungsbereichs (135), einer lateralen Distanz (Xph) zwischen einem Rand des Verbindungsbereichs (135) und einer Mittelachse der Gatestruktur (150), einer vertikalen Ausdehnung (Vdr) der Driftzone (131), einer Netto-Driftzonendotierung (NDr) und einer Dicke und einer Zusammensetzung des Gatedielektrikums (159) umfassen.
  12. Verfahren nach Anspruch 11, wobei die Gatestruktur (150) eine Graben-Gatestruktur ist, die sich von einer ersten Oberfläche (101) in einen Halbleiterkörper (100) erstreckt, der die Driftstruktur (130) aufweist, und wobei die Auslegungsparameter zumindest eines einer Distanz (Vepi) zwischen der ersten Oberfläche (101) und dem Verbindungsbereich (135), einer vertikalen Ausdehnung (Vtr) der Gatestruktur (150), einer ersten Dicke (thsw) des Gatedielektrikums (159) entlang Seitenwänden der Gatestruktur (150), einer zweiten Dicke (thbo) des Gatedielektrikums (159) entlang einem Boden der Gatestruktur (150) und eines Innenradius (rgd) einer Krümmung zwischen einer Seitenwand (191) und dem Boden der Gatestruktur (150) in einem direkt an den Verbindungsbereich (135) grenzenden Gebiet umfassen.
  13. Halbleitervorrichtung, umfassend: eine Gatestruktur (150) mit einem Gatedielektrikum (159), das eine Gateelektrode (155) von einem Halbleiterkörper (100) trennt; und eine Driftstruktur (130) mit einer Driftzone (131) und einem Verbindungsbereich (135), der an einen drainseitigen Bereich (1591) des Gatedielektrikums (159) grenzt; wobei Auslegungsparameter des Verbindungsbereichs (135), der Driftzone (131), der Gatestruktur (150) und des Gatedielektrikums (159) so ausgewählt werden, dass eine Einschaltzustand-Ausfallrate des Gatedielektrikums (159) und eine Ausschaltzustand-Ausfallrate des Gatedielektrikums (159) innerhalb einer gleichen Größenordnung liegen, und dass der durchschnittliche Zustandsspannungsabfall (VDk,off) im drainseitigen Bereich (1591) im Ausschaltzustand um nicht mehr als ±2V von einer Summe der Gate-Source-Spannung im Einschaltzustand (VGS,on) und eines Produkts von 1 V und eines Logarithmus eines Verhältnisses der gesamten Gatedielektrikumsfläche (AG,on) und der partiellen Gatedielektrikumsfläche (AG,off) gemäß − 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n A G , o f f ) ≤ V D k , o f f ≤ + 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n A G , o f f ) .
    Figure DE102017110508B4_0008
    abweicht.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die Einschaltzustand-Ausfallrate von einer gesamten Gatedielektrikumsfläche (AG,on) abhängt, in der ein Spannungsabfall (VDk,on) im Einschaltzustand über das Gatedielektrikum (159) um nicht mehr als ±1 V von einer Gate-Source-Spannung im Einschaltzustand (VGS,on) abweicht und die Ausschaltzustand-Ausfallrate von einer partiellen Gatedielektrikumsfläche (AG,off) und von einem durchschnittlichen Spannungsabfall (VDk,off) in der partiellen Gatedielektrikumsfläche (AG,off) in einem Ausschaltzustand abhängt, wobei die partielle Gatedielektrikumsfläche (AG,off) höchstens den drainseitigen Bereich (1591) umfasst.
  15. Halbleitervorrichtung nach einem der Ansprüche 13 bis 14, wobei der Halbleiterkörper (100) aus Siliziumcarbid besteht.
  16. Halbleitervorrichtung nach einem der Ansprüche 13 bis 15, wobei die Gatestruktur (150) eine Graben-Gatestruktur ist, die sich von einer ersten Oberfläche (101) in den Halbleiterkörper (100) erstreckt.
  17. Halbleitervorrichtung nach Anspruch 16, ferner umfassend: ein Bodygebiet (120), einen ersten pn-Übergang (pn1) mit dem Verbindungsbereich (135) und einen zweiten pn-Übergang (pn2) mit einem Sourcegebiet (110) bildend, das in einem Mesabereich (190) des Halbleiterkörpers (100) entlang einer aktiven Seitenwand (191) parallel zu einer Hauptkristallebene des Halbleiterkörpers (100) ausgebildet ist.
  18. Halbleitervorrichtung nach einem der Ansprüche 16 und 17, ferner umfassend: einen Abschirmbereich (145), der einen pn-Übergang mit dem Verbindungsbereich (135) bildet, wobei eine vertikale Projektion des Abschirmbereichs (145) mit der Gatestruktur (150) überlappt.
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, ferner umfassend: ein Diodengebiet (140), das einen pn-Übergang mit der Driftstruktur (130) bildet, wobei sich das Diodengebiet (140) von der ersten Oberfläche (101) in den Halbleiterkörper (100) erstreckt und den Abschirmbereich (145) umfasst.
  20. Halbleitervorrichtung nach Anspruch 19, wobei das Diodengebiet (140) an eine Seitenwand der Gatestruktur (150) grenzt.
  21. Halbleitervorrichtung nach Anspruch 18, ferner umfassend: eine tiefe Kontaktstruktur (315), die sich von der ersten Oberfläche (101) in den Halbleiterkörper (100) erstreckt und direkt an den Abschirmbereich (145) grenzt.
  22. Halbleitervorrichtung nach Anspruch 13, wobei die Auslegungsparameter so ausgewählt werden, dass das Verhältnis einer Einschaltzustand-Ausfallrate und einer Ausschaltzustand-Ausfallrate innerhalb der gleichen Größenordnung für einen vordefinierten Bereich einer Drain-Source-Spannung im Ausschaltzustand (VDS,off) liegt, der einem Bereich eines maximalen elektrischen Feldes in der Driftstruktur (130) von 50 % bis 90 % eines elektrischen Durchbruchfeldes eines Halbleitermaterials des Halbleiterkörpers (100) entspricht.
  23. Elektronische Schaltung, umfassend: eine Gate-Treiberschaltung (510), die dafür eingerichtet ist, ein Gatesignal mit einer Gate-Source-Spannung im Einschaltzustand (VGS,on) und einer Gate-Source-Spannung im Ausschaltzustand (VGS,off) an einem Ausgangsanschluss abzugeben; und eine Halbleitervorrichtung (500), die umfasst: einen Gateanschluss (G), der mit dem Ausgangsanschluss elektrisch gekoppelt ist; eine Gatestruktur (150), die ein Gatedielektrikum (159) umfasst, das eine Gateelektrode (155)von einem Halbleiterkörper (100) trennt, wobei die Gateelektrode (155) mit dem Gateanschluss (G) elektrisch verbunden ist; und eine Driftstruktur (130) mit einer Driftzone (131) und einem Verbindungsbereich (135), der direkt an einen drainseitigen Bereich (1591) des Gatedielektrikums (159) grenzt; wobei Auslegungsparameter des Verbindungsbereichs (135), der Driftzone (131), der Gatestruktur (150) und des Gatedielektrikums (159) so ausgewählt werden, dass eine Einschaltzustand-Ausfallrate des Gatedielektrikums (159) und eine Ausschaltzustand-Ausfallrate des Gatedielektrikums (159) innerhalb einer gleichen Größenordnung liegen, und dass ein durchschnittlicher Spannungsabfall (VDk,off) im Ausschaltzustand im drainseitigen Bereich (1591) um nicht mehr als ±2 V von einer Summe einer im Einschaltzustand angelegten Gate-Source-Spannung (VGS,on)und eines Produkts von 1 V und eines Logarithmus eines Verhältnisses einer gesamten Gatedielektrikumsfläche (AG,on) und einer partiellen Gatedielektrikumsfläche (AG,off) gemäß: − 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n A G , o f f ) ≤ V D k , o f f ≤ + 2 V + V G S , o n + 1 [ V ] ⋅ ln ( A G , o n A G , o f f ) .
    Figure DE102017110508B4_0009
    abweicht.
  24. Verfahren zum Auslegen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bestimmen, indem eine Prozessorvorrichtung und/oder Modell-Transistorzellen verwendet werden, eines Satzes von Auslegungsparametern für eine Transistorzelle (TC) und eine Driftstruktur (130), wobei eine Einschaltzustand-Ausfallrate und eine Ausschaltzustand-Ausfallrate eines Gatedielektrikums (159) der Transistorzelle (TC) innerhalb einer gleichen Größenordnung für eine vordefinierte Gate-Source-Spannung im Einschaltzustand (VGS,on), eine vordefinierte Gate-Source-Spannung im Ausschaltzustand (VGS,off) und eine vordefinierte Drain-Source-Spannung im Ausschaltzustand (VDS,off) liegen.
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