KR20120090813A - Voltage regulator - Google Patents

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KR20120090813A
KR20120090813A KR1020120010693A KR20120010693A KR20120090813A KR 20120090813 A KR20120090813 A KR 20120090813A KR 1020120010693 A KR1020120010693 A KR 1020120010693A KR 20120010693 A KR20120010693 A KR 20120010693A KR 20120090813 A KR20120090813 A KR 20120090813A
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KR1020120010693A
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Inventor
헹 소체아트
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세이코 인스트루 가부시키가이샤
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Abstract

PURPOSE: A voltage regulator is provided to improve a ripple removal rate by connecting the output of a ripple removal rate improvement circuit to an MOS transistor. CONSTITUTION: A voltage regulator comprises an error amplification circuit. The error amplification circuit amplifies the difference between partial voltage of voltage outputted from an output transistor and reference voltage and outputs the amplified voltage to control a gate of the output transistor. The error amplification circuit has a ripple removal rate improvement circuit(203). The ripple removal rate improvement circuit is composed of a resistance(201) and a capacity(202).

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}Voltage Regulator {VOLTAGE REGULATOR}

본 발명은, 볼티지 레귤레이터에 관한 것으로, 보다 상세하게는 볼티지 레귤레이터의 리플 제거율의 개선에 관한 것이다.The present invention relates to a voltage regulator, and more particularly, to an improvement in the ripple removal rate of a voltage regulator.

종래의 볼티지 레귤레이터에 대해 설명한다. 도 10 은, 종래의 볼티지 레귤레이터를 나타내는 회로도이다.A conventional voltage regulator will be described. 10 is a circuit diagram showing a conventional voltage regulator.

종래의 볼티지 레귤레이터는, 기준 전압 회로 (601) 와, 오차 증폭 회로 (602) 와, 출력 회로 (603) 와, 출력 분압 회로 (604) 와, 리플 제거율 개선 회로 (610) 로 구성되어 있다. 리플 제거율 개선 회로 (610) 는, 저항 (611, 612) 과, 용량 (613) 으로 구성되어 있다. 출력 분압 회로 (604) 는, 저항 (614 와 615) 으로 구성되어 있다. The conventional voltage regulator is composed of a reference voltage circuit 601, an error amplifier circuit 602, an output circuit 603, an output voltage divider circuit 604, and a ripple removal rate improvement circuit 610. The ripple removal rate improvement circuit 610 is composed of resistors 611 and 612 and a capacitor 613. The output voltage divider circuit 604 is composed of resistors 614 and 615.

다음으로 동작에 대해 설명한다. 리플 제거율 개선 회로의 출력인 캔슬 신호 Vc 는 이하의 식으로 나타낸다.Next, the operation will be described. The cancel signal Vc, which is an output of the ripple rejection rate improvement circuit, is represented by the following equation.

Figure pat00001
Figure pat00001

Figure pat00002
Figure pat00002

여기서, Cg616 은 트랜지스터 (616) 의 게이트 용량, R 은 저항 (614 와 615) 의 병렬 저항값, R611 은 저항 (611) 의 저항값, R612 는 저항 (612) 의 저항값, C613 은 용량 (613) 의 용량값이다. 식 (2) 는 Cg616 에 의존하여 수 10 ㎑ 이하의 주파수에서는 R 로 정해지는 임피던스에 근사할 수 있다. 더욱 높은 주파수에서는, 식 (2) 는 제로에 가까워지므로, 캔슬 신호는 작아져 작용이 없어진다.Where Cg616 is the gate capacitance of transistor 616, R is the parallel resistance of resistors 614 and 615, R611 is the resistance of resistor 611, R612 is the resistance of resistor 612, and C613 is the capacitance 613. Capacity value. Equation (2) can approximate the impedance determined by R at a frequency of several 10 Hz or less depending on Cg616. At higher frequencies, equation (2) approaches zero, so the cancel signal becomes smaller and no action is taken.

위상 전진은, 용량 (613) 의 값에 의존하여 변화하는데, 10 ㎑ 부근에서는 아직 90 도 앞선 상태이다. 용량 (613) 의 값을, 제 3 극점에 의한 위상 지연을 없애도록 설정하면, 위상 지연을 캔슬할 수 있다. 캔슬 신호 Vc 의 진폭은, 저항 (613 과 614) 의 비 (比) 및 C 와 R 의 임피던스비로 맞출 수 있다. 이 캔슬 신호 Vc 를 오차 증폭기의 입력에 넣으면, 캔슬 동작을 실현시킬 수 있다.The phase advance changes depending on the value of the capacitor 613, but is still 90 degrees near 10 Hz. If the value of the capacitor 613 is set so as to eliminate the phase delay caused by the third pole point, the phase delay can be canceled. The amplitude of the cancellation signal Vc can be matched by the ratio of the resistors 613 and 614 and the impedance ratio of C and R. If the cancel signal Vc is put at the input of the error amplifier, the cancel operation can be realized.

식 (1) 에 있어서, R611 을 무한대로 하면 (R611/(R611+R612)) 는 1 에 한없이 가까워져 용량 (613) 을 직접 접속한 상태가 된다. 이 때, 용량 (613) 은 매우 미소한 용량 fF 의 오더가 되는데, 반도체 기판 상이면 그러한 미소 용량이어도 문제없이 제조 가능하다 (예를 들어, 특허문헌 1 참조).In Formula (1), when R611 is made infinite, (R611 / (R611 + R612)) will be close to 1, and it will be in the state which connected the capacity | capacitance 613 directly. At this time, the capacity 613 becomes an order of very small capacity fF, and if it is on a semiconductor substrate, even such a small capacity can be produced without a problem (see Patent Document 1, for example).

국제 공개 제2003/091817호 (도 10)International Publication No. 2003/091817 (FIG. 10)

그러나, 종래의 기술에서는, 캔슬 신호 Vc 는 피드백 회로의 임피던스에도 의존하기 때문에, 출력 전압이 변할 때마다 트리밍 등에 의한 재조정이 필요해져, 양산에 적합하지 않다는 과제가 있었다.However, in the prior art, since the cancel signal Vc also depends on the impedance of the feedback circuit, it is necessary to readjust by trimming or the like every time the output voltage changes, and there is a problem that it is not suitable for mass production.

본 발명은, 상기 과제를 감안하여 이루어져, 출력 전압마다 트리밍 등에 의한 재조정을 필요로 하지 않는 리플 제거율 개선 회로를 갖는 볼티지 레귤레이터를 제공한다.The present invention has been made in view of the above problems, and provides a voltage regulator having a ripple removal rate improvement circuit that does not require readjustment by trimming or the like for each output voltage.

본 발명은, 기준 전압 회로와, 출력 트랜지스터와, 출력 트랜지스터가 출력하는 전압을 분압한 분압 전압과 기준 전압 회로의 기준 전압의 차이를 증폭하여 출력하고, 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로를 구비한 볼티지 레귤레이터로서, 오차 증폭 회로는, 커런트미러부의 트랜지스터의 백게이트에 접속되는 리플 제거율 개선 회로를 구비한 것을 특징으로 한다.The present invention provides an error amplifier circuit for amplifying a difference between a reference voltage circuit, an output transistor, a divided voltage obtained by dividing a voltage output by an output transistor, and a reference voltage of a reference voltage circuit, and controlling a gate of the output transistor. The provided voltage regulator is characterized in that the error amplifier circuit includes a ripple removal rate improvement circuit connected to the back gate of the transistor of the current mirror portion.

본 발명의 리플 제거율 개선 회로를 구비한 볼티지 레귤레이터는, 출력 전압에 의존하지 않고 높은 리플 제거율을 얻을 수 있다. 또, 저소비 전력화도 실현할 수 있어 간단한 구성으로 동작시킬 수 있다. The voltage regulator provided with the ripple removal rate improvement circuit of the present invention can obtain a high ripple removal rate without depending on the output voltage. In addition, it is possible to realize low power consumption, and to operate with a simple configuration.

도 1 은 볼티지 레귤레이터를 나타내는 회로도이다.
도 2 는 제 1 실시형태의 리플 제거율 개선 회로를 포함하는 1 단의 오차 증폭 회로를 나타내는 회로도이다.
도 3 은 제 1 실시형태의 리플 제거율 개선 회로를 포함하는 2 단의 오차 증폭 회로를 나타내는 회로도이다.
도 4 는 제 2 실시형태의 리플 제거율 개선 회로를 포함하는 1 단의 오차 증폭 회로를 나타내는 회로도이다.
도 5 는 제 2 실시형태의 리플 제거율 개선 회로를 포함하는 2 단의 오차 증폭 회로를 나타내는 회로도이다.
도 6 은 제 ３ 실시형태의 리플 제거율 개선 회로를 포함하는 2 단의 오차 증폭 회로를 나타내는 회로도이다.
도 7 은 제 ３ 실시형태의 리플 제거율 개선 회로를 포함하는 1 단의 오차 증폭 회로를 나타내는 회로도이다.
도 8 은 제 ４ 실시형태의 리플 제거율 개선 회로를 포함하는 2 단의 오차 증폭 회로를 나타내는 회로도이다.
도 9 는 제 ４ 실시형태의 리플 제거율 개선 회로를 포함하는 1 단의 오차 증폭 회로를 나타내는 회로도이다.
도 10 은 종래의 리플 제거율 개선 회로를 포함하는 볼티지 레귤레이터를 나타내는 회로도이다.1 is a circuit diagram illustrating a voltage regulator.
FIG. 2 is a circuit diagram showing a single stage error amplifier circuit including the ripple cancellation ratio improvement circuit according to the first embodiment. FIG.
3 is a circuit diagram showing a two-stage error amplifier circuit including the ripple removal rate improvement circuit according to the first embodiment.
FIG. 4 is a circuit diagram showing a first stage error amplifier circuit including the ripple cancellation ratio improvement circuit according to the second embodiment.
5 is a circuit diagram showing a two-stage error amplifier circuit including the ripple removal rate improvement circuit according to the second embodiment.
FIG. 6 is a circuit diagram showing a two-stage error amplifier circuit including the ripple removal rate improvement circuit according to the third embodiment.
FIG. 7 is a circuit diagram showing a one-step error amplifier circuit including the ripple removal rate improvement circuit according to the third embodiment. FIG.
FIG. 8 is a circuit diagram showing a two-stage error amplifier circuit including the ripple removal rate improvement circuit according to the fourth embodiment.
FIG. 9 is a circuit diagram showing a first stage error amplifying circuit including the ripple removal rate improving circuit according to the fourth embodiment.
10 is a circuit diagram showing a voltage regulator including a conventional ripple removal rate improvement circuit.

본 발명을 실시하기 위한 형태에 대해, 도면을 참조하여 설명한다. EMBODIMENT OF THE INVENTION The form for implementing this invention is demonstrated with reference to drawings.

실시예 1Example 1

도 1 은, 볼티지 레귤레이터의 회로도이다. 볼티지 레귤레이터는, 기준 전압 회로 (101) 와, 차동 (差動) 증폭 회로 (102) 와, PMOS 트랜지스터 (106) 와, 저항 (108, 109) 과, 그라운드 단자 (100) 와, 출력 단자 (121) 와, 전원 단자 (150) 로 구성되어 있다. 1 is a circuit diagram of a voltage regulator. The voltage regulator includes a reference voltage circuit 101, a differential amplifier circuit 102, a PMOS transistor 106, resistors 108 and 109, a ground terminal 100, and an output terminal ( 121 and a power supply terminal 150.

오차 증폭 회로 (102) 는, 반전 입력 단자는 기준 전압 회로 (101) 에 접속되고, 비반전 입력 단자는 저항 (108 과 109) 의 접속점에 접속되고, 출력 단자는 PMOS 트랜지스터 (106) 의 게이트에 접속된다. 기준 전압 회로 (101) 의 타방의 단자는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (106) 는, 소스는 전원 단자 (150) 에 접속되고, 드레인은 출력 단자 (121) 및 저항 (108) 의 다른 일방에 접속된다. 저항 (109) 의 타방의 단자는 그라운드 단자 (100) 에 접속된다.The error amplifier circuit 102 has an inverting input terminal connected to the reference voltage circuit 101, a non-inverting input terminal connected to a connection point of the resistors 108 and 109, and an output terminal connected to the gate of the PMOS transistor 106. Connected. The other terminal of the reference voltage circuit 101 is connected to the ground terminal 100. The PMOS transistor 106 has a source connected to the power supply terminal 150, and a drain connected to the output terminal 121 and the other of the resistor 108. The other terminal of the resistor 109 is connected to the ground terminal 100.

도 2 는, 제 1 실시형태의 리플 제거율 개선 회로를 포함하는 오차 증폭 회로 (102) 의 회로도이다. 오차 증폭 회로 (102) 는, NMOS 트랜지스터 (211, 212) 와, PMOS 트랜지스터 (213, 214) 와, 바이어스 회로 (216) 와, 리플 제거율 개선 회로 (203) 로 구성되어 있다. 리플 제거율 개선 회로 (203) 는, 저항 (201) 과 용량 (202) 으로 구성되어 있다.2 is a circuit diagram of an error amplifier circuit 102 including the ripple removal rate improvement circuit of the first embodiment. The error amplifier circuit 102 includes the NMOS transistors 211 and 212, the PMOS transistors 213 and 214, the bias circuit 216, and the ripple removal rate improvement circuit 203. The ripple removal rate improvement circuit 203 is composed of a resistor 201 and a capacitor 202.

NMOS 트랜지스터 (211) 는, 게이트는 반전 입력 단자 (221) 에 접속되고, 드레인은 PMOS 트랜지스터 (213) 의 드레인 및 게이트와 PMOS 트랜지스터 (214) 의 게이트에 접속되고, 소스는 바이어스 회로 (216) 에 접속된다. PMOS 트랜지스터 (213) 는, 소스는 전원 단자 (150) 에 접속되고, 백게이트는 저항 (201) 과 용량 (202) 의 접속점에 접속된다. 저항 (201) 의 타방의 단자는 전원 단자 (150) 에 접속되고, 용량 (202) 의 타방의 단자는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (214) 는, 드레인은 NMOS 트랜지스터 (212) 의 드레인 및 출력 단자 (223) 에 접속되고, 소스는 전원 단자 (150) 에 접속된다. NMOS 트랜지스터 (212) 는, 게이트는 비반전 입력 단자 (222) 에 접속되고, 소스는 바이어스 회로 (216) 에 접속된다. 바이어스 회로 (216) 의 타방의 단자는 그라운드 단자 (100) 에 접속된다.The NMOS transistor 211 has a gate connected to an inverting input terminal 221, a drain connected to a drain and a gate of the PMOS transistor 213, and a gate of the PMOS transistor 214, and a source connected to the bias circuit 216. Connected. The PMOS transistor 213 has a source connected to the power supply terminal 150, and a back gate connected to the connection point of the resistor 201 and the capacitor 202. The other terminal of the resistor 201 is connected to the power supply terminal 150, and the other terminal of the capacitor 202 is connected to the ground terminal 100. The PMOS transistor 214 has a drain connected to the drain and output terminal 223 of the NMOS transistor 212, and a source connected to the power supply terminal 150. The NMOS transistor 212 has a gate connected to the non-inverting input terminal 222, and a source connected to the bias circuit 216. The other terminal of the bias circuit 216 is connected to the ground terminal 100.

다음으로, 제 1 실시형태의 볼티지 레귤레이터의 동작에 대해 설명한다.Next, the operation of the voltage regulator of the first embodiment will be described.

저항 (108 과 109) 은, 출력 단자 (121) 의 전압인 출력 전압 Vout 를 분압하고, 분압 전압 Vfb 를 출력한다. 차동 증폭 회로 (102) 는 기준 전압 회로 (101) 의 출력 전압 Vref 와 분압 전압 Vfb 를 비교하여, 출력 전압 Vout 가 일정해지도록 출력 트랜지스터 (106) 의 게이트 전압을 제어한다. 출력 전압 Vout 가 소정 전압보다 높으면, 분압 전압 Vfb 가 기준 전압 Vref 보다 높아진다. 그리고 차동 증폭 회로 (102) 의 출력 신호 (출력 트랜지스터 (106) 의 게이트 전압) 가 높아져, 출력 트랜지스터 (106) 는 오프되어 가고, 출력 전압 Vout 는 낮아진다. 이렇게 하여, 출력 전압 Vout 를 일정해지도록 제어한다. 또, 출력 전압 Vout 가 소정 전압보다 낮으면, 상기와 반대의 동작을 하여, 출력 전압 Vout 는 높아진다. 이렇게 하여, 출력 전압 Vout 가 일정해지도록 제어한다.The resistors 108 and 109 divide the output voltage Vout which is the voltage of the output terminal 121, and output the divided voltage Vfb. The differential amplifier circuit 102 compares the output voltage Vref of the reference voltage circuit 101 with the divided voltage Vfb and controls the gate voltage of the output transistor 106 so that the output voltage Vout is constant. When the output voltage Vout is higher than the predetermined voltage, the divided voltage Vfb becomes higher than the reference voltage Vref. The output signal of the differential amplifier circuit 102 (the gate voltage of the output transistor 106) becomes high, the output transistor 106 is turned off, and the output voltage Vout is lowered. In this way, the output voltage Vout is controlled to be constant. When the output voltage Vout is lower than the predetermined voltage, the reverse operation is performed, and the output voltage Vout becomes high. In this way, the output voltage Vout is controlled to be constant.

PMOS 트랜지스터 (213, 214) 는 오차 증폭 회로 (102) 의 커런트미러부의 트랜지스터로서 동작한다. 전원 단자 (150) 에 리플이 발생될 때, 리플 제거율 개선 회로 (203) 는 전원 단자 (150) 에 나타나는 리플을 검출하여 커런트미러부의 트랜지스터인 PMOS 트랜지스터 (213) 의 백게이트에 입력한다. 동작 개념으로는, 오차 증폭 회로의 커런트미러부의 트랜지스터의 기판 바이어스를 전원 단자 (150) 의 전압에 따라 제어하고, 저주파수 영역으로부터 중주파수 영역의 약 10 ㎑ 부근까지, 출력 단자 (121) 의 전압과 전원 단자 (150) 의 전압의 변동을 서로 없애도록 작동한다. 도 2 에서는, 커런트미러부의 트랜지스터는 PMOS 이고, 전원 단자 (150) 의 전압에 대해 기판 전압이 낮아지면, 외관상, 임계값 전압이 낮아진다. 전원 단자 (150) 의 전압이 교류적으로 증가할 때, 저항 (201) 과 용량 (202) 에 의해, PMOS 트랜지스터 (213) 의 기판 바이어스는 저하된다. 기판 효과로 PMOS 트랜지스터 (213) 의 임계값 전압이 저하되고, PMOS 트랜지스터 (213) 를 흐르는 전류가 증가한다. 이로써, PMOS 트랜지스터 (213) 의 드레인 전압이 상승하게 된다. PMOS 트랜지스터 (213 과 214) 는 커런트?미러 구성으로 되어 있기 때문에, 양 트랜지스터의 드레인 전류가 동일해지도록, 오차 증폭 회로의 출력 전압도 상승한다. 이 결과, 오차 증폭 회로의 출력 전압은, 전원 단자 (150) 의 전압에 추종하여 상승 또는 강하한다. 저항 (201) 과 용량 (202) 을 조정함으로써, 전원 단자 (150) 의 전압에 대한 기판 바이어스의 변동의 기울기가 변화하고, 전원 단자 (150) 의 전압의 증가에 따른 레귤레이터의 출력 단자 (121) 의 전압의 증가를 정확히 서로 없애도록, 저항 (201) 과 용량 (202) 의 값을 맞추면 된다. 이렇게 하여, 출력 단자 (121) 에 나타나는 리플을 전원 단자 (150) 에 나타나는 리플로 상쇄하여, 10 ㎑ 부근까지 리플 제거율을 개선할 수 있다. 리플 제거율 개선 회로 (203) 의 출력은 피드백 회로의 임피던스의 영향을 받지 않기 때문에, 출력 전압마다 트리밍을 하지 않고 리플 제거율을 개선할 수 있다. 또, 리플 제거율 개선 회로 (203) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.The PMOS transistors 213 and 214 operate as transistors in the current mirror portion of the error amplifier circuit 102. When a ripple occurs in the power supply terminal 150, the ripple removal rate improvement circuit 203 detects the ripple appearing in the power supply terminal 150 and inputs it to the back gate of the PMOS transistor 213 which is a transistor of the current mirror portion. In the operation concept, the substrate bias of the transistor of the current mirror portion of the error amplifying circuit is controlled in accordance with the voltage of the power supply terminal 150, and the voltage of the output terminal 121 is adjusted from the low frequency region to about 10 Hz in the middle frequency region. The voltage of the power supply terminal 150 is operated to eliminate each other. In Fig. 2, the transistor of the current mirror portion is a PMOS, and when the substrate voltage is lowered relative to the voltage of the power supply terminal 150, the threshold voltage is apparently lowered. When the voltage of the power supply terminal 150 increases alternatingly, the substrate bias of the PMOS transistor 213 is lowered by the resistor 201 and the capacitor 202. Due to the substrate effect, the threshold voltage of the PMOS transistor 213 is lowered, and the current flowing through the PMOS transistor 213 increases. As a result, the drain voltage of the PMOS transistor 213 increases. Since the PMOS transistors 213 and 214 have a current mirror configuration, the output voltage of the error amplifier circuit also increases so that the drain currents of both transistors are the same. As a result, the output voltage of the error amplifier circuit rises or falls in accordance with the voltage of the power supply terminal 150. By adjusting the resistor 201 and the capacitor 202, the inclination of the variation of the substrate bias with respect to the voltage of the power supply terminal 150 changes, and the output terminal 121 of the regulator according to the increase of the voltage of the power supply terminal 150 changes. The values of the resistor 201 and the capacitor 202 may be matched to exactly eliminate the increase in the voltage. In this way, the ripple shown in the output terminal 121 can cancel the ripple shown in the power supply terminal 150, and the ripple removal rate can be improved to around 10 Hz. Since the output of the ripple removal rate improvement circuit 203 is not affected by the impedance of the feedback circuit, the ripple removal rate can be improved without trimming for each output voltage. In addition, since the ripple removal rate improvement circuit 203 does not have a path through which a current flows, low power consumption can be realized.

상기 서술한 바와 같이, 리플 제거율 개선 회로 (203) 의 출력을 커런트미러부의 트랜지스터의 백게이트에 입력함으로써, 피드백 회로의 임피던스의 영향을 받지 않고 리플 제거율을 개선할 수 있다. 그리고, 리플 제거율 개선 회로 (203) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.As described above, by inputting the output of the ripple removal rate improvement circuit 203 into the back gate of the transistor of the current mirror portion, it is possible to improve the ripple removal rate without being affected by the impedance of the feedback circuit. Since the ripple removal rate improvement circuit 203 does not have a path through which a current flows, lower power consumption can be realized.

또한, 도 3 에 나타낸 바와 같이, 오차 증폭 회로 (102) 가 2 단 증폭인 경우에는, 커런트미러부의 다른 일방의 PMOS 트랜지스터 (214) 의 백게이트에 리플 제거율 개선 회로 (203) 의 출력을 입력한다. 즉, 오차 증폭 회로 (102) 의 증폭 회로의 단 (段) 수에 따라, 리플 제거율 개선 회로 (203) 는 PMOS 트랜지스터 (213 또는 214) 의 백게이트에 적절히 형성된다.3, when the error amplifier circuit 102 is two stage amplification, the output of the ripple removal rate improvement circuit 203 is input into the back gate of the other PMOS transistor 214 of the current mirror part. . That is, according to the number of stages of the amplifier circuit of the error amplifier circuit 102, the ripple removal rate improvement circuit 203 is appropriately formed in the back gate of the PMOS transistor 213 or 214.

실시예 2Example 2

도 4 는, 제 2 실시형태의 리플 제거율 개선 회로를 포함하는 오차 증폭 회로 (102) 의 회로도이다. 제 1 실시형태와의 차이는, 리플 제거율 개선 회로 (303) 의 출력을 입력 트랜지스터로서 동작하는 NMOS 트랜지스터 (212) 의 백게이트에 입력한 점이다.4 is a circuit diagram of an error amplifier circuit 102 including the ripple removal rate improvement circuit of the second embodiment. The difference from the first embodiment is that the output of the ripple removal rate improvement circuit 303 is input to the back gate of the NMOS transistor 212 operating as an input transistor.

접속에 관해서는, 저항 (301) 과 용량 (302) 의 접속점이 NMOS 트랜지스터 (211) 의 백게이트에 접속된다. 저항 (301) 의 타방의 단자는 그라운드 단자 (100) 에 접속되고, 용량 (302) 의 타방의 단자는 전원 단자 (150) 에 접속된다. 그 밖의 접속에 관해서는 도 2 의 제 1 실시형태와 동일하다.As for the connection, the connection point of the resistor 301 and the capacitor 302 is connected to the back gate of the NMOS transistor 211. The other terminal of the resistor 301 is connected to the ground terminal 100, and the other terminal of the capacitor 302 is connected to the power supply terminal 150. Other connections are the same as those in the first embodiment of FIG.

다음으로, 제 2 실시형태의 오차 증폭 회로 (102) 의 동작에 대해 설명한다.Next, the operation of the error amplifier circuit 102 of the second embodiment will be described.

NMOS 트랜지스터 (211, 212) 는 오차 증폭 회로 (102) 의 입력단 트랜지스터로서 동작한다. 전원 단자 (150) 에 리플이 발생될 때, 리플 제거율 개선 회로 (303) 는 전원 단자 (150) 에 나타나는 리플을 검출하여 입력단 트랜지스터인 NMOS 트랜지스터 (211) 의 백게이트에 입력한다. 동작 개념으로는, 오차 증폭 회로의 입력단 트랜지스터의 기판 바이어스를 전원 단자 (150) 의 전압에 따라 제어하고, 저주파수 영역으로부터 중주파수 영역의 약 10 ㎑ 부근까지, 출력 단자 (121) 의 전압과 전원 단자 (150) 의 전압의 변동을 서로 없애도록 작동한다. 도 4 에서는, 입력단 트랜지스터는 NMOS 이고, 그라운드 단자 (100) 의 전압에 대해 기판 전압이 높아지면, 외관상, 임계값 전압이 낮아진다. 전원 단자 (150) 의 전압이 교류적으로 증가할 때, 저항 (301) 과 용량 (302) 에 의해, NMOS 트랜지스터 (211) 의 기판 바이어스는 상승한다. 기판 효과로 NMOS 트랜지스터 (211) 의 임계값 전압이 저하되고, NMOS 트랜지스터 (211) 를 흐르는 전류가 증가한다. 이로써, NMOS 트랜지스터 (211) 의 드레인 전압이 상승하게 된다. 이것은, PMOS 트랜지스터 (213) 의 드레인 전압이기도 하다. PMOS 트랜지스터 (213 과 214) 는 커런트?미러 구성으로 되어 있기 때문에, 양 트랜지스터의 드레인 전류가 동일해지도록, 오차 증폭 회로의 출력 전압도 상승한다. 이 결과, 오차 증폭 회로의 출력 전압은, 전원 단자 (150) 의 전압에 추종하여 상승 또는 강하한다. 저항 (301) 과 용량 (302) 을 조정함으로써, 전원 단자 (150) 의 전압에 대한 기판 바이어스의 변동의 기울기가 변화하고, 전원 단자 (150) 의 전압의 증가에 따른 레귤레이터의 출력 단자 (121) 의 전압의 증가를 정확히 서로 없애도록, 저항 (301) 과 용량 (302) 의 값을 맞추면 된다. 이렇게 하여, 출력 단자 (121) 에 나타나는 리플을 전원 단자 (150) 에 나타나는 리플로 상쇄하여, 리플 제거율을 개선할 수 있다. 리플 제거율 개선 회로 (303) 의 출력은 피드백 회로의 임피던스의 영향을 받지 않기 때문에, 출력 전압마다 트리밍을 하지 않고 리플 제거율을 개선할 수 있다. 또, 리플 제거율 개선 회로 (303) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.The NMOS transistors 211 and 212 operate as input terminal transistors of the error amplifier circuit 102. When a ripple occurs in the power supply terminal 150, the ripple removal rate improvement circuit 303 detects the ripple appearing in the power supply terminal 150 and inputs it to the back gate of the NMOS transistor 211, which is an input terminal transistor. In the operation concept, the substrate bias of the input terminal transistor of the error amplifying circuit is controlled in accordance with the voltage of the power supply terminal 150, and the voltage of the output terminal 121 and the power supply terminal from about the low frequency region to about 10 Hz of the middle frequency region. It operates to eliminate the fluctuations in voltage of 150 from each other. In FIG. 4, the input terminal transistor is an NMOS, and when the substrate voltage is increased with respect to the voltage of the ground terminal 100, the threshold voltage is lowered in appearance. When the voltage of the power supply terminal 150 increases alternatingly, the substrate bias of the NMOS transistor 211 increases due to the resistor 301 and the capacitor 302. The threshold voltage of the NMOS transistor 211 decreases due to the substrate effect, and the current flowing through the NMOS transistor 211 increases. As a result, the drain voltage of the NMOS transistor 211 increases. This is also the drain voltage of the PMOS transistor 213. Since the PMOS transistors 213 and 214 have a current mirror configuration, the output voltage of the error amplifier circuit also increases so that the drain currents of both transistors are the same. As a result, the output voltage of the error amplifier circuit rises or falls in accordance with the voltage of the power supply terminal 150. By adjusting the resistor 301 and the capacitor 302, the slope of the variation of the substrate bias with respect to the voltage of the power supply terminal 150 changes, and the output terminal 121 of the regulator is caused by the increase in the voltage of the power supply terminal 150. The values of the resistor 301 and the capacitor 302 may be matched so as to accurately eliminate the increase in the voltages. In this way, the ripple appearing in the output terminal 121 can be canceled out by the ripple appearing in the power supply terminal 150, and the ripple removal rate can be improved. Since the output of the ripple removal rate improvement circuit 303 is not affected by the impedance of the feedback circuit, the ripple removal rate can be improved without trimming for each output voltage. In addition, since the ripple removal rate improvement circuit 303 does not have a path through which current flows, low power consumption can be realized.

상기 서술한 바와 같이, 리플 제거율 개선 회로 (303) 의 출력을 입력단 트랜지스터의 백게이트에 입력함으로써, 피드백 회로의 임피던스의 영향을 받지 않고 리플 제거율을 개선할 수 있다. 그리고, 리플 제거율 개선 회로 (303) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.As described above, by inputting the output of the ripple removal rate improvement circuit 303 to the back gate of the input terminal transistor, the ripple removal rate can be improved without being affected by the impedance of the feedback circuit. Since the ripple removal rate improvement circuit 303 does not have a path through which a current flows, low power consumption can be realized.

또한, 도 5 에 나타낸 바와 같이, 오차 증폭 회로 (102) 가 2 단 증폭인 경우에는, 입력단 트랜지스터의 다른 일방의 NMOS 트랜지스터 (212) 의 백게이트에 리플 제거율 개선 회로 (303) 의 출력을 입력한다. 즉, 오차 증폭 회로 (102) 의 증폭 회로의 단 수에 따라, 리플 제거율 개선 회로 (303) 는 NMOS 트랜지스터 (211 또는 212) 의 백게이트에 적절히 형성된다.In addition, as shown in FIG. 5, when the error amplifier circuit 102 is two stage amplification, the output of the ripple removal rate improvement circuit 303 is input to the back gate of the other NMOS transistor 212 of an input terminal transistor. . That is, according to the number of stages of the amplifier circuit of the error amplifier circuit 102, the ripple removal rate improvement circuit 303 is appropriately formed in the back gate of the NMOS transistor 211 or 212.

실시예 3Example 3

도 6 은, 제 ３ 실시형태의 리플 제거율 개선 회로를 포함하는 오차 증폭 회로 (102) 의 회로도이다. 제 1 실시형태와의 차이는, 오차 증폭 회로를 Pch 트랜지스터 입력으로 하고, 리플 제거율 개선 회로 (403) 의 접속을 변경한 점이다.FIG. 6 is a circuit diagram of an error amplifier circuit 102 including the ripple rejection rate improving circuit according to the third embodiment. The difference from the first embodiment is that the error amplifier circuit is a Pch transistor input, and the connection of the ripple removal rate improvement circuit 403 is changed.

PMOS 트랜지스터 (411) 는, 게이트는 반전 입력 단자 (421) 에 접속되고, 소스는 NMOS 트랜지스터 (413) 의 드레인 및 게이트와 NMOS 트랜지스터 (414) 의 게이트에 접속되고, 드레인은 바이어스 회로 (416) 에 접속되고, 백게이트는 용량 (402) 과 저항 (401) 의 접속점에 접속된다. 저항 (401) 의 타방의 단자는 PMOS 트랜지스터 (411) 의 소스에 접속되고, 용량 (402) 의 타방의 단자는 전원 단자 (150) 에 접속된다. NMOS 트랜지스터 (413) 의 소스는, 그라운드 (100) 에 접속된다. NMOS 트랜지스터 (414) 는, 드레인은 PMOS 트랜지스터 (412) 의 드레인 및 NMOS 트랜지스터 (415) 의 게이트에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (412) 는, 게이트는 비반전 입력 단자 (422) 에 접속되고, 소스는 바이어스 회로 (416) 에 접속된다. NMOS 트랜지스터 (415) 는, 드레인은 오차 증폭 회로의 출력 (423) 및 바이어스 회로 (417) 에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. 바이어스 회로 (416) 의 타방의 단자는 전원 단자 (150) 에 접속되고, 바이어스 회로 (417) 의 타방의 단자는 전원 단자 (150) 에 접속된다.The PMOS transistor 411 has a gate connected to the inverting input terminal 421, a source connected to a drain and a gate of the NMOS transistor 413, and a gate of the NMOS transistor 414, and the drain to the bias circuit 416. The back gate is connected to the connection point of the capacitor 402 and the resistor 401. The other terminal of the resistor 401 is connected to the source of the PMOS transistor 411, and the other terminal of the capacitor 402 is connected to the power supply terminal 150. The source of the NMOS transistor 413 is connected to the ground 100. The NMOS transistor 414 has a drain connected to the drain of the PMOS transistor 412 and the gate of the NMOS transistor 415, and a source connected to the ground terminal 100. The PMOS transistor 412 has a gate connected to the non-inverting input terminal 422, and a source connected to the bias circuit 416. The NMOS transistor 415 has a drain connected to the output 423 and a bias circuit 417 of the error amplifier circuit, and a source connected to the ground terminal 100. The other terminal of the bias circuit 416 is connected to the power supply terminal 150, and the other terminal of the bias circuit 417 is connected to the power supply terminal 150.

다음으로, 제 ３ 실시형태의 오차 증폭 회로의 동작에 대해 설명한다.Next, the operation of the error amplifier circuit of the third embodiment will be described.

PM0S 트랜지스터 (411, 412) 는 오차 증폭 회로 (102) 의 입력단 트랜지스터로서 동작한다. PMOS 트랜지스터 (411) 의 소스에 리플이 발생될 때, 리플 제거율 개선 회로 (403) 는 PMOS 트랜지스터 (411) 의 소스에 나타나는 리플을 검출하여 입력단 트랜지스터인 PMOS 트랜지스터 (411) 의 백게이트에 입력한다. 동작 개념으로는, 오차 증폭 회로의 입력단 트랜지스터의 기판 바이어스를 전원 단자 (150) 의 전압에 따라 제어하고, 저주파수 영역으로부터 중주파수 영역의 약 10 ㎑ 부근까지, 출력 단자 (121) 의 전압과 전원 단자 (150) 의 전압의 변동을 서로 없애도록 작동한다. 도 6 에서는, 입력단 트랜지스터는 PMOS 이고, 전원 단자 (150) 의 전압에 대해 기판 전압이 높아지면, 외관상, 임계값 전압이 높아진다. 전원 단자 (150) 의 전압이 교류적으로 증가할 때, 용량 (402) 에 의해, 저항 (401) 에서 전원 단자 (150) 의 전압보다 낮은 전위 (NMOS 트랜지스터 (411) 의 드레인 전압) 에 고정되어 있던 기판 바이어스가 전원 단자 (150) 를 향하여 상승한다. PMOS 트랜지스터 (411) 의 기판 바이어스는 상승하게 된다. 기판 효과로 PMOS 트랜지스터 (411) 의 임계값 전압이 상승하고, PMOS 트랜지스터 (411) 를 흐르는 전류가 감소한다. 이로 인하여, NMOS 트랜지스터 (413) 의 드레인 전압이 저하되게 된다. NMOS 트랜지스터 (413 과 414) 는 커런트?미러 구성으로 되어 있기 때문에, 양 트랜지스터의 드레인 전류가 동일해지도록, 오차 증폭 회로의 출력 전압도 저하된다. 이 결과, 오차 증폭 회로의 출력 전압은, 전원 단자 (150) 의 전압에 역방향으로 추종하여 상승 또는 강하한다. 용량 (402) 과 저항 (401) 을 조정함으로써, 전원 단자 (150) 의 전압에 대한 기판 바이어스의 변동의 기울기가 변화하고, 전원 단자 (150) 의 전압의 증가에 따른 레귤레이터의 출력 단자 (121) 의 전압의 증가를 정확히 서로 없애도록, 용량 (202) 과 저항 (203) 의 값을 맞추면 된다. 이렇게 하여, 출력 단자 (121) 에 나타나는 리플을 PMOS 트랜지스터 (411) 의 소스에 나타나는 리플로 상쇄하여, 리플 제거율을 개선할 수 있다. 리플 제거율 개선 회로 (403) 의 출력은 피드백 회로의 임피던스의 영향을 받지 않기 때문에, 출력 전압마다 트리밍을 하지 않고 리플 제거율을 개선할 수 있다. 또, 리플 제거율 개선 회로 (403) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.The PM0S transistors 411 and 412 operate as input terminal transistors of the error amplifier circuit 102. When a ripple occurs in the source of the PMOS transistor 411, the ripple removal rate improvement circuit 403 detects the ripple that appears in the source of the PMOS transistor 411 and inputs it to the back gate of the PMOS transistor 411 which is an input terminal transistor. In the operation concept, the substrate bias of the input terminal transistor of the error amplifying circuit is controlled in accordance with the voltage of the power supply terminal 150, and the voltage of the output terminal 121 and the power supply terminal from about the low frequency region to about 10 Hz of the middle frequency region. It operates to eliminate the fluctuations in voltage of 150 from each other. In Fig. 6, the input terminal transistor is a PMOS, and when the substrate voltage is increased with respect to the voltage of the power supply terminal 150, the threshold voltage is high in appearance. When the voltage of the power supply terminal 150 increases alternatingly, the capacitor 402 is fixed to a potential (drain voltage of the NMOS transistor 411) lower than the voltage of the power supply terminal 150 at the resistor 401. The substrate bias that was present rises toward the power supply terminal 150. The substrate bias of the PMOS transistor 411 is raised. The threshold voltage of the PMOS transistor 411 increases due to the substrate effect, and the current flowing through the PMOS transistor 411 decreases. As a result, the drain voltage of the NMOS transistor 413 is lowered. Since the NMOS transistors 413 and 414 have a current mirror configuration, the output voltage of the error amplifier circuit is also lowered so that the drain currents of both transistors are the same. As a result, the output voltage of the error amplifier circuit rises or falls following the reverse direction of the voltage of the power supply terminal 150. By adjusting the capacitor 402 and the resistor 401, the slope of the variation of the substrate bias with respect to the voltage of the power supply terminal 150 changes, and the output terminal 121 of the regulator according to the increase of the voltage of the power supply terminal 150 is changed. The values of the capacitor 202 and the resistance 203 may be adjusted so as to accurately eliminate the increase in the voltages of each other. In this way, the ripple appearing at the output terminal 121 cancels the ripple appearing at the source of the PMOS transistor 411, so that the ripple removal rate can be improved. Since the output of the ripple removal rate improvement circuit 403 is not affected by the impedance of the feedback circuit, the ripple removal rate can be improved without trimming for each output voltage. In addition, since the ripple removal rate improvement circuit 403 does not have a path through which a current flows, lower power consumption can be realized.

이상에 의해, 리플 제거율 개선 회로 (403) 의 출력을 입력단 트랜지스터의 백게이트에 입력함으로써, 피드백 회로의 임피던스의 영향을 받지 않고 리플 제거율을 개선할 수 있다. 그리고, 리플 제거율 개선 회로 (403) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.By the above, by inputting the output of the ripple removal rate improvement circuit 403 to the back gate of an input terminal transistor, the ripple removal rate can be improved without being influenced by the impedance of a feedback circuit. And since the ripple removal rate improvement circuit 403 does not have a path through which a current flows, low power consumption can be realized.

또한, 도 7 에 나타낸 바와 같이, 오차 증폭 회로 (102) 가 1 단 증폭인 경우에는, 입력단 트랜지스터의 다른 일방의 PMOS 트랜지스터 (412) 의 백게이트에 리플 제거율 개선 회로 (403) 의 출력을 입력한다. 즉, 오차 증폭 회로 (102) 의 증폭 회로의 단 수에 따라, 리플 제거율 개선 회로 (403) 는 PMOS 트랜지스터 (411 또는 412) 의 백게이트에 적절히 형성된다.In addition, as shown in FIG. 7, when the error amplifier circuit 102 is single stage amplification, the output of the ripple removal rate improvement circuit 403 is input to the back gate of the other PMOS transistor 412 of the input terminal transistor. . That is, according to the number of stages of the amplifier circuit of the error amplifier circuit 102, the ripple removal rate improvement circuit 403 is appropriately formed in the back gate of the PMOS transistor 411 or 412.

실시예 4Example 4

도 8 은, 제 ４ 실시형태의 리플 제거율 개선 회로를 포함하는 오차 증폭 회로 (102) 의 회로도이다. 제 ３ 실시형태와의 차이는, 리플 제거율 개선 회로 (503) 의 출력을 커런트미러부의 트랜지스터로서 동작하는 NMOS 트랜지스터 (414) 의 백게이트에 입력한 점이다.8 is a circuit diagram of an error amplifier circuit 102 including the ripple removal rate improvement circuit according to the fourth embodiment. The difference from the third embodiment is that the output of the ripple removal rate improvement circuit 503 is inputted to the back gate of the NMOS transistor 414 which operates as the transistor of the current mirror portion.

저항 (501) 과 용량 (502) 의 접속점이 NMOS 트랜지스터 (414) 의 백게이트에 접속된다. 저항 (501) 의 타방의 단자는 그라운드 단자 (100) 에 접속되고, 용량 (502) 의 타방의 단자는 전원 단자 (150) 에 접속된다. 그 밖의 접속에 관해서는 도 6 의 제 ３ 실시형태와 동일하다.The connection point of the resistor 501 and the capacitor 502 is connected to the back gate of the NMOS transistor 414. The other terminal of the resistor 501 is connected to the ground terminal 100, and the other terminal of the capacitor 502 is connected to the power supply terminal 150. Other connections are the same as in the third embodiment of FIG.

다음으로, 동작에 대해 설명한다.Next, the operation will be described.

NMOS 트랜지스터 (413, 414) 는 오차 증폭 회로 (102) 의 커런트미러부의 트랜지스터로서 동작한다. 그라운드 단자 (100) 에 리플이 발생될 때, 리플 제거율 개선 회로 (503) 는 그라운드 단자 (100) 에 나타나는 리플을 검출하여 커런트미러부의 트랜지스터인 NMOS 트랜지스터 (414) 의 백게이트에 입력한다. 동작 개념으로는, 오차 증폭 회로의 커런트미러부의 트랜지스터의 기판 바이어스를 전원 단자 (150) 의 전압에 따라 제어하고, 저주파수 영역으로부터 중주파수 영역의 약 10 ㎑ 부근까지, 출력 단자 (121) 의 전압과 전원 단자 (150) 의 전압의 변동을 서로 없애도록 작동한다. 도 5 에서는, 커런트미러부의 트랜지스터는 NMOS 이고, 그라운드 단자 (100) 의 전압에 대해 기판 전압이 높아지면, 외관상, 임계값 전압이 낮아진다. 전원 단자 (150) 의 전압이 교류적으로 증가할 때, 용량 (502) 에 의해, 저항 (501) 에서 그라운드 단자 (100) 에 고정되어 있던 기판 바이어스가 전원 단자 (150) 를 향하여 상승한다. NMOS 트랜지스터 (414) 의 기판 바이어스는 상승하게 된다. 기판 효과로 NMOS 트랜지스터 (414) 의 임계값 전압이 저하된다. PMOS 트랜지스터 (414) 의 게이트 단자는 일정 전압원 (기준 전압) 과 접속하고, 일정한 전류밖에 흐르고 있지 않다. NMOS 트랜지스터 (414) 의 임계값이 저하하는, ON 저항이 작아지고, 오차 증폭 회로의 출력 전압도 저하된다. 이 결과, 오차 증폭 회로의 출력 전압은, 전원 단자 (150) 의 전압에 역방향으로 추종하여 상승 또는 강하한다. 용량 (502) 과 저항 (501) 을 조정함으로써, 그라운드 단자 (100) 의 전압에 대한 기판 바이어스의 변동의 기울기가 변화하고, 전원 단자 (150) 의 전압의 증가에 따른 레귤레이터의 출력 단자 (121) 의 전압의 증가를 정확히 서로 없애도록, 용량 (502) 과 저항 (501) 의 값을 맞추면 된다. 이렇게 하여, 출력 단자 (121) 에 나타나는 리플을 그라운드 단자 (100) 에 나타나는 리플로 상쇄하여, 리플 제거율을 개선할 수 있다. 리플 제거율 개선 회로 (503) 의 출력은 피드백 회로의 임피던스의 영향을 받지 않기 때문에, 출력 전압마다 트리밍을 하지 않고 리플 제거율을 개선할 수 있다. 또, 리플 제거율 개선 회로 (503) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.The NMOS transistors 413 and 414 operate as transistors in the current mirror portion of the error amplifier circuit 102. When a ripple is generated in the ground terminal 100, the ripple removal rate improvement circuit 503 detects the ripple appearing at the ground terminal 100 and inputs it to the back gate of the NMOS transistor 414 which is a transistor of the current mirror portion. In the operation concept, the substrate bias of the transistor of the current mirror portion of the error amplifying circuit is controlled in accordance with the voltage of the power supply terminal 150, and the voltage of the output terminal 121 is adjusted from the low frequency region to about 10 Hz in the middle frequency region. The voltage of the power supply terminal 150 is operated to eliminate each other. In Fig. 5, the transistor of the current mirror portion is an NMOS, and when the substrate voltage is increased with respect to the voltage of the ground terminal 100, the threshold voltage is apparently lowered. When the voltage of the power supply terminal 150 increases alternatingly, the substrate bias fixed to the ground terminal 100 in the resistor 501 rises toward the power supply terminal 150 by the capacitor 502. The substrate bias of the NMOS transistor 414 is raised. The substrate voltage lowers the threshold voltage of the NMOS transistor 414. The gate terminal of the PMOS transistor 414 is connected to a constant voltage source (reference voltage), and only a constant current flows. The ON resistance at which the threshold value of the NMOS transistor 414 decreases becomes small, and the output voltage of the error amplifier circuit also decreases. As a result, the output voltage of the error amplifier circuit rises or falls following the reverse direction of the voltage of the power supply terminal 150. By adjusting the capacitance 502 and the resistor 501, the inclination of the variation of the substrate bias with respect to the voltage of the ground terminal 100 changes, and the output terminal 121 of the regulator according to the increase in the voltage of the power supply terminal 150 The values of the capacitor 502 and the resistor 501 may be adjusted so as to accurately eliminate the increase in the voltage of the capacitor. In this way, the ripple which appears in the output terminal 121 cancels the ripple which appears in the ground terminal 100, and can improve the ripple removal rate. Since the output of the ripple removal rate improvement circuit 503 is not affected by the impedance of the feedback circuit, the ripple removal rate can be improved without trimming for each output voltage. In addition, since the ripple removal rate improvement circuit 503 does not have a path through which a current flows, lower power consumption can be realized.

이상에 의해, 리플 제거율 개선 회로 (503) 의 출력을 커런트미러부의 트랜지스터의 백게이트에 입력함으로써, 피드백 회로의 임피던스의 영향을 받지 않고 리플 제거율을 개선할 수 있다. 그리고, 리플 제거율 개선 회로 (503) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.By the above, by inputting the output of the ripple removal rate improvement circuit 503 into the back gate of the transistor of a current mirror part, the ripple removal rate can be improved without being influenced by the impedance of a feedback circuit. And since the ripple removal rate improvement circuit 503 does not have a path through which a current flows, low power consumption can be realized.

또한, 도 9 에 나타낸 바와 같이, 오차 증폭 회로 (102) 가 1 단 증폭인 경우에는, 커런트미러부의 다른 일방의 NMOS 트랜지스터 (413) 의 백게이트에 리플 제거율 개선 회로 (503) 의 출력을 입력한다. 즉, 오차 증폭 회로 (102) 의 증폭 회로의 단 수에 따라, 리플 제거율 개선 회로 (503) 는 NMOS 트랜지스터 (413 또는 414) 의 백게이트에 적절히 형성된다.In addition, as shown in FIG. 9, when the error amplifier circuit 102 is single stage amplification, the output of the ripple removal rate improvement circuit 503 is input to the back gate of the other NMOS transistor 413 of the current mirror part. . That is, according to the number of stages of the amplifier circuit of the error amplifier circuit 102, the ripple removal rate improvement circuit 503 is appropriately formed in the back gate of the NMOS transistor 413 or 414.

100 : 그라운드 단자
101, 601 : 기준 전압 회로
102, 602 : 차동 증폭 회로
216, 217, 416, 417 : 바이어스 회로
121 : 출력 단자
150 : 전원 단자
203, 303, 403, 503, 610 : 리플 제거율 개선 회로
221, 421 : 차동 증폭 회로의 반전 입력 단자
222, 422 : 차동 증폭 회로의 비반전 입력 단자
223, 423 : 차동 증폭 회로의 출력 단자
603 : 출력 회로
604 : 출력 분압 회로100: ground terminal
101, 601: reference voltage circuit
102, 602: differential amplifier circuit
216, 217, 416, 417: bias circuit
121: output terminal
150: power supply terminal
203, 303, 403, 503, 610: ripple rejection rate improvement circuit
221, 421: inverting input terminal of the differential amplifier circuit
222, 422 non-inverting input terminal of the differential amplifier circuit
223, 423: output terminal of the differential amplifier circuit
603: output circuit
604: output voltage divider circuit

Claims (4)

출력 트랜지스터가 출력하는 전압을 분압한 분압 전압과 기준 전압의 차이를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로를 구비한 볼티지 레귤레이터로서,
상기 오차 증폭 회로는,
상기 오차 증폭 회로를 구성하는 M0S 트랜지스터의 백게이트에 리플 제거율 개선 회로를 구비한 것을 특징으로 하는 볼티지 레귤레이터.A voltage regulator having an error amplifier circuit for amplifying a difference between a divided voltage obtained by dividing a voltage outputted by an output transistor and a reference voltage and controlling a gate of the output transistor,
The error amplifier circuit,
A voltage regulator comprising a ripple rejection rate improving circuit in a back gate of a MOS transistor constituting the error amplifying circuit. 제 1 항에 있어서,
상기 리플 제거율 개선 회로는,
저항과 용량으로 구성되고,
상기 저항과 상기 용량의 접속점이 상기 M0S 트랜지스터의 백게이트에 접속되는 것을 특징으로 하는 볼티지 레귤레이터.The method of claim 1,
The ripple removal rate improvement circuit,
Consisting of resistance and capacity,
And a connection point of said resistor and said capacitor is connected to a back gate of said MOS transistor. 제 2 항에 있어서,
상기 M0S 트랜지스터는,
커런트미러부를 구성하는 MOS 트랜지스터인 것을 특징으로 하는 볼티지 레귤레이터.The method of claim 2,
The M0S transistor,
A voltage regulator comprising a MOS transistor constituting a current mirror portion. 제 2 항에 있어서,
상기 M0S 트랜지스터는,
입력단 트랜지스터를 구성하는 M0S 트랜지스터인 것을 특징으로 하는 볼티지 레귤레이터.The method of claim 2,
The M0S transistor,
A voltage regulator comprising a M0S transistor constituting an input transistor.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786222B2 (en) 2014-08-07 2017-10-10 Samsung Display Co., Ltd. Pixel circuit and organic light-emitting diode display including the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5715401B2 (en) * 2010-12-09 2015-05-07 セイコーインスツル株式会社 Voltage regulator
EP2846213B1 (en) * 2013-09-05 2023-05-03 Renesas Design Germany GmbH Method and apparatus for limiting startup inrush current for low dropout regulator
JP6321411B2 (en) * 2014-03-13 2018-05-09 エイブリック株式会社 Voltage detection circuit
JP6986999B2 (en) * 2018-03-15 2021-12-22 エイブリック株式会社 Voltage regulator
JP6970644B2 (en) * 2018-06-11 2021-11-24 日立Astemo株式会社 Semiconductor devices and sensor systems
IT201900001941A1 (en) * 2019-02-11 2020-08-11 St Microelectronics Des & Appl CIRCUIT WITH THE USE OF MOSFETS AND CORRESPONDING PROCEDURE
JP7241565B2 (en) * 2019-02-25 2023-03-17 エイブリック株式会社 current generation circuit
JP7366692B2 (en) * 2019-11-01 2023-10-23 三菱電機株式会社 power circuit
CN111510128B (en) * 2020-05-09 2023-09-26 上海艾为电子技术股份有限公司 Enabling circuit, enabling control method and electronic equipment

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4912427A (en) * 1988-12-16 1990-03-27 Motorola, Inc. Power supply noise rejection technique for amplifiers
JPH07191768A (en) * 1993-12-27 1995-07-28 Toshiba Corp Current generation circuit
JPH08272461A (en) * 1995-03-30 1996-10-18 Seiko Instr Inc Voltage regulator
JP3750787B2 (en) * 2000-01-14 2006-03-01 富士電機デバイステクノロジー株式会社 Series regulator power circuit
JP2010062332A (en) * 2008-09-03 2010-03-18 Toshiba Discrete Technology Kk Power semiconductor device
KR101562898B1 (en) * 2008-12-31 2015-10-23 주식회사 동부하이텍 OP Amp

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786222B2 (en) 2014-08-07 2017-10-10 Samsung Display Co., Ltd. Pixel circuit and organic light-emitting diode display including the same

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