JP7366692B2 - power circuit - Google Patents
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Description
本開示は電源回路に関する。 TECHNICAL FIELD This disclosure relates to power supply circuits.
電源回路は、参照電圧に応じた値の直流電圧を出力端子に出力する電源回路であって、制御電圧に応じた値の電流を出力端子に出力する出力トランジスタと、出力端子の電圧を分圧してモニタ電圧を生成する分圧器と、モニタ電圧が参照電圧になるように制御電圧を出力する演算増幅器とを備える。 The power supply circuit is a power supply circuit that outputs a DC voltage of a value corresponding to a reference voltage to an output terminal, and includes an output transistor that outputs a current of a value corresponding to a control voltage to an output terminal, and a voltage divider that divides the voltage of the output terminal. and an operational amplifier that outputs a control voltage so that the monitor voltage becomes a reference voltage.
このような電源回路では、電源電圧が変動しても、電源電圧変動の周波数が低い場合には、演算増幅器が電源電圧変動を相殺するように動作し、出力トランジスタのゲート－ソース間電圧が一定に維持されるので、出力電圧に電源電圧変動の影響は現れない。 In such a power supply circuit, even if the power supply voltage fluctuates, if the frequency of the power supply voltage fluctuation is low, the operational amplifier operates to cancel out the power supply voltage fluctuation, and the gate-source voltage of the output transistor remains constant. Therefore, the output voltage is not affected by power supply voltage fluctuations.
しかし、電源電圧変動の周波数が高くなると、演算増幅器が電源電圧変動に追随することができなくなり、出力電圧に現れる電源電圧変動の影響を抑制することができなくなる。この対策として、電源回路の出力端子に大容量の外付けコンデンサを接続して、出力電圧の変動を抑制する方法がある。しかし、この方法には、装置の大型化、高価格化を招くという問題がある。 However, as the frequency of power supply voltage fluctuations becomes higher, the operational amplifier becomes unable to follow the power supply voltage fluctuations, making it impossible to suppress the influence of power supply voltage fluctuations appearing on the output voltage. As a countermeasure to this problem, there is a method of connecting a large-capacity external capacitor to the output terminal of the power supply circuit to suppress fluctuations in the output voltage. However, this method has the problem of increasing the size and cost of the device.
また、特開２０１２－１６４０７８号公報（特許文献１）には、演算増幅器に含まれるトランジスタのバックゲートに、抵抗素子およびコンデンサを含むリップル除去率改善回路を接続する方法が開示されている。 Furthermore, Japanese Patent Application Publication No. 2012-164078 (Patent Document 1) discloses a method of connecting a ripple rejection rate improvement circuit including a resistor element and a capacitor to the back gate of a transistor included in an operational amplifier.
しかし、特許文献１では、リップル除去率改善回路が接続されるトランジスタのバックゲートと、他のトランジスタのバックゲートとを分離し、他のトランジスタのバックゲートに一定の電圧を印加する必要があるので、回路構成が複雑化するという問題があった。
However, in
それゆえに、本開示の主たる目的は、電源電圧変動の影響の低減化と回路構成の簡単化を図ることが可能な電源回路を提供することである。 Therefore, a main objective of the present disclosure is to provide a power supply circuit that can reduce the influence of power supply voltage fluctuations and simplify the circuit configuration.
本開示の電源回路は、参照電圧に応じた値の直流電圧を出力端子に出力する電源回路であって、出力トランジスタ、分圧器、および演算増幅器を備えたものである。出力トランジスタは、第１の直流電圧を受ける第１の直流ラインに接続されたソースと、出力端子に接続されたドレインと、制御電圧を受けるゲートとを有する。分圧器は、出力端子と第２の直流電圧を受ける第２の直流ラインとの間の電圧を分圧してモニタ電圧を生成する。演算増幅器は、モニタ電圧が参照電圧になるように制御電圧を出力する。この演算増幅器は、第１のトランジスタおよびコンデンサを含む。第１のトランジスタは、第１の直流ラインに接続されたソースと、出力トランジスタのゲートに接続されるドレインとを有する。コンデンサは、第１のトランジスタのゲートと第２の直流ラインとの間に接続され、第１および第２の直流電圧間の第３の直流電圧に充電される。 A power supply circuit according to the present disclosure is a power supply circuit that outputs a DC voltage having a value corresponding to a reference voltage to an output terminal, and includes an output transistor, a voltage divider, and an operational amplifier. The output transistor has a source connected to a first DC line that receives a first DC voltage, a drain connected to an output terminal, and a gate that receives a control voltage. The voltage divider divides the voltage between the output terminal and a second DC line receiving the second DC voltage to generate a monitor voltage. The operational amplifier outputs a control voltage so that the monitor voltage becomes the reference voltage. The operational amplifier includes a first transistor and a capacitor. The first transistor has a source connected to the first DC line and a drain connected to the gate of the output transistor. The capacitor is connected between the gate of the first transistor and the second DC line and charged to a third DC voltage between the first and second DC voltages.
この電源回路では、演算増幅器は、第１の直流ラインと出力トランジスタのゲートとの間に接続される第１のトランジスタと、第１のトランジスタのゲートと第２の直流ラインとの間に接続され、第１および第２の直流電圧間の第３の直流電圧に充電されるコンデンサとを含む。たとえば、第１の直流電圧が低下すると、第１のトランジスタのゲート－ソース間電圧が減少し、第１のトランジスタに流れる電流が減少して制御電圧が低下し、出力トランジスタのゲート－ソース間電圧の減少が抑制されて出力端子の電圧の低下が抑制される。したがって、出力電圧に現れる電源電圧変動の影響を低減化することができる。また、第１のトランジスタのゲートにコンデンサを接続すればよいので、回路構成の簡単化を図ることができる。 In this power supply circuit, the operational amplifier includes a first transistor connected between the first DC line and the gate of the output transistor, and a first transistor connected between the gate of the first transistor and the second DC line. , and a capacitor charged to a third DC voltage between the first and second DC voltages. For example, when the first DC voltage decreases, the gate-source voltage of the first transistor decreases, the current flowing through the first transistor decreases, the control voltage decreases, and the gate-source voltage of the output transistor decreases. This suppresses the decrease in voltage at the output terminal. Therefore, the influence of power supply voltage fluctuations appearing on the output voltage can be reduced. Further, since it is sufficient to connect a capacitor to the gate of the first transistor, the circuit configuration can be simplified.
以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。以下では、複数の実施の形態について説明するが、各実施の形態で説明された構成を適宜組み合わせることは出願当初から予定されている。なお、図中同一又は相当部分には同一符号を付してその説明は繰り返さない。 Embodiments of the present disclosure will be described in detail below with reference to the drawings. Although a plurality of embodiments will be described below, it has been planned from the beginning of the application to appropriately combine the configurations described in each embodiment. In addition, the same reference numerals are attached to the same or corresponding parts in the drawings, and the description thereof will not be repeated.
実施の形態１．
図１は、実施の形態１に従う電源回路の構成を示す回路図である。図１において、この電源回路は、入力端子Ｔ１、出力端子Ｔ２、電源ラインＬ１、接地ラインＬ２、出力トランジスタ１、分圧器２、および演算増幅器５を備える。
FIG. 1 is a circuit diagram showing the configuration of a power supply circuit according to the first embodiment. In FIG. 1, this power supply circuit includes an input terminal T1, an output terminal T2, a power supply line L1, a ground line L2, an
入力端子Ｔ１は、参照電圧発生回路（図示せず）から参照電圧ＶＲを受ける。出力端子Ｔ２には、直流電圧ＶＯが出力される。出力端子Ｔ２は、負荷回路（図示せず）に接続される。電源ラインＬ１（第１の直流ライン）は、外部から電源電圧ＶＤＤ（第１の直流電圧）を受ける。接地ラインＬ２（第２の直流ライン）は、外部から接地電圧ＶＳＳ（第２の直流電圧）を受ける。 Input terminal T1 receives reference voltage VR from a reference voltage generation circuit (not shown). A DC voltage VO is output to the output terminal T2. Output terminal T2 is connected to a load circuit (not shown). The power supply line L1 (first DC line) receives power supply voltage VDD (first DC voltage) from the outside. The ground line L2 (second DC line) receives ground voltage VSS (second DC voltage) from the outside.
出力トランジスタ１は、ＰチャネルＭＯＳトランジスタであり、電源ラインＬ１に接続されるソースと、出力端子Ｔ２に接続されるドレインと、演算増幅器５から制御電圧ＶＣを受けるゲートとを有する。出力トランジスタ１のソース－ドレイン間には、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の大きさに応じた値の電流が流れる。
分圧器２は、出力端子Ｔ２と接地ラインＬ２との間に直列接続された抵抗素子３，４を含み、出力電圧ＶＯを分圧してモニタ電圧ＶＭを生成する。抵抗素子３，４の抵抗値をそれぞれＲ３，Ｒ４とすると、ＶＭ＝ＶＯ×Ｒ４／（Ｒ３＋Ｒ４）となる。
演算増幅器５は、モニタ電圧ＶＭが参照電圧ＶＲになるように制御電圧ＶＣを生成する。ＶＭ＝ＶＲとなったとき、ＶＯ＝ＶＲ×（Ｒ３＋Ｒ４）／Ｒ４となる。演算増幅器５は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、抵抗素子６、コンデンサ７、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２、および電流源９を含む。
Operational amplifier 5 generates control voltage VC so that monitor voltage VM becomes reference voltage VR. When VM=VR, VO=VR×(R3+R4)/R4. Operational amplifier 5 includes P-channel MOS transistors P1 and P2, a
ＰチャネルＭＯＳトランジスタＰ１は、電源ラインＬ１に接続されたソースと、ともにノードＮ１に接続されたゲートおよびドレインとを含む。すなわち、ＰチャネルＭＯＳトランジスタＰ１は、ダイオード接続されている。ＰチャネルＭＯＳトランジスタＰ２は、電源ラインＬ１に接続されたソースと、ノードＮ２に接続されたドレインとを含む。 P-channel MOS transistor P1 includes a source connected to power supply line L1, and a gate and drain both connected to node N1. That is, P-channel MOS transistor P1 is diode-connected. P-channel MOS transistor P2 includes a source connected to power supply line L1 and a drain connected to node N2.
抵抗素子６は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲート間に接続される。コンデンサ７は、ＰチャネルＭＯＳトランジスタＰ２のゲートと接地ラインＬ２との間に接続される。抵抗素子６およびコンデンサ７は、ＲＣフィルタ８を構成する。
ＰチャネルＭＯＳトランジスタＰ１で生成される電圧ＶＢ（第３の直流電圧）は、電源電圧ＶＤＤと接地電圧ＶＳＳの間の電圧である。バイアス電圧ＶＢは、抵抗素子６を介してＰチャネルＭＯＳトランジスタＰ２のゲートおよびコンデンサ７に与えられる。コンデンサ７は電圧ＶＢに充電される。
Voltage VB (third DC voltage) generated by P-channel MOS transistor P1 is a voltage between power supply voltage VDD and ground voltage VSS. Bias voltage VB is applied to the gate of P channel MOS transistor P2 and
定常状態においては、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）は同じ電圧になるので、ＰチャネルＭＯＳトランジスタＰ１に流れる電流に応じた値の電流がＰチャネルＭＯＳトランジスタＰ２に流れる。ここでは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のサイズは同一であるものとする。この場合、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２には同じ値の電流が流れる。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、電源ラインＬ１とノードＮ１，Ｎ２との間に接続され、ノードＮ１に流れる電流に応じた値の電流をノードＮ２に流すカレントミラー回路を構成する。 In a steady state, the gate-source voltage Vgs (=VB-VDD) of P-channel MOS transistors P1 and P2 is the same voltage, so the current flowing through P-channel MOS transistor P1 has a value corresponding to the current flowing through P-channel MOS transistor P1. The current flows through transistor P2. Here, it is assumed that the sizes of P-channel MOS transistors P1 and P2 are the same. In this case, currents of the same value flow through P channel MOS transistors P1 and P2. P-channel MOS transistors P1 and P2 are connected between power supply line L1 and nodes N1 and N2, and constitute a current mirror circuit that causes a current having a value corresponding to the current flowing through node N1 to flow through node N2.
ＮチャネルＭＯＳトランジスタＱ１は、ノードＮ１に接続されたドレインと、ノードＮ３に接続されたソースと、モニタ電圧ＶＭを受けるゲートとを有する。ＮチャネルＭＯＳトランジスタＱ１には、モニタ電圧ＶＭに応じた値の電流が流れる。 N-channel MOS transistor Q1 has a drain connected to node N1, a source connected to node N3, and a gate receiving monitor voltage VM. A current having a value corresponding to monitor voltage VM flows through N-channel MOS transistor Q1.
ＮチャネルＭＯＳトランジスタＱ２は、ノードＮ２に接続されたドレインと、ノードＮ３に接続されたソースと、入力端子Ｔ１から参照電圧ＶＲを受けるゲートとを有する。ＮチャネルＭＯＳトランジスタＱ２には、参照電圧ＶＲに応じた値の電流が流れる。 N-channel MOS transistor Q2 has a drain connected to node N2, a source connected to node N3, and a gate receiving reference voltage VR from input terminal T1. A current having a value corresponding to reference voltage VR flows through N-channel MOS transistor Q2.
ＮチャネルＭＯＳトランジスタＱ１，Ｑ２は、それぞれノードＮ１，Ｎ２に接続された第１および第２のドレインと、ともにノードＮ３に接続された第１および第２のソースと、それぞれモニタ電圧ＶＭおよび参照電圧ＶＲを受ける第１および第２のゲートとを有する差動トランジスタ対を構成する。電流源９は、ノードＮ３から接地ラインＬ２に定電流を流す。したがって、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２に流れる電流の和は、一定値に維持される。
N-channel MOS transistors Q1 and Q2 have first and second drains connected to nodes N1 and N2, respectively, first and second sources both connected to node N3, and a monitor voltage VM and a reference voltage, respectively. A differential transistor pair is configured having first and second gates receiving VR.
次に、この電源回路の動作について説明する。まず、電源電圧ＶＤＤが定格電圧にされて安定している場合について説明する。モニタ電圧ＶＭが参照電圧ＶＲよりも低い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも小さくなる。トランジスタＰ１，Ｑ１は直列接続され、トランジスタＰ１，Ｐ２のゲートが互いに接続されているので、トランジスタＱ１，Ｐ１，Ｐ２には同じ値の電流が流れる。 Next, the operation of this power supply circuit will be explained. First, a case where the power supply voltage VDD is set to the rated voltage and is stable will be described. When monitor voltage VM is lower than reference voltage VR, the current flowing through N-channel MOS transistor Q1 is smaller than the current flowing through N-channel MOS transistor Q2. Since the transistors P1 and Q1 are connected in series and the gates of the transistors P1 and P2 are connected to each other, currents of the same value flow through the transistors Q1, P1, and P2.
したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも小さくなり、制御電圧ＶＣが低下する。制御電圧ＶＣが低下すると、出力トランジスタ１に流れる電流が増大し、モニタ電圧ＶＭが上昇する。
Therefore, the current flowing through transistor P2 becomes smaller than the current flowing through transistor Q2, and control voltage VC decreases. When the control voltage VC decreases, the current flowing through the
逆に、モニタ電圧ＶＭが参照電圧ＶＲよりも高い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも大きくなる。したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも大きくなり、制御電圧ＶＣが上昇する。制御電圧ＶＣが上昇すると、出力トランジスタ１に流れる電流が減少し、モニタ電圧ＶＭが低下する。
Conversely, when monitor voltage VM is higher than reference voltage VR, the current flowing through N-channel MOS transistor Q1 becomes larger than the current flowing through N-channel MOS transistor Q2. Therefore, the current flowing through transistor P2 becomes larger than the current flowing through transistor Q2, and control voltage VC increases. When the control voltage VC increases, the current flowing through the
このような動作が繰り返され、モニタ電圧ＶＭは参照電圧ＶＲに一致し、出力電圧ＶＯは、ＶＯ＝ＶＲ×（Ｒ３＋Ｒ４）／Ｒ４となる。 Such operations are repeated, the monitor voltage VM matches the reference voltage VR, and the output voltage VO becomes VO=VR×(R3+R4)/R4.
次に、電源電圧ＶＤＤが変動した場合について説明する。まず、電源電圧ＶＤＤが定格電圧から低下した場合について説明する。電源電圧ＶＤＤが低下すると、ノードＮ１の電圧が低下し、コンデンサ７から抵抗素子６を介してノードＮ１に電流が流れ、コンデンサ７の端子間電圧が低下する。したがって、電源電圧ＶＤＤに比べてコンデンサ７の端子間電圧（すなわちＰチャネルＭＯＳトランジスタＰ２のゲート電圧）は遅れて低下する。
Next, a case where the power supply voltage VDD fluctuates will be explained. First, a case where the power supply voltage VDD drops from the rated voltage will be described. When the power supply voltage VDD decreases, the voltage at the node N1 decreases, current flows from the
このため、電源電圧ＶＤＤが低下すると、ＰチャネルＭＯＳトランジスタＰ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさ（絶対値）が減少し、ＰチャネルＭＯＳトランジスタＰ２に流れる電流が減少し、制御電圧ＶＣが低下する。 Therefore, when the power supply voltage VDD decreases, the magnitude (absolute value) of the gate-source voltage Vgs (=VB-VDD) of the P-channel MOS transistor P2 decreases, and the current flowing through the P-channel MOS transistor P2 decreases. , the control voltage VC decreases.
したがって、電源電圧ＶＤＤが低下すると、制御電圧ＶＣも低下するので、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の変化が抑制され、出力トランジスタ１に流れる電流の減少が抑制され、出力電圧ＶＯの変化が抑制される。
Therefore, when the power supply voltage VDD decreases, the control voltage VC also decreases, so a change in the gate-source voltage Vgs (=VC-VDD) of the
次に、電源電圧ＶＤＤが定格電圧から上昇した場合について説明する。電源電圧ＶＤＤが上昇すると、ノードＮ１の電圧が上昇し、ノードＮ１から抵抗素子６を介してコンデンサ７に電流が流れ、コンデンサ７の端子間電圧が上昇する。したがって、電源電圧ＶＤＤに比べてコンデンサ７の端子間電圧（すなわちＰチャネルＭＯＳトランジスタＰ２のゲート電圧）は遅れて上昇する。
Next, a case where the power supply voltage VDD rises from the rated voltage will be described. When the power supply voltage VDD rises, the voltage at the node N1 rises, current flows from the node N1 to the
このため、電源電圧ＶＤＤが上昇すると、ＰチャネルＭＯＳトランジスタＰ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが増大し、ＰチャネルＭＯＳトランジスタＰ２に流れる電流が増大し、制御電圧ＶＣが上昇する。 Therefore, when the power supply voltage VDD increases, the magnitude of the gate-source voltage Vgs (=VB-VDD) of the P-channel MOS transistor P2 increases, the current flowing through the P-channel MOS transistor P2 increases, and the control voltage VC increases. rises.
したがって、電源電圧ＶＤＤが上昇すると、制御電圧ＶＣも上昇するので、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の変化が抑制され、出力トランジスタ１に流れる電流の増大が抑制され、出力電圧ＶＯの変化が抑制される。
Therefore, when the power supply voltage VDD rises, the control voltage VC also rises, so that a change in the gate-source voltage Vgs (=VC-VDD) of the
以上のように、本実施の形態１では、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲート間に抵抗素子６を接続し、ＰチャネルＭＯＳトランジスタＰ２のゲートと接地ラインＬ２との間にコンデンサ７を接続したので、電源電圧ＶＤＤの変動による出力電圧ＶＯの変動を小さく抑制することができる。
As described above, in the first embodiment, the
また、抵抗素子６およびコンデンサ７をＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲートに接続するので、トランジスタのバックゲートにリップル除去率改善回路を接続する特許文献１に比べ、回路構成の簡単化を図ることができる。
Furthermore, since the
なお、電源電圧ＶＤＤが変化した場合にＰチャネルＭＯＳトランジスタＰ２のゲート電圧が維持される時間は、抵抗素子６の抵抗値とコンデンサ７の容量値とから求められる時定数によって決まる。したがって、電源電圧ＶＤＤの変動による出力電圧ＶＯの変動が小さくなるように、抵抗素子６の抵抗値とコンデンサ７の容量値は設定される。また、コンデンサ７が初期充電された後には、ＲＣフィルタ８に流れる電流は小さいので、ＲＣフィルタ８を設けたことによる消費電流の増大は小さく抑えられる。
Note that the time period during which the gate voltage of P-channel MOS transistor P2 is maintained when power supply voltage VDD changes is determined by a time constant determined from the resistance value of
実施の形態２．
図２は、実施の形態２に従う電源回路の構成を示す回路図であって、図１と対比される図である。図２を参照して、この電源回路が図１の電源回路と異なる点は、演算増幅器５が演算増幅器１０で置換されている点である。
FIG. 2 is a circuit diagram showing the configuration of a power supply circuit according to the second embodiment, and is a diagram compared with FIG. 1. Referring to FIG. 2, this power supply circuit differs from the power supply circuit of FIG. 1 in that operational amplifier 5 is replaced with
演算増幅器１０は、演算増幅器５にＰチャネルＭＯＳトランジスタＰ３、バイアス端子Ｔ３、および電流源１１を追加し、ＲＣフィルタ８をバイアス端子Ｔ３とＰチャネルＭＯＳトランジスタＰ３のゲートとの間に接続したものである。
The
すなわち、ＰチャネルＭＯＳトランジスタＰ２のゲートは、ノードＮ１に直接接続される。ＰチャネルＭＯＳトランジスタＰ３は、電源ラインＬ１に接続されたソースと、ノードＮ２および出力トランジスタ１のゲートに接続されたドレインとを含む。バイアス端子Ｔ３は、バイアス電圧発生回路(図示せず)からバイアス電圧ＶＢを受ける。バイアス電圧ＶＢは、電源電圧ＶＤＤと接地電圧ＶＳＳの間の電圧である。バイアス電圧ＶＢは、電源電圧ＶＤＤに応じて変動してもよいし、電源電圧ＶＤＤに応じて変動しない一定電圧であっても構わない。
That is, the gate of P-channel MOS transistor P2 is directly connected to node N1. P-channel MOS transistor P3 includes a source connected to power supply line L1 and a drain connected to node N2 and the gate of
抵抗素子６は、バイアス端子Ｔ３とＰチャネルＭＯＳトランジスタＰ３のゲートとの間に接続される。コンデンサ７は、ＰチャネルＭＯＳトランジスタＰ３のゲートと接地ラインＬ２との間に接続される。バイアス電圧ＶＢは、抵抗素子６を介してＰチャネルＭＯＳトランジスタＰ２のゲートおよびコンデンサ７に与えられる。コンデンサ７はバイアス電圧ＶＢに充電される。
ＰチャネルＭＯＳトランジスタＰ３には、ＰチャネルＭＯＳトランジスタＰ３のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさに応じた値の電流が流れる。電流源１１は、ノードＮ２から接地ラインＬ２に定電流を流す。電源電圧ＶＤＤが定格電圧である場合には、ＰチャネルＭＯＳトランジスタＰ３に流れる電流と電流源１１に流れる定電流とが一致するように、バイアス電圧ＶＢ、定電流などが設定されている。
A current having a value corresponding to the magnitude of gate-source voltage Vgs (=VB-VDD) of P-channel MOS transistor P3 flows through P-channel MOS transistor P3.
次に、この電源回路の動作について説明する。まず、電源電圧ＶＤＤが定格電圧にされて安定している場合について説明する。電源電圧ＶＤＤが定格電圧である場合には、ＰチャネルＭＯＳトランジスタＰ３に流れる全電流が電流源１１に流れる。
Next, the operation of this power supply circuit will be explained. First, a case where the power supply voltage VDD is set to the rated voltage and is stable will be described. When power supply voltage VDD is at the rated voltage, the entire current flowing through P channel MOS transistor P3 flows through
モニタ電圧ＶＭが参照電圧ＶＲよりも低い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも小さくなる。トランジスタＰ１，Ｑ１は直列接続され、トランジスタＰ１，Ｐ２のゲートが互いに接続されているので、トランジスタＱ１，Ｐ１，Ｐ２には同じ値の電流が流れる。 When monitor voltage VM is lower than reference voltage VR, the current flowing through N-channel MOS transistor Q1 is smaller than the current flowing through N-channel MOS transistor Q2. Since the transistors P1 and Q1 are connected in series and the gates of the transistors P1 and P2 are connected to each other, currents of the same value flow through the transistors Q1, P1, and P2.
したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも小さくなり、制御電圧ＶＣが低下する。制御電圧ＶＣが低下すると、出力トランジスタ１に流れる電流が増大し、モニタ電圧ＶＭが上昇する。
Therefore, the current flowing through transistor P2 becomes smaller than the current flowing through transistor Q2, and control voltage VC decreases. When the control voltage VC decreases, the current flowing through the
逆に、モニタ電圧ＶＭが参照電圧ＶＲよりも高い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも大きくなる。したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも大きくなり、制御電圧ＶＣが上昇する。制御電圧ＶＣが上昇すると、出力トランジスタ１に流れる電流が減少し、モニタ電圧ＶＭが低下する。このような動作が繰り返され、モニタ電圧ＶＭは参照電圧ＶＲに一致し、出力電圧ＶＯは、ＶＯ＝ＶＲ×（Ｒ３＋Ｒ４）／Ｒ４となる。
Conversely, when monitor voltage VM is higher than reference voltage VR, the current flowing through N-channel MOS transistor Q1 becomes larger than the current flowing through N-channel MOS transistor Q2. Therefore, the current flowing through transistor P2 becomes larger than the current flowing through transistor Q2, and control voltage VC increases. When the control voltage VC increases, the current flowing through the
次に、電源電圧ＶＤＤが変動した場合について説明する。まず、電源電圧ＶＤＤが定格電圧から低下した場合について説明する。電源電圧ＶＤＤが低下してバイアス電圧ＶＢが低下しても、ＲＣフィルタ８の作用により、ＰチャネルＭＯＳトランジスタＰ３のゲート電圧は電源電圧ＶＤＤよりも遅れて低下する。このため、電源電圧ＶＤＤが低下すると、ＰチャネルＭＯＳトランジスタＰ３のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが減少し、ＰチャネルＭＯＳトランジスタＰ３に流れる電流が減少し、制御電圧ＶＣが低下する。
Next, a case where the power supply voltage VDD fluctuates will be explained. First, a case where the power supply voltage VDD drops from the rated voltage will be described. Even if power supply voltage VDD decreases and bias voltage VB decreases, due to the action of
したがって、電源電圧ＶＤＤが低下すると、制御電圧ＶＣも低下するので、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の変化が抑制され、出力トランジスタ１に流れる電流の減少が抑制され、出力電圧ＶＯの変化が抑制される。
Therefore, when the power supply voltage VDD decreases, the control voltage VC also decreases, so a change in the gate-source voltage Vgs (=VC-VDD) of the
次に、電源電圧ＶＤＤが定格電圧から上昇した場合について説明する。電源電圧ＶＤＤが上昇してバイアス電圧ＶＢが上昇しても、ＲＣフィルタ８の作用により、ＰチャネルＭＯＳトランジスタＰ３のゲート電圧は電源電圧ＶＤＤよりも遅れて上昇する。このため、電源電圧ＶＤＤが上昇すると、ＰチャネルＭＯＳトランジスタＰ３のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが増大し、ＰチャネルＭＯＳトランジスタＰ３に流れる電流が増大し、制御電圧ＶＣが上昇する。
Next, a case where the power supply voltage VDD rises from the rated voltage will be described. Even if power supply voltage VDD rises and bias voltage VB rises, the gate voltage of P channel MOS transistor P3 increases with a delay from power supply voltage VDD due to the action of
したがって、電源電圧ＶＤＤが上昇すると、制御電圧ＶＣも上昇するので、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の変化が抑制され、出力トランジスタ１に流れる電流の増大が抑制され、出力電圧ＶＯの変化が抑制される。
Therefore, when the power supply voltage VDD rises, the control voltage VC also rises, so that a change in the gate-source voltage Vgs (=VC-VDD) of the
以上のように、本実施の形態２では、バイアス端子Ｔ３とＰチャネルＭＯＳトランジスタＰ３のゲートとの間に抵抗素子６を接続し、ＰチャネルＭＯＳトランジスタＰ３のゲートと接地ラインＬ２との間にコンデンサ７を接続したので、電源電圧ＶＤＤの変動による出力電圧ＶＯの変動を小さく抑制することができる。
As described above, in the second embodiment, the
また、抵抗素子６およびコンデンサ７をＰチャネルＭＯＳトランジスタＰ３のゲートに接続するので、トランジスタのバックゲートにリップル除去率改善回路を接続する特許文献１に比べ、回路構成の簡単化を図ることができる。
Furthermore, since the
なお、本実施の形態２では、バイアス電圧発生回路(図示せず)からバイアス電圧ＶＢを受けるバイアス端子Ｔ３とＰチャネルＭＯＳトランジスタＰ３のゲートとの間にＲＣフィルタ８を接続したので、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲート間にＲＣフィルタ８を接続した実施の形態１に比べ、ＲＣフィルタ８が演算増幅動作に与える影響を小さくすることができる。また、コンデンサ７が初期充電された後には、ＲＣフィルタ８に流れる電流は小さいので、ＲＣフィルタ８を設けたことによる消費電流の増大は小さく抑えられる。
In the second embodiment, since the
実施の形態３．
図３は、実施の形態３に従う電源回路の構成を示す回路図であって、図２と対比される図である。図３を参照して、この電源回路が図２の電源回路と異なる点は、演算増幅器１０が演算増幅器１５で置換されている点である。
FIG. 3 is a circuit diagram showing the configuration of a power supply circuit according to the third embodiment, and is a diagram compared with FIG. 2. In FIG. Referring to FIG. 3, this power supply circuit differs from the power supply circuit of FIG. 2 in that
演算増幅器１５は、演算増幅器１０の電流源１１をＰチャネルＭＯＳトランジスタＰ４で置換したものである。ＰチャネルＭＯＳトランジスタＰ４は、出力トランジスタ１のゲートに接続されたソースと、接地ラインＬ２に接続されたドレインと、ノードＮ２に接続されたゲートとを含む。ＰチャネルＭＯＳトランジスタＰ３，Ｐ４は、ノードＮ２の電圧に応じた値の制御電圧ＶＣを出力トランジスタ１のゲートに与えるソースフォロワを構成する。
次に、この電源回路の動作について説明する。まず、電源電圧ＶＤＤが定格電圧にされて安定している場合について説明する。電源電圧ＶＤＤが定格電圧である場合には、ＰチャネルＭＯＳトランジスタＰ３のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさに応じた値の定電流が流れる。 Next, the operation of this power supply circuit will be explained. First, a case where the power supply voltage VDD is set to the rated voltage and is stable will be described. When power supply voltage VDD is the rated voltage, a constant current flows with a value corresponding to the magnitude of gate-source voltage Vgs (=VB-VDD) of P-channel MOS transistor P3.
モニタ電圧ＶＭが参照電圧ＶＲよりも低い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも小さくなる。トランジスタＰ１，Ｑ１は直列接続され、トランジスタＰ１，Ｐ２のゲートが互いに接続されているので、トランジスタＱ１，Ｐ１，Ｐ２には同じ値の電流が流れる。 When monitor voltage VM is lower than reference voltage VR, the current flowing through N-channel MOS transistor Q1 is smaller than the current flowing through N-channel MOS transistor Q2. Since the transistors P1 and Q1 are connected in series and the gates of the transistors P1 and P2 are connected to each other, currents of the same value flow through the transistors Q1, P1, and P2.
したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも小さくなり、ノードＮ２の電圧が低下する。ノードＮ２の電圧が低下すると、ＰチャネルＭＯＳトランジスタＰ４に流れる電流が増大し、制御電圧ＶＣが低下し、出力トランジスタ１に流れる電流が増大し、モニタ電圧ＶＭが上昇する。
Therefore, the current flowing through transistor P2 becomes smaller than the current flowing through transistor Q2, and the voltage at node N2 decreases. When the voltage at node N2 decreases, the current flowing through P-channel MOS transistor P4 increases, control voltage VC decreases, the current flowing through
逆に、モニタ電圧ＶＭが参照電圧ＶＲよりも高い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも大きくなる。したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも大きくなり、ノードＮ２の電圧が上昇する。ノードＮ２の電圧が上昇すると、ＰチャネルＭＯＳトランジスタＰ４に流れる電流が減少し、制御電圧ＶＣが上昇し、出力トランジスタ１に流れる電流が減少し、モニタ電圧ＶＭが低下する。このような動作が繰り返され、モニタ電圧ＶＭは参照電圧ＶＲに一致し、出力電圧ＶＯは、ＶＯ＝ＶＲ×（Ｒ３＋Ｒ４）／Ｒ４となる。
Conversely, when monitor voltage VM is higher than reference voltage VR, the current flowing through N-channel MOS transistor Q1 becomes larger than the current flowing through N-channel MOS transistor Q2. Therefore, the current flowing through transistor P2 becomes larger than the current flowing through transistor Q2, and the voltage at node N2 increases. When the voltage at node N2 increases, the current flowing through P-channel MOS transistor P4 decreases, control voltage VC increases, the current flowing through
次に、電源電圧ＶＤＤが変動した場合について説明する。まず、電源電圧ＶＤＤが定格電圧から低下した場合について説明する。電源電圧ＶＤＤが低下してバイアス電圧ＶＢが低下しても、ＲＣフィルタ８の作用により、ＰチャネルＭＯＳトランジスタＰ３のゲート電圧は電源電圧ＶＤＤよりも遅れて低下する。このため、電源電圧ＶＤＤが低下すると、ＰチャネルＭＯＳトランジスタＰ３のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが減少し、ＰチャネルＭＯＳトランジスタＰ３に流れる電流が減少し、制御電圧ＶＣが低下する。
Next, a case where the power supply voltage VDD fluctuates will be explained. First, a case where the power supply voltage VDD drops from the rated voltage will be described. Even if power supply voltage VDD decreases and bias voltage VB decreases, due to the action of
したがって、電源電圧ＶＤＤが低下すると、制御電圧ＶＣも低下するので、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の変化が抑制され、出力トランジスタ１に流れる電流の減少が抑制され、出力電圧ＶＯの変化が抑制される。
Therefore, when the power supply voltage VDD decreases, the control voltage VC also decreases, so a change in the gate-source voltage Vgs (=VC-VDD) of the
次に、電源電圧ＶＤＤが定格電圧から上昇した場合について説明する。電源電圧ＶＤＤが上昇してバイアス電圧ＶＢが上昇しても、ＲＣフィルタ８の作用により、ＰチャネルＭＯＳトランジスタＰ３のゲート電圧は電源電圧ＶＤＤよりも遅れて上昇する。このため、電源電圧ＶＤＤが上昇すると、ＰチャネルＭＯＳトランジスタＰ３のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが増大し、ＰチャネルＭＯＳトランジスタＰ３に流れる電流が増大し、制御電圧ＶＣが上昇する。
Next, a case where the power supply voltage VDD rises from the rated voltage will be described. Even if power supply voltage VDD rises and bias voltage VB rises, the gate voltage of P channel MOS transistor P3 increases with a delay from power supply voltage VDD due to the action of
したがって、電源電圧ＶＤＤが上昇すると、制御電圧ＶＣも上昇するので、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の変化が抑制され、出力トランジスタ１に流れる電流の増大が抑制され、出力電圧ＶＯの変化が抑制される。
Therefore, when the power supply voltage VDD rises, the control voltage VC also rises, so that a change in the gate-source voltage Vgs (=VC-VDD) of the
この実施の形態３では、実施の形態２と同じ効果が得られる他、ノードＮ２に現れる信号をソースフォロワ（Ｐ３，Ｐ４）を介して出力トランジスタ１のゲートに与えるので、電源回路の周波数特性の向上を図ることができる。
In the third embodiment, the same effect as the second embodiment can be obtained, and since the signal appearing at the node N2 is applied to the gate of the
実施の形態４．
図４は、実施の形態４に従う電源回路の構成を示す回路図であって、図１と対比される図である。図４を参照して、この電源回路が図２の電源回路と異なる点は、バイアス端子Ｔ４が追加され、演算増幅器５が演算増幅器２０で置換されている点である。
FIG. 4 is a circuit diagram showing the configuration of a power supply circuit according to the fourth embodiment, and is a diagram compared with FIG. 1. Referring to FIG. 4, this power supply circuit differs from the power supply circuit of FIG. 2 in that a bias terminal T4 is added and operational amplifier 5 is replaced with
バイアス端子Ｔ４は、バイアス電圧発生回路(図示せず)からバイアス電圧ＶＢ１を受ける。バイアス電圧ＶＢ１（第３の直流電圧）は、電源電圧ＶＤＤと接地電圧ＶＳＳの間の電圧である。バイアス電圧ＶＢ１は、電源電圧ＶＤＤに応じて変動してもよいし、電源電圧ＶＤＤに応じて変動しない一定電圧であっても構わない。 Bias terminal T4 receives bias voltage VB1 from a bias voltage generation circuit (not shown). Bias voltage VB1 (third DC voltage) is a voltage between power supply voltage VDD and ground voltage VSS. The bias voltage VB1 may vary depending on the power supply voltage VDD, or may be a constant voltage that does not vary depending on the power supply voltage VDD.
演算増幅器２０は、演算増幅器５にＰチャネルＭＯＳトランジスタＰ５，Ｐ６およびＮチャネルＭＯＳトランジスタＱ３，Ｑ４を追加したものである。ＰチャネルＭＯＳトランジスタＰ１のゲートは、そのドレインに接続される代わりに、バイアス端子Ｔ４に接続される。ＰチャネルＭＯＳトランジスタＰ１は、そのゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさに応じた値の電流をノードＮ１に流す電流源を構成する。ＰチャネルＭＯＳトランジスタＰ２は、そのゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさに応じた値の電流をノードＮ２に流す電流源を構成する。
ＰチャネルＭＯＳトランジスタＰ５は、ノードＮ１に接続されたソースと、ノードＮ４に接続されたドレインと、バイアス電圧ＶＢ２を受けるゲートとを有する。ＰチャネルＭＯＳトランジスタＰ６は、ノードＮ２に接続されたソースと、ノードＮ５に接続されたドレインと、バイアス電圧ＶＢ２を受けるゲートとを有する。バイアス電圧ＶＢ２（第４の直流電圧）は、電源電圧ＶＤＤと接地電圧ＶＳＳの間の一定電圧である。ＰチャネルＭＯＳトランジスタＰ５，Ｐ６は、ノードＮ１，Ｎ２の電圧の変動を抑制する。 P-channel MOS transistor P5 has a source connected to node N1, a drain connected to node N4, and a gate receiving bias voltage VB2. P-channel MOS transistor P6 has a source connected to node N2, a drain connected to node N5, and a gate receiving bias voltage VB2. Bias voltage VB2 (fourth DC voltage) is a constant voltage between power supply voltage VDD and ground voltage VSS. P-channel MOS transistors P5 and P6 suppress voltage fluctuations at nodes N1 and N2.
ＮチャネルＭＯＳトランジスタＱ３は、ノードＮ４に接続されたゲートおよびドレインと、接地ラインＬ２に接続されたソースとを有する。ＮチャネルＭＯＳトランジスタＱ４は、ノードＮ５に接続されたドレインと、ノードＮ４に接続されたゲートと、接地ラインＬ２に接続されたソースとを有する。 N-channel MOS transistor Q3 has a gate and a drain connected to node N4, and a source connected to ground line L2. N-channel MOS transistor Q4 has a drain connected to node N5, a gate connected to node N4, and a source connected to ground line L2.
ＮチャネルＭＯＳトランジスタＱ３，Ｑ４のゲートはともにノードＮ４に接続されているので、ＮチャネルＭＯＳトランジスタＱ３に流れる電流に応じた値の電流がＮチャネルＭＯＳトランジスタＱ４に流れる。ここでは、ＮチャネルＭＯＳトランジスタＱ３，Ｑ４のサイズは同一であるものとする。この場合、ＮチャネルＭＯＳトランジスタＱ３，Ｑ４には同じ値の電流が流れる。ＮチャネルＭＯＳトランジスタＱ３，Ｑ４は、ノードＮ４，Ｎ５と接地ラインＬ２との間に接続され、ノードＮ４に流れる電流に応じた値の電流をノードＮ５に流すカレントミラー回路を構成する。ノードＮ５は、出力トランジスタ１のゲートに接続される。このような演算増幅器２０は、フォールデッドカスコード増幅器と呼ばれる。
Since the gates of N-channel MOS transistors Q3 and Q4 are both connected to node N4, a current having a value corresponding to the current flowing through N-channel MOS transistor Q3 flows through N-channel MOS transistor Q4. Here, it is assumed that the sizes of N-channel MOS transistors Q3 and Q4 are the same. In this case, currents of the same value flow through N-channel MOS transistors Q3 and Q4. N-channel MOS transistors Q3 and Q4 are connected between nodes N4 and N5 and ground line L2, and form a current mirror circuit that causes a current having a value corresponding to the current flowing through node N4 to flow through node N5. Node N5 is connected to the gate of
次に、この電源回路の動作について説明する。まず、電源電圧ＶＤＤが定格電圧となって安定している場合について説明する。電源電圧ＶＤＤが定格電圧にされて安定している場合には、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさに応じた値の電流が、電源ラインＬ１からＰチャネルＭＯＳトランジスタＰ１，Ｐ２を介してノードＮ１，Ｎ２に流れる。ノードＮ１に流入した電流はトランジスタＱ１，Ｐ５に分流され、ノードＮ２に流入した電流はトランジスタＱ２，Ｐ６に分流される。 Next, the operation of this power supply circuit will be explained. First, a case where the power supply voltage VDD becomes the rated voltage and is stable will be described. When the power supply voltage VDD is set to the rated voltage and is stable, a current with a value corresponding to the magnitude of the gate-source voltage Vgs (=VB-VDD) of P-channel MOS transistors P1 and P2 flows through the power supply line. The signal flows from L1 to nodes N1 and N2 via P channel MOS transistors P1 and P2. The current flowing into node N1 is shunted into transistors Q1 and P5, and the current flowing into node N2 is shunted into transistors Q2 and P6.
モニタ電圧ＶＭが参照電圧ＶＲよりも低い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも小さくなり、ＰチャネルＭＯＳトランジスタＰ５に流れる電流がＰチャネルＭＯＳトランジスタＰ６に流れる電流よりも大きくなる。 When monitor voltage VM is lower than reference voltage VR, the current flowing to N-channel MOS transistor Q1 becomes smaller than the current flowing to N-channel MOS transistor Q2, and the current flowing to P-channel MOS transistor P5 becomes smaller than the current flowing to P-channel MOS transistor P6. is larger than the current flowing through the
トランジスタＰ５，Ｑ３は直列接続され、トランジスタＱ３，Ｑ４のゲートが互いに接続されているので、トランジスタＰ５，Ｑ３，Ｑ４には同じ値の電流が流れる。したがって、トランジスタＰ６に流れる電流がトランジスタＱ４に流れる電流よりも小さくなり、ノードＮ４の電圧（すなわち制御電圧ＶＣ）が低下し、出力トランジスタ１に流れる電流が増大してモニタ電圧ＶＭが上昇する。
Transistors P5 and Q3 are connected in series, and the gates of transistors Q3 and Q4 are connected to each other, so currents of the same value flow through transistors P5, Q3, and Q4. Therefore, the current flowing through transistor P6 becomes smaller than the current flowing through transistor Q4, the voltage at node N4 (ie, control voltage VC) decreases, the current flowing through
逆に、モニタ電圧ＶＭが参照電圧ＶＲよりも高い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも大きくなり、ＰチャネルＭＯＳトランジスタＰ５に流れる電流がＰチャネルＭＯＳトランジスタＰ６に流れる電流よりも小さくなる。 Conversely, when the monitor voltage VM is higher than the reference voltage VR, the current flowing through the N-channel MOS transistor Q1 becomes larger than the current flowing through the N-channel MOS transistor Q2, and the current flowing through the P-channel MOS transistor P5 becomes larger than the current flowing through the P-channel MOS transistor P5. The current is smaller than the current flowing through MOS transistor P6.
トランジスタＰ５，Ｑ３は直列接続され、トランジスタＱ３，Ｑ４のゲートが互いに接続されているので、トランジスタＰ５，Ｑ３，Ｑ４には同じ値の電流が流れる。したがって、トランジスタＰ６に流れる電流がトランジスタＱ４に流れる電流よりも大きくなり、ノードＮ４の電圧（すなわち制御電圧ＶＣ）が上昇し、出力トランジスタ１に流れる電流が減少してモニタ電圧ＶＭが低下する。このような動作が繰り返され、モニタ電圧ＶＭは参照電圧ＶＲに一致し、出力電圧ＶＯは、ＶＯ＝ＶＲ×（Ｒ３＋Ｒ４）／Ｒ４となる。
Transistors P5 and Q3 are connected in series, and the gates of transistors Q3 and Q4 are connected to each other, so currents of the same value flow through transistors P5, Q3, and Q4. Therefore, the current flowing through transistor P6 becomes larger than the current flowing through transistor Q4, the voltage at node N4 (ie, control voltage VC) increases, the current flowing through
次に、電源電圧ＶＤＤが変動した場合について説明する。まず、電源電圧ＶＤＤが定格電圧から低下した場合について説明する。電源電圧ＶＤＤが低下してバイアス電圧ＶＢ１が低下しても、ＲＣフィルタ８の作用により、ＰチャネルＭＯＳトランジスタＰ２のゲート電圧は電源電圧ＶＤＤよりも遅れて低下する。このため、電源電圧ＶＤＤが低下すると、ＰチャネルＭＯＳトランジスタＰ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが減少し、ＰチャネルＭＯＳトランジスタＰ２に流れる電流が減少し、ノードＮ２，Ｎ５に流入する電流が減少して制御電圧ＶＣが低下する。
Next, a case where the power supply voltage VDD fluctuates will be explained. First, a case where the power supply voltage VDD drops from the rated voltage will be described. Even if power supply voltage VDD decreases and bias voltage VB1 decreases, due to the action of
したがって、電源電圧ＶＤＤが低下すると、制御電圧ＶＣも低下するので、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の変化が抑制され、出力トランジスタ１に流れる電流の減少が抑制され、出力電圧ＶＯの変化が抑制される。
Therefore, when the power supply voltage VDD decreases, the control voltage VC also decreases, so a change in the gate-source voltage Vgs (=VC-VDD) of the
次に、電源電圧ＶＤＤが定格電圧から上昇した場合について説明する。電源電圧ＶＤＤが上昇してバイアス電圧ＶＢ１が上昇しても、ＲＣフィルタ８の作用により、ＰチャネルＭＯＳトランジスタＰ２のゲート電圧は電源電圧ＶＤＤよりも遅れて上昇する。このため、電源電圧ＶＤＤが上昇すると、ＰチャネルＭＯＳトランジスタＰ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが増大し、ＰチャネルＭＯＳトランジスタＰ２に流れる電流が増大し、ノードＮ２，Ｎ５に流入する電流が増大して制御電圧ＶＣが上昇する。
Next, a case where the power supply voltage VDD rises from the rated voltage will be described. Even if power supply voltage VDD rises and bias voltage VB1 rises, due to the action of
したがって、電源電圧ＶＤＤが上昇すると、制御電圧ＶＣも上昇するので、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の変化が抑制され、出力トランジスタ１に流れる電流の増大が抑制され、出力電圧ＶＯの変化が抑制される。
Therefore, when the power supply voltage VDD rises, the control voltage VC also rises, so that a change in the gate-source voltage Vgs (=VC-VDD) of the
この実施の形態４では、実施の形態２と同じ効果が得られる他、フォールデッドカスコード型の演算増幅器２０を採用したので、演算増幅器２０のゲインを大きくすることができる。
In the fourth embodiment, in addition to obtaining the same effects as in the second embodiment, since the folded cascode type
今回開示された各実施の形態は、技術的に矛盾しない範囲で適宜組み合わせて実施することも予定されている。そして、今回開示された実施の形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。 It is also planned that the embodiments disclosed herein will be implemented in appropriate combinations within a technically consistent range. The embodiments disclosed this time should be considered to be illustrative in all respects and not restrictive. The scope of the present invention is indicated by the claims rather than the description of the embodiments described above, and it is intended that all changes within the meaning and range equivalent to the claims are included.
Ｔ１ 入力端子、Ｔ２ 出力端子、Ｔ３，Ｔ４ バイアス端子、Ｌ１ 電源ライン、Ｌ２ 接地ライン、１ 出力トランジスタ、２ 分圧器、３，４，６ 抵抗素子、５，１０，１５，２０ 演算増幅器、７ コンデンサ、８ ＲＣフィルタ、９，１１ 電流源。 T1 input terminal, T2 output terminal, T3, T4 bias terminal, L1 power supply line, L2 ground line, 1 output transistor, 2 voltage divider, 3, 4, 6 resistance element, 5, 10, 15, 20 operational amplifier, 7 capacitor , 8 RC filter, 9, 11 current source.
Claims (4)
第１の直流電圧を受ける第１の直流ラインに接続されたソースと、前記出力端子に接続されたドレインと、制御電圧を受けるゲートとを有する出力トランジスタと、
前記出力端子と第２の直流電圧を受ける第２の直流ラインとの間の電圧を分圧してモニタ電圧を生成する分圧器と、
前記モニタ電圧が前記参照電圧になるように前記制御電圧を出力する演算増幅器とを備え、
前記演算増幅器は、
前記第１の直流ラインに接続されたソースと、前記出力トランジスタのゲートに接続されるドレインとを有する第１のトランジスタと、
前記第１のトランジスタのゲートと前記第２の直流ラインとの間に接続され、前記第１および第２の直流電圧間の第３の直流電圧に充電されるコンデンサと、
前記第１の直流ラインに接続されたソースと、ともに第１のノードに接続されたゲートおよびドレインとを有する第２のトランジスタと、
前記第１のノードと前記第１のトランジスタのゲートとの間に接続された抵抗素子と、
それぞれ前記第１のノードおよび前記出力トランジスタのゲートに接続された第１および第２のドレインと、ともに第２のノードに接続された第１および第２のソースと、それぞれ前記モニタ電圧および前記参照電圧を受ける第１および第２のゲートとを有する差動トランジスタ対と、
前記第２のノードと前記第２の直流ラインとの間に定電流を流す電流源とを含む、電源回路。 A power supply circuit that outputs a DC voltage having a value according to a reference voltage to an output terminal,
an output transistor having a source connected to a first DC line receiving a first DC voltage, a drain connected to the output terminal, and a gate receiving a control voltage;
a voltage divider that divides the voltage between the output terminal and a second DC line that receives a second DC voltage to generate a monitor voltage;
an operational amplifier that outputs the control voltage so that the monitor voltage becomes the reference voltage,
The operational amplifier is
a first transistor having a source connected to the first DC line and a drain connected to the gate of the output transistor;
a capacitor connected between the gate of the first transistor and the second DC line and charged to a third DC voltage between the first and second DC voltages ;
a second transistor having a source connected to the first DC line, and a gate and a drain both connected to the first node;
a resistance element connected between the first node and the gate of the first transistor;
first and second drains connected to the first node and the gate of the output transistor, respectively; first and second sources both connected to the second node; and the monitor voltage and the reference voltage, respectively. a differential transistor pair having first and second gates receiving a voltage;
A power supply circuit including a current source that flows a constant current between the second node and the second DC line .
第１の直流電圧を受ける第１の直流ラインに接続されたソースと、前記出力端子に接続されたドレインと、制御電圧を受けるゲートとを有する出力トランジスタと、
前記出力端子と第２の直流電圧を受ける第２の直流ラインとの間の電圧を分圧してモニタ電圧を生成する分圧器と、
前記モニタ電圧が前記参照電圧になるように前記制御電圧を出力する演算増幅器とを備え、
前記演算増幅器は、
前記第１の直流ラインに接続されたソースと、前記出力トランジスタのゲートに接続されるドレインとを有する第１のトランジスタと、
前記第１のトランジスタのゲートと前記第２の直流ラインとの間に接続され、前記第１および第２の直流電圧間の第３の直流電圧に充電されるコンデンサと、
前記第１の直流ラインと第１および第２のノードとの間に接続され、前記第１のノードに流れる第１の電流に応じた値の第２の電流を前記第２のノードに流すカレントミラー回路と、
前記第１および第２のノードと第３のノードとの間に接続され、それぞれ前記モニタ電圧および前記参照電圧を受ける第１および第２のゲートを有する差動トランジスタ対と、
前記第３のノードと前記第２の直流ラインとの間に第１の定電流を流す第１の電流源と、
一方端子が前記第３の直流電圧を受け、他方端子が前記第１のトランジスタのゲートに接続された抵抗素子と、
前記出力トランジスタのゲートと前記第２の直流ラインとの間に第２の定電流を流す第２の電流源とを含む、電源回路。 A power supply circuit that outputs a DC voltage having a value according to a reference voltage to an output terminal,
an output transistor having a source connected to a first DC line receiving a first DC voltage, a drain connected to the output terminal, and a gate receiving a control voltage;
a voltage divider that divides the voltage between the output terminal and a second DC line that receives a second DC voltage to generate a monitor voltage;
an operational amplifier that outputs the control voltage so that the monitor voltage becomes the reference voltage,
The operational amplifier is
a first transistor having a source connected to the first DC line and a drain connected to the gate of the output transistor;
a capacitor connected between the gate of the first transistor and the second DC line and charged to a third DC voltage between the first and second DC voltages;
A current that is connected between the first DC line and the first and second nodes and causes a second current having a value corresponding to the first current flowing through the first node to flow through the second node. mirror circuit,
a differential transistor pair connected between the first and second nodes and a third node and having first and second gates receiving the monitor voltage and the reference voltage, respectively;
a first current source that flows a first constant current between the third node and the second DC line;
a resistance element having one terminal receiving the third DC voltage and the other terminal connected to the gate of the first transistor;
A power supply circuit including a second current source that flows a second constant current between the gate of the output transistor and the second DC line.
第１の直流電圧を受ける第１の直流ラインに接続されたソースと、前記出力端子に接続されたドレインと、制御電圧を受けるゲートとを有する出力トランジスタと、
前記出力端子と第２の直流電圧を受ける第２の直流ラインとの間の電圧を分圧してモニタ電圧を生成する分圧器と、
前記モニタ電圧が前記参照電圧になるように前記制御電圧を出力する演算増幅器とを備え、
前記演算増幅器は、
前記第１の直流ラインに接続されたソースと、前記出力トランジスタのゲートに接続されるドレインとを有する第１のトランジスタと、
前記第１のトランジスタのゲートと前記第２の直流ラインとの間に接続され、前記第１および第２の直流電圧間の第３の直流電圧に充電されるコンデンサと、
前記第１の直流ラインと第１および第２のノードとの間に接続され、前記第１のノードに流れる第１の電流に応じた値の第２の電流を前記第２のノードに流すカレントミラー回路と、
前記第１および第２のノードと第３のノードとの間に接続され、それぞれ前記モニタ電圧および前記参照電圧を受ける第１および第２のゲートを有する差動トランジスタ対と、
前記第３のノードと前記第２の直流ラインとの間に定電流を流す電流源と、
一方端子が前記第３の直流電圧を受け、他方端子が前記第１のトランジスタのゲートに接続された抵抗素子と、
前記出力トランジスタのゲートと前記第２の直流ラインとの間に接続され、前記第２のノードに接続されたゲートを有する第２のトランジスタとを含む、電源回路。 A power supply circuit that outputs a DC voltage having a value according to a reference voltage to an output terminal,
an output transistor having a source connected to a first DC line receiving a first DC voltage, a drain connected to the output terminal, and a gate receiving a control voltage;
a voltage divider that divides the voltage between the output terminal and a second DC line that receives a second DC voltage to generate a monitor voltage;
an operational amplifier that outputs the control voltage so that the monitor voltage becomes the reference voltage,
The operational amplifier is
a first transistor having a source connected to the first DC line and a drain connected to the gate of the output transistor;
a capacitor connected between the gate of the first transistor and the second DC line and charged to a third DC voltage between the first and second DC voltages;
A current that is connected between the first DC line and the first and second nodes and causes a second current having a value corresponding to the first current flowing through the first node to flow through the second node. mirror circuit,
a differential transistor pair connected between the first and second nodes and a third node and having first and second gates receiving the monitor voltage and the reference voltage, respectively;
a current source that flows a constant current between the third node and the second DC line;
a resistance element having one terminal receiving the third DC voltage and the other terminal connected to the gate of the first transistor;
a second transistor connected between the gate of the output transistor and the second DC line and having a gate connected to the second node.
第１の直流電圧を受ける第１の直流ラインに接続されたソースと、前記出力端子に接続されたドレインと、制御電圧を受けるゲートとを有する出力トランジスタと、
前記出力端子と第２の直流電圧を受ける第２の直流ラインとの間の電圧を分圧してモニタ電圧を生成する分圧器と、
前記モニタ電圧が前記参照電圧になるように前記制御電圧を出力する演算増幅器とを備え、
前記演算増幅器は、
前記第１の直流ラインに接続されたソースと、前記出力トランジスタのゲートに接続されるドレインとを有する第１のトランジスタと、
前記第１のトランジスタのゲートと前記第２の直流ラインとの間に接続され、前記第１および第２の直流電圧間の第３の直流電圧に充電されるコンデンサと、
それぞれ第１および第２のノードに接続された第１および第２のドレインと、ともに第３のノードに接続された第１および第２のソースと、それぞれ前記モニタ電圧および前記参照電圧を受ける第１および第２のゲートとを有する差動トランジスタ対と、
前記第３のノードと前記第２の直流ラインとの間に定電流を流す電流源と、
一方端子が前記第３の直流電圧を受け、他方端子が前記第１のトランジスタのゲートに接続された抵抗素子と、
前記第１の直流ラインに接続されたソースと、前記第３の直流電圧を受けるゲートと、前記第１のノードに接続されたドレインとを有する第２のトランジスタと、
前記第１のノードに接続されるソースと、第４のノードに接続されるドレインと、前記第１および第２の直流電圧間の第４の直流電圧を受けるゲートとを有する第３のトランジスタと、
前記第２のノードに接続されるソースと、第５のノードに接続されるドレインと、前記第４の直流電圧を受けるゲートとを有する第４のトランジスタと、
前記第４および第５のノードと前記第２の直流ラインとの間に接続され、前記第４のノードに流れる電流に応じた値の電流を前記第５のノードに流すカレントミラー回路とを含み、
前記第１のトランジスタのドレインは、前記第４のトランジスタを介して前記出力トランジスタのゲートに接続される、電源回路。 A power supply circuit that outputs a DC voltage having a value according to a reference voltage to an output terminal,
an output transistor having a source connected to a first DC line receiving a first DC voltage, a drain connected to the output terminal, and a gate receiving a control voltage;
a voltage divider that divides the voltage between the output terminal and a second DC line that receives a second DC voltage to generate a monitor voltage;
an operational amplifier that outputs the control voltage so that the monitor voltage becomes the reference voltage,
The operational amplifier is
a first transistor having a source connected to the first DC line and a drain connected to the gate of the output transistor;
a capacitor connected between the gate of the first transistor and the second DC line and charged to a third DC voltage between the first and second DC voltages;
first and second drains connected to the first and second nodes, respectively; first and second sources both connected to the third node; and a third source receiving the monitor voltage and the reference voltage, respectively. a differential transistor pair having a first gate and a second gate;
a current source that flows a constant current between the third node and the second DC line;
a resistance element having one terminal receiving the third DC voltage and the other terminal connected to the gate of the first transistor;
a second transistor having a source connected to the first DC line, a gate receiving the third DC voltage, and a drain connected to the first node;
a third transistor having a source connected to the first node, a drain connected to a fourth node, and a gate receiving a fourth DC voltage between the first and second DC voltages; ,
a fourth transistor having a source connected to the second node, a drain connected to a fifth node, and a gate receiving the fourth DC voltage;
a current mirror circuit connected between the fourth and fifth nodes and the second DC line, which causes a current having a value corresponding to the current flowing through the fourth node to flow through the fifth node. ,
A power supply circuit, wherein a drain of the first transistor is connected to a gate of the output transistor via the fourth transistor.
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