JP2010004258A

JP2010004258A - 負帰還増幅器

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Publication number: JP2010004258A
Application number: JP2008160528A
Authority: JP
Inventors: Junichi Todaka; 順一戸高; Shuji Toda; 修二戸田
Original assignee: Toshiba Corp; Toshiba Discrete Semiconductor Technology Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2008-06-19
Filing date: 2008-06-19
Publication date: 2010-01-07

Abstract

【課題】負帰還増幅器において、出力電圧が基準電圧まで低下しても位相補償する。
【解決手段】ボルテージレギュレータ５０は、３段構成の負帰還増幅器であり、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１及びＤＮＴ２を有する位相補償回路５が設けられる。Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１は、ドレインが１段目の増幅回路１のＥ型ＮｃｈＭＯＳトランジスタＮＴ１のドレインに接続され、ゲートが低電位側電源（接地電位）ＶＳＳに接続される。Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１とは差動対をなすＤ型ＮｃｈＭＯＳトランジスタＤＮＴ２は、ドレインが１段目の増幅回路１のＥ型ＮｃｈＭＯＳトランジスタＮＴ２のドレインに接続され、ゲートにコンデンサＣ２及び抵抗Ｒ４から構成されるハイパスフィルターから出力される帰還電圧Ｖｅ１が入力される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ２のゲートには、抵抗分割された帰還電圧Ｖｅ２が入力される。
【選択図】図１

Description

本発明は、負帰還増幅器に関する。

半導体集積回路には、演算増幅器、電圧レギュレータ、或いは降圧レギュレータなどの増幅器が用いられる。増幅器では、利得を高めるために増幅回路の段数を増やし、出力信号をインピーダンス分割する帰還回路部を介して入力側に負帰還をかける構成とし、帰還係数（β）倍した出力信号を入力側に戻して帰還係数（β）により所望の出力を出す負帰還増幅器が多用される（例えば、特許文献１参照。）。

ところが、特許文献１などに記載される負帰還増幅器においては、出力電圧が基準電圧まで低下する（帰還係数が１になる）と、位相補償ができなくなるという問題点がある。
特開２００７−２３３６５７号公報（頁１０、図６）

本発明は、出力電圧が基準電圧まで低下しても位相補償ができる負帰還増幅器を提供することにある。

本発明の一態様の負帰還増幅器は、ゲートに基準電圧が入力される第１の絶縁ゲート型電界効果トランジスタと第２の絶縁ゲート型電界効果トランジスタが差動対をなす第１の差動増幅回路と、前記第２の絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力され、複数段で構成され、最終段の第３の絶縁ゲート型電界効果トランジスタのドレイン側から出力信号を出力し、最終段から前記第２の絶縁ゲート型電界効果トランジスタのゲートに帰還電圧を出力する増幅回路部と、前記第３の絶縁ゲート型電界効果トランジスタのドレインと低電位側電源の間に縦続接続される第１のコンデンサ及び第１の抵抗を有するハイパスフィルターと、ドレインが前記第１の絶縁ゲート型電界効果トランジスタのドレインに接続される第４の絶縁ゲート型電界効果トランジスタとゲートが前記第１のコンデンサと前記第１の抵抗の間に接続され、ドレインが前記第２の絶縁ゲート型電界効果トランジスタのドレインに接続される第５の絶縁ゲート型電界効果トランジスタが差動対をなす第２の差動増幅回路とを有する位相補償回路とを具備し、前記位相補償回路により前記第１の差動増幅回路の出力部に電流が加算され、帰還係数が１の場合でも位相補償されることを特徴とする。

本発明によれば、出力電圧が基準電圧まで低下しても位相補償ができる負帰還増幅器を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る負帰還増幅器について、図面を参照して説明する。図１は負帰還増幅器としてのボルテージレギュレータを示す回路図である。本実施例では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構成の負帰還増幅器に、帰還係数が１の場合でも位相補償することができる位相補償回路を設けている。

図１に示すように、ボルテージレギュレータ５０には、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３、基準電圧発生回路４、位相補償回路５、コンデンサＣＬ、及び抵抗ＲＬが設けられる。ボルテージレギュレータ５０は、３段構成の負帰還増幅器であり、最終段の第３の増幅回路３から一定な出力電圧Ｖｏｕｔを出力する。

１段目の第１の増幅回路１には、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ２、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１乃至３、及びコンデンサＣ１が設けられる。第１の増幅回路１は、差動増幅回路である。

なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは絶縁ゲート型電界効果トランジスタとも呼称される。Ｅ型はエンハンスメント型とも呼称され、Ｅ型トランジスタはノーマリーオフ型トランジスタである。

Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１は、ソースが高電位側電源としての入力電圧ＶＩＮに接続され、ゲートがドレイン及びノードＮ２に接続される。Ｅ型ＰｃｈＭＯＳトランジスタＰＴ２は、ソースが入力電圧ＶＩＮに接続され、ゲートがＥ型ＰｃｈＭＯＳトランジスタＰＴ１のゲートに接続され、ドレインがノードＮ３に接続される。Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１及びＰＴ２はカレントミラー回路を構成する。

ノードＮ２は、位相補償回路５のＤ型ＮｃｈＭＯＳトランジスタＤＮＴ１のドレインに接続され、ノードＮ３は、位相補償回路５のＤ型ＮｃｈＭＯＳトランジスタＤＮＴ２のドレイン及び第２の増幅回路２のＥ型ＰｃｈＭＯＳトランジスタＰＴ３のゲートに接続される。なお、Ｄ型はディプレッション型とも呼称され、Ｄ型ＭＯＳトランジスタはノーマリーオントランジスタである。

Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１は、ドレインがノードＮ２（Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１のドレイン）に接続され、ソースがノードＮ４に接続され、ゲートに基準電圧Ｖｒｅｆが入力される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ２は、ドレインがノードＮ３（Ｅ型ＰｃｈＭＯＳトランジスタＰＴ２のドレイン）に接続され、ソースがノードＮ４に接続され、ゲートに帰還電圧Ｖｅ２が入力される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１及びＮＴ２は、差動対をなし、ノードＮ３（Ｅ型ＮｃｈＭＯＳトランジスタＮＴ２のドレイン側）から差動増幅された信号が出力される。

Ｅ型ＮｃｈＭＯＳトランジスタＮＴ３は、ドレインがノードＮ４に接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ゲートが基準電圧発生回路４のノードＮ１に接続され、ゲートに基準電圧Ｖｒｅｆが入力される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ３は、基準電圧Ｖｒｅｆに応じた電流Ｉ１を低電位側電源（接地電位）ＶＳＳ側に流す。コンデンサＣ１は、一端がノードＮ１とＥ型ＮｃｈＭＯＳトランジスタＮＴ１及びＮＴ３のゲートに接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。

２段目の第２の増幅回路２には、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ３、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ４、及びＥ型ＮｃｈＭＯＳトランジスタＮＴ５が設けられる。

Ｅ型ＰｃｈＭＯＳトランジスタＰＴ３は、ソースが入力電圧ＶＩＮに接続され、ドレインがノードＮ７に接続され、ゲートに第１の増幅回路１から出力される増幅信号が入力される。Ｅ型ＰｃｈＭＯＳトランジスタＰＴ３は、ノードＮ７（ドレイン側）から増幅された信号を出力する。

Ｅ型ＮｃｈＭＯＳトランジスタＮＴ４は、ドレインがノードＮ７に接続され、ゲートに基準電圧Ｖｒｅｆが入力される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ５は、ドレインがＥ型ＮｃｈＭＯＳトランジスタＮＴ４のソースに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ゲートに基準電圧Ｖｒｅｆが入力される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ５は、基準電圧Ｖｒｅｆに応じた電流Ｉ２を低電位側電源（接地電位）ＶＳＳ側に流す。

３段目（最終段）の第３の増幅回路３には、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ４、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。

Ｅ型ＰｃｈＭＯＳトランジスタＰＴ４は、ソースが入力電圧ＶＩＮに接続され、ドレインがノードＮ８に接続され、ゲートに第２の増幅回路２から出力される増幅信号が入力される。Ｅ型ＰｃｈＭＯＳトランジスタＰＴ４は、ノードＮ８（ドレイン側）から増幅された、一定な出力電圧Ｖｏｕｔを出力する。

抵抗Ｒ１は、一端がノードＮ８に接続され、他端がノードＮ９に接続される。抵抗Ｒ２は、一端がノードＮ９に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。ノードＮ９から抵抗Ｒ１及びＲ２で抵抗分割（インピーダンス分割とも呼称される）された帰還電圧Ｖｅ２がＥ型ＮｃｈＭＯＳトランジスタＮＴ２のゲートに入力される。

コンデンサＣＬは、安定化コンデンサ（容量値が比較的大きい）であり、一端がノードＮ８に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。抵抗ＲＬは、負荷抵抗であり、一端がノードＮ８に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。抵抗ＲＬの値により、ノードＮ８から低電位側電源（接地電位）ＶＳＳ側に流れる出力電流Ｉｏｕｔの値は変化する。

基準電圧発生回路４には、定電流源１１、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ７、及び抵抗Ｒ３が設けられる。基準電圧発生回路４は、第１の増幅回路１、第２の増幅回路２、及び位相補償回路５に基準電圧Ｖｒｅｆを供給する。

抵抗Ｒ３は、一端が入力電圧ＶＩＮに接続される。定電流源１１は、一端が抵抗Ｒ３の他端に接続され、他端がノードＮ１に接続され、バイアス電流Ｉｂを生成する。

Ｅ型ＮｃｈＭＯＳトランジスタＮＴ７は、ドレインがノードＮ１に接続され、ゲートがドレインに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ７は、低電位側電源（接地電位）ＶＳＳ側にバイアス電流Ｉｂを流す。

位相補償回路５には、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ６、コンデンサＣ２、及び抵抗Ｒ４が設けられる。位相補償回路５は、ボルテージレギュレータ５０の位相補償を行う。

Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１は、ドレインがノードＮ２に接続され、ソースがノードＮ５に接続され、ゲートが低電位側電源（接地電位）ＶＳＳに接続される。Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２は、ドレインがノードＮ３に接続され、ソースがノードＮ５に接続され、ゲートがノードＮ６に接続される。Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１及びＤＮＴ２は、差動対をなす。

ここで、Ｅ型ＭＯＳトランジスタではなく、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１及びＤＮＴ２を用いているので、ゲートを低電位側電源（接地電位）ＶＳＳに接続することができ、１段目の第１の増幅回路１の入力側に信号が回り込む経路がなく、リップルノイズへの影響を低減することができる。

Ｅ型ＮｃｈＭＯＳトランジスタＮＴ６は、ドレインがノードＮ５に接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ゲートに基準電圧Ｖｒｅｆが入力される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ６は、低電位側電源（接地電位）ＶＳＳ側に電流Ｉ１１を流す。

ここで、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ７と、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ３、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ５、及びＥ型ＮｃｈＭＯＳトランジスタＮＴ６とはカレントミラー回路を構成する。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ３に流れる電流Ｉ１は、バイアス電流Ｉｂのミラー倍された電流である。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ５に流れる電流Ｉ２は、バイアス電流Ｉｂのミラー倍された電流である。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ６に流れる電流Ｉ１１は、バイアス電流Ｉｂのミラー倍された電流である。

抵抗Ｒ４は、一端がノードＮ６に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。コンデンサＣ２は、一端がノードＮ６に接続され、他端がノードＮ８に接続される。ここで、ボルテージレギュレータ５０の帰還回路網は、コンデンサＣ２及び抵抗Ｒ４からなるハイパスフィルターと抵抗Ｒ１及びＲ２から構成される。

次に、本実施例のボルテージレギュレータの帰還回路網について図２及び図３を参照して説明する。図２は本実施例のボルテージレギュレータの帰還回路網を示す図、図３は本実施例のボルテージレギュレータの位相補償を示す図である。

図２に示すように、ボルテージレギュレータ５０では、コンデンサＣ２と抵抗Ｒ４から構成されるハイパスフィルターの帰還電圧Ｖｅ１がＤ型ＮｃｈＭＯＳトランジスタＤＮＴ２のゲートに入力され、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２は低電位側電源（接地電位）ＶＳＳ側に帰還電流としての電流Ｉｅ１を流す。抵抗分割（インピーダンス分割）された帰還電圧Ｖｅ２がＥ型ＮｃｈＭＯＳトランジスタＮＴ２のゲートに入力され、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ２は低電位側電源（接地電位）ＶＳＳ側に帰還電流としての電流Ｉｅ２を流す。

出力電圧Ｖｏｕｔ、帰還電圧Ｖｅ１は、
Vout＝{(1／sC2)+R4}×Ia・・・・・・・・・・式（１）
Ve1＝R4×Ia・・・・・・・・・・・・・・・・式（２）
と表されるので、伝達関数（Ｖｅ１／Ｖｏｕｔ）は、
Ve1／Vout＝(sC2×R4)／{1+(sC2×R4)}・・・・式（３）
Ve1＝[(sC2×R4)／{1+(sC2×R4)}]×Vout・・・式（４）
と表される。なお、Ｉａは帰還回路網に流れる電流、（１／ｓＣ２）はコンデンサＣ２のインピーダンスである。

電流Ｉｅ、電流Ｉｅ１、電流Ｉｅ２、は、
Ie＝Ie1+Ie2・・・・・・・・・・・・・・・・式（５）
Ie1＝gmD2×Ve1 ・・・・・・・・・・・・・・式（６）
Ie2＝gm2×β×Vout ・・・・・・・・・・・・式（７）
と表される。なお、Ｉｅは合成電流、βは｛Ｒ２／（Ｒ１＋Ｒ２）｝で表される帰還係数であり、ｇｍ２はＥ型ＮｃｈＭＯＳトランジスタＮＴ２のトランスコンダクタンス、ｇｍＤ２はＤ型ＮｃｈＭＯＳトランジスタＤＮＴ２のトランスコンダクタンスである。式（４）乃至式（７）から、合成電流Ｉｅは、
Ie＝{(gmD2・Vout・sC2R4)+gm2・β・Vout(1+sC2R4)}／(1+sC2R4)・・・・式（８）
と表される。この式を変形すると、
Ie＝{(gmD2+gm2・β)Vout×(ｓ+ωz)}／(s+ωp) ・・・・・・・・・・式（９）
と表される。ここで、ωｚは零周波数であり、１／｛（ｇｍＤ２／ｇｍ２・β）＋１｝×Ｃ２×Ｒ４で表される。ωｐは極周波数であり、１／（Ｃ２×Ｒ４）で表される。

周波数ωと合成電流Ｉｅの関係を指数関数的に表すと、図３に示すように、合成電流Ｉｅは、零周波数ωｚまではｇｍ２×β×Ｖｏｕｔとなり、零周波数ωｚから極周波数ωｐまでは直線的に増加し、極周波数ωｐ以上になるとｇｍＤ２×Ｖｏｕｔとなる。

零周波数ωｚと極周波数ωｐの関係は、
ωz／ωp＝1／{(gmD2／gm2・β)+1}・・・・・・・・・・・・・・・式（１０）
と表される。出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆ、位相θと周波数の関係は、
Vout＝Vref1×(1／β) ・・・・・・・・・・・・・・・・・・・・式（１１）
θ＝tan-1(f／fz)−tan-1(f／fp) ・・・・・・・・・・・・・・・式（１２）
と表されるので、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆまで低下し、帰還係数βが１になった場合でもボルテージレギュレータ５０の位相補償を行うことができる。ここで、ｆ／ｆｚ、ｆ／ｆｐは位相変化である。

例えば、帰還係数βが１、ｇｍＤ２とｇｍ２が同じ場合、ωz／ωpが０．５で位相θは１８°となり、ボルテージレギュレータ５０の位相補償を行うことができる。なお、ｇｍＤ２をｇｍ２よりも大きく設定すると位相補償を大きくすることができる。一方、ｇｍＤ２とｇｍ２の関係を、
gmD2＜＜gm2・・・・・・・・・・・・・・・・・・・・・・・・式（１３）
に設定すると、ωz／ωpが略１となり、位相補償することができない。

次に、比較例のボルテージレギュレータについて図４を参照して説明する。図４は比較例のボルテージレギュレータを示す回路図である。

図４に示すように、比較例のボルテージレギュレータ５０ａには、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３ａ、基準電圧発生回路４、コンデンサＣＬ、及び抵抗ＲＬが設けられる。ボルテージレギュレータ５０ａは、３段構成の負帰還増幅器であり、最終段の第３の増幅回路３から一定な出力電圧Ｖｏｕｔを出力する。ここで、比較例のボルテージレギュレータ５０ａでは、本実施例のボルテージレギュレータ５０の位相補償回路５の代わりに、帰還回路網として抵抗Ｒ１、抵抗Ｒ２、及びコンデンサＣ２が位相補償回路として機能する。以下、本実施例のボルテージレギュレータ５０と異なる点のみ説明する。

３段目（最終段）の第３の増幅回路３ａには、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ４、抵抗Ｒ１、抵抗Ｒ２、及びコンデンサＣ２が設けられる。

コンデンサＣ２は、一端がノードＮ８に接続され、他端がノードＮ１０に接続される。抵抗Ｒ１は、一端がノードＮ８に接続され、他端がノードＮ９に接続される。抵抗Ｒ２は、一端がノードＮ９に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。ノードＮ９から抵抗Ｒ１及びＲ２で抵抗分割された帰還電圧ＶｅがＥ型ＮｃｈＭＯＳトランジスタＮＴ２のゲートに入力される。

ここで、ボルテージレギュレータ５０ａの帰還回路網は、コンデンサＣ２、抵抗Ｒ１、及びＲ２から構成される。抵抗Ｒ２は、低電位側電源（接地電位）ＶＳＳ側に帰還回路網に流れる電流Ｉａを流す。

次に、比較例のボルテージレギュレータの帰還回路網について図５及び図６を参照して説明する。図５は比較例のボルテージレギュレータの帰還回路網を示す図、図６は比較例のボルテージレギュレータの位相補償を示す図である。

図５に示すように、ボルテージレギュレータ５０ａの帰還電圧Ｖｅは、ハイパスフィルターの出力（帰還電圧Ｖｅ１）とローパスフィルターの出力（帰還電圧Ｖｅ２）を加算することにより“零”を作っている。

出力電圧Ｖｏｕｔ、帰還電圧Ｖｅ１は、
Vout＝[(R1／sC2)／{(1／sC2)+R1}＋R2]×Ia・・・・・・・・式（１４）
Ve1＝R2×Ia ・・・・・・・・・・・・・・・・・・・・・・式（１５）
と表される。式（１４）及び式（１５）から、
Vout＝[(R1／sC2)／{(1／sC2)+R1}+R2]・(Ve／R2)・・・・・・式（１６）
Vout＝[{R1／R2(1+sC2・R1)}+1]・Ve ・・・・・・・・・・・・式（１７）
と表される。したがって、帰還回路網の伝達関数（Ｖｅ／Ｖｏｕｔ）は、
Ve／Vout＝{s＋(1／C2・R1)}／{s＋(1／C2・Rt)}・・・・・・・式（１８）
と表される。なお、Ｒｔは｛（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）｝である。零周波数ωｚを１／（Ｃ２×Ｒ１）とし、極周波数ωｐを１／（Ｃ２×Ｒｔ）とすると、帰還係数βが｛Ｒ２／（Ｒ１＋Ｒ２）｝であるから、
ωp＝1／(β・C2・R1)・・・・・・・・・・・・・・式（１９）
と表される。

周波数ωと帰還電圧Ｖｅの関係を指数関数的に表すと、図６に示すように、帰還電圧Ｖｅは、零周波数ωｚまではβ×Ｖｏｕｔとなり、零周波数ωｚから極周波数ωｐまでは直線的に増加し、極周波数ωｐ以上になるとＶｏｕｔとなる。

零周波数ωｚと極周波数ωｐの関係は、式（１９）などから、
ωz／ωp＝β・・・・・・・・・・・・・・・・・式（２０）
と表される。出力電圧Ｖｏｕｔは｛Ｖｒｅｆ×(１／β)｝であるので、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆまで低下し、帰還係数βが１になった場合、ωｚ／ωｐが１となり、零周波数ωｚと極周波数ωｐが等しくなり、比較例のボルテージレギュレータ５０ａの位相補償を行うことができなくなる。

上述したように、本実施例の負帰還増幅器では、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３、基準電圧発生回路４、位相補償回路５、コンデンサＣＬ、及び抵抗ＲＬが設けられる。位相補償回路５には、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ６、コンデンサＣ２、及び抵抗Ｒ４が設けられる。Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１は、ドレインが１段目の第１の増幅回路１のＥ型ＮｃｈＭＯＳトランジスタＮＴ１のドレインに接続され、ゲートが低電位側電源（接地電位）ＶＳＳに接続される。Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２は、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１とは差動対をなし、ドレインが１段目の第１の増幅回路１のＥ型ＮｃｈＭＯＳトランジスタＮＴ２のドレインに接続され、ゲートにコンデンサＣ２及び抵抗Ｒ４から構成されるハイパスフィルターから出力される帰還電圧Ｖｅ１が入力される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１とは差動対をなすＥ型ＮｃｈＭＯＳトランジスタＮＴ２は、最終段の第３の増幅回路３から抵抗Ｒ１及びＲ２で抵抗分割された帰還電圧Ｖｅ２をゲートに入力する。最終段の第３の増幅回路３は、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ３のドレイン側から出力電圧Ｖｏｕｔを出力する。ボルテージレギュレータ５０の帰還回路網は、コンデンサＣ２及び抵抗Ｒ４からなるハイパスフィルターと抵抗Ｒ１及びＲ２から構成される。

このため、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆまで低下し、帰還係数βが１になった場合でもボルテージレギュレータ５０の位相補償を行うことができる。また、差動対をなすＤ型ＮｃｈＭＯＳトランジスタＤＮＴ１及びＤＮＴ２を用いているので、ボルテージレギュレータ５０の入力側に信号が回り込む経路が無く、リップルノイズへの影響を低減することができる。

なお、本実施例では、ボルテージレギュレータ５０をＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタで構成してもよい。また、ＢｉＣＭＯＳで構成してもよい。更に、ボルテージレギュレータ５０を３段の増幅回路で構成しているが、２段の増幅回路或いはｎ段（ただし、ｎは４以上）の増幅回路で構成してもよい。

次に、本発明の実施例２に係る負帰還増幅器について、図面を参照して説明する。図７は負帰還増幅器としてのボルテージレギュレータを示す回路図である。本実施例では、位相補償回路の構成を変更している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図７に示すように、ボルテージレギュレータ５１には、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３、基準電圧発生回路４、位相補償回路５ａ、コンデンサＣＬ、及び抵抗ＲＬが設けられる。ボルテージレギュレータ５１は、３段構成の負帰還増幅器であり、最終段の第３の増幅回路３から一定な出力電圧Ｖｏｕｔを出力する。

位相補償回路５ａには、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ６、コンデンサＣ２、コンデンサＣ３、抵抗Ｒ４、及び抵抗Ｒ５が設けられる。位相補償回路５ａは、ボルテージレギュレータ５１の位相補償を行う。

Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１は、ドレインがノードＮ２に接続され、ソースがノードＮ５に接続され、ゲートがノードＮ２１に接続される。コンデンサＣ３は、一端がノードＮ２１に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。抵抗Ｒ５は、一端がノードＮ２１に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。

ここで、コンデンサＣ３の容量をコンデンサＣ２の容量と等しくし、抵抗Ｒ５の抵抗値を抵抗Ｒ４の抵抗値と等しくすると、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２のゲートにおけるインピーダンスとＤ型ＮｃｈＭＯＳトランジスタＤＮＴ１のゲートにおけるインピーダンスを等価とすることができる。この結果、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２のゲート−ドレイン間容量を介してＤ型ＮｃｈＭＯＳトランジスタＤＮＴ２のゲートに漏れる電源リップル（１段目の第１の差動増幅回路１の出力（ノードＮ３）にのるリップル）を、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１のゲート−ドレイン間容量を介してＤ型ＮｃｈＭＯＳトランジスタＤＮＴ１のゲートに漏れる電源リップル（１段目の第１の差動増幅回路１の出力（ノードＮ２）にのるリップル）と等しくすることができる。したがって、１段目の第１の差動増幅回路１の差動出力部で電源リップルを回路的に打ち消し、ボルテージレギュレータ５１のリップル特性を向上させることができる。

上述したように、本実施例の負帰還増幅器では、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３、基準電圧発生回路４、位相補償回路５ａ、コンデンサＣＬ、及び抵抗ＲＬが設けられる。位相補償回路５ａには、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ６、コンデンサＣ２、コンデンサＣ３、抵抗Ｒ４、及び抵抗Ｒ５が設けられる。ボルテージレギュレータ５１の帰還回路網は、コンデンサＣ２及び抵抗Ｒ４からなるハイパスフィルターと抵抗Ｒ１及びＲ２から構成される。コンデンサＣ３の容量をコンデンサＣ２の容量と等しくし、抵抗Ｒ５の抵抗値を抵抗Ｒ４の抵抗値と等しくしている。

このため、実施例１の効果の他に、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１及びＤＮＴ２のゲートでのインピーダンスを等価にすることができ、差動出力で回路的に打ち消し、ボルテージレギュレータ５１のリップル特性を向上させることができる。

次に、本発明の実施例３に係る負帰還増幅器について、図面を参照して説明する。図８は負帰還増幅器としてのボルテージレギュレータを示す回路図である。本実施例では、第１の増幅回路、第２の増幅回路、及び位相補償回路の構成を変更している。

図８に示すように、ボルテージレギュレータ５２には、第１の増幅回路１ｂ、第２の増幅回路２ｂ、第３の増幅回路３、基準電圧発生回路４、位相補償回路５ｂ、コンデンサＣＬ、及び抵抗ＲＬが設けられる。ボルテージレギュレータ５２は、３段構成の負帰還増幅器であり、最終段の第３の増幅回路３から一定な出力電圧Ｖｏｕｔを出力する。

１段目の第１の増幅回路１ｂには、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ２、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ２、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ３、及びコンデンサＣ１が設けられる。第１の増幅回路１ｂは、差動増幅回路であり、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ３を用いたことが実施例１の第１の増幅回路１と異なる。

Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ３は、ドレインがノードＮ４に接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ゲートが低電位側電源（接地電位）ＶＳＳに接続される。

２段目の第２の増幅回路２ｂには、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ３、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ４、及びＤ型ＮｃｈＭＯＳトランジスタＮＴ４が設けられる。２段目の第２の増幅回路２ｂは、Ｄ型ＮｃｈＭＯＳトランジスタＮＴ４を用いたことが実施例１の２段目の第２の増幅回路２と異なる。

Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ４は、ドレインがＥ型ＮｃｈＭＯＳトランジスタＮＴ４のソースに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ゲートが低電位側電源（接地電位）ＶＳＳに接続される。

位相補償回路５ｂには、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２、コンデンサＣ２、コンデンサＣ３、抵抗Ｒ４、及び抵抗Ｒ５が設けられる。位相補償回路５ｂは、ボルテージレギュレータ５２の位相補償を行い、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ６を省略し、コンデンサＣ３及び抵抗Ｒ５を追加したことが実施例１の位相補償回路５と異なる。

実施例１の場合、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１及びＤＮＴ２のソース電位が低くなると、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ６のドレイン−ソース間電圧を確保することができず、定電流源としてのＥ型ＮｃｈＭＯＳトランジスタＮＴ３、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ５、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ６間の電流をとることが困難になる可能性がある。その場合、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１乃至３のバランスがくずれ、Ｅ型ＰｃｈＭＯＳトランジスタの出力抵抗が小さい場合にリップルが劣化する可能性が生じる。

このため、本実施例では、差動増幅回路を構成するＤ型ＮｃｈＭＯＳトランジスタＤＮＴ１及びＤＮＴ２の定電流源としてのＥ型ＮｃｈＭＯＳトランジスタＮＴ６を削除し、定電流源としてのＥ型ＮｃｈＭＯＳトランジスタＮＴ３をＤ型ＮｃｈＭＯＳトランジスタＤＮＴ３に置き換え、定電流源としてのＥ型ＮｃｈＭＯＳトランジスタＮＴ５をＤ型ＮｃｈＭＯＳトランジスタＤＮＴ４に置き換えている。

そして、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ３及びＤＮＴ５のゲートを低電位側電源（接地電位）ＶＳＳに接続し、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１乃至４で電流比がとれるようにしている。このような構成をすることにより、ボルテージレギュレータ５２の低電圧動作時のリップルの劣化を抑制することができる。また、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ３及びＤＮＴ４のゲートを低電位側電源（接地電位）ＶＳＳに接続しているので、定電流源を介するリップル及びノイズ特性を改善することができる。

上述したように、本実施例の負帰還増幅器では、第１の増幅回路１ｂ、第２の増幅回路２ｂ、第３の増幅回路３、基準電圧発生回路４、位相補償回路５ｂ、コンデンサＣＬ、及び抵抗ＲＬが設けられる。第１の増幅回路１ｂには、差動対をなすＥ型ＮｃｈＭＯＳトランジスタＮＴ１及びＮＴ２のソースと低電位側電源（接地電位）ＶＳＳの間に、ゲートが低電位側電源（接地電位）ＶＳＳに接続されるＤ型ＮｃｈＭＯＳトランジスタＤＮＴ３が設けられる。第２の増幅回路２ｂには、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ４のソースと低電位側電源（接地電位）ＶＳＳの間に、ゲートが低電位側電源（接地電位）ＶＳＳに接続されるＤ型ＮｃｈＭＯＳトランジスタＤＮＴ４が設けられる。位相補償回路５ｂには、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２、コンデンサＣ２、コンデンサＣ３、抵抗Ｒ４、及び抵抗Ｒ５が設けられる。ボルテージレギュレータ５２の帰還回路網は、コンデンサＣ２及び抵抗Ｒ４からなるハイパスフィルターと抵抗Ｒ１及びＲ２から構成される。コンデンサＣ３の容量をコンデンサＣ２の容量と等しくし、抵抗Ｒ５の抵抗値を抵抗Ｒ４の抵抗値と等しくしている。

このため、実施例１及び２の効果の他に、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１乃至４で電流比をとるので、ボルテージレギュレータ５２の低電圧動作時のリップルの劣化を抑制することができ、定電流源を介するリップル及びノイズ特性を改善することができる。

なお、本実施例では、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１及びＤＮＴ２で差動増幅回路を構成しているが、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ１のドレインとノードＮ２の間に基準電圧Ｖｒｅｆがゲートに印加される第１のＥ型ＮｃｈＭＯＳトランジスタを設け、Ｄ型ＮｃｈＭＯＳトランジスタＤＮＴ２のドレインとノードＮ３の間に基準電圧Ｖｒｅｆがゲートに印加される第２のＥ型ＮｃｈＭＯＳトランジスタを設けてカスコード構成にしてもよい。この場合、差動増幅回路の出力抵抗を高く保つことができ、定電流源としてのＤ型ＮｃｈＭＯＳトランジスタＤＮＴ１乃至４の電流比の設定を容易にすることができる。

次に、本発明の実施例４に係る負帰還増幅器について、図面を参照して説明する。図９は負帰還増幅器としてのボルテージレギュレータを示す回路図である。本実施例では、負電圧を出力する負帰還増幅器に、帰還係数が１の場合でも位相補償する位相補償回路を設けている。

図９に示すように、ボルテージレギュレータ５３には、第１の増幅回路１ｃ、第２の増幅回路２ｃ、第３の増幅回路３ｃ、基準電圧発生回路４ｃ、位相補償回路５ｃ、コンデンサＣＬ、及び抵抗ＲＬが設けられる。ボルテージレギュレータ５３は、３段構成の負帰還増幅器であり、最終段の第３の増幅回路３ｃから負電圧である一定な出力電圧Ｖｏｕｔを出力する。

１段目の第１の増幅回路１ｃには、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１１乃至１３、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１１、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１２、及びコンデンサＣ１１が設けられる。第１の増幅回路１ｃは、差動増幅回路である。

Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１１は、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ドレインがノードＮ１２に接続され、ゲートが基準電圧発生回路４ｃのノードＮ１１に接続され、ゲートに基準電圧Ｖｒｅｆが入力される。コンデンサＣ１１は、一端が低電位側電源（接地電位）ＶＳＳに接続され、他端がノードＮ１１に接続される。

Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１２は、ソースがノードＮ１２に接続され、ドレインがノードＮ１３に接続され、ゲートがコンデンサＣ１１の他端及びノードＮ１１に接続され、ゲートに基準電圧Ｖｒｅｆが入力される。Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１３は、ソースがノードＮ１２に接続され、ドレインがノードＮ１４に接続され、ゲートに帰還電圧Ｖｅ２が入力される。Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１２及びＰＴ１３は差動対をなす。Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１３は、ノードＮ１４（ドレイン側）から差動増幅された信号を出力する。

Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１１は、ドレインがノードＮ１３に接続され、ソースが負電源である入力電圧−ＶＩＮに接続され、ゲートがドレインに接続される。ノードＮ１３は、位相補償回路５ｃのＤ型ＰｃｈＭＯＳトランジスタＤＰＴ１のドレインに接続される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１２は、ドレインがノードＮ１４に接続され、ソースが入力電圧−ＶＩＮに接続され、ゲートがＥ型ＮｃｈＭＯＳトランジスタＮＴ１１のゲートに接続される。ノードＮ１４は、位相補償回路５ｃのＤ型ＰｃｈＭＯＳトランジスタＤＰＴ２のドレインに接続される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１１及びＮＴ１２はカレントミラー回路を構成する。

２段目の第２の増幅回路２ｃには、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１５、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１６、及びＥ型ＮｃｈＭＯＳトランジスタＮＴ１３が設けられる。

Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１６は、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ゲートに基準電圧Ｖｒｅｆが入力される。Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１５は、ソースがＥ型ＰｃｈＭＯＳトランジスタＰＴ１６のドレインに接続され、ドレインがノードＮ１７に接続され、ゲートに基準電圧Ｖｒｅｆが入力される。

Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１３は、ドレインがノードＮ１７に接続され、ソースが入力電圧−ＶＩＮに接続され、ゲートがノードＮ１４に接続される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１３は、ノードＮ１７（ドレイン側）から増幅された信号を出力する。

３段目（最終段）の第３の増幅回路３ｃには、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１４、抵抗Ｒ１１、及び抵抗Ｒ１２が設けられる。

抵抗Ｒ１２は、一端が低電位側電源（接地電位）ＶＳＳに接続され、他端がノードＮ１８に接続される。抵抗Ｒ１１は、一端がノードＮ１８に接続され、他端がノードＮ１９に接続される。ノードＮ１８から抵抗Ｒ１１及びＲ１２で抵抗分割（インピーダンス分割とも呼称される）された帰還電圧Ｖｅ２がＥ型ＰｃｈＭＯＳトランジスタＰＴ１３のゲートに入力される。

Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１４は、ドレインがノードＮ１９に接続され、ソースが入力電圧−ＶＩＮに接続され、ゲートに第２の増幅回路２ｃから出力される増幅信号が入力される。Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１４は、ノードＮ１９（ドレイン側）から増幅された、負電圧である一定な出力電圧Ｖｏｕｔを出力する。

コンデンサＣＬは、安定化コンデンサ（容量値が比較的大きい）であり、一端が低電位側電源（接地電位）ＶＳＳに接続され、他端がノードＮ１９に接続される。抵抗ＲＬは、負荷抵抗であり、一端が低電位側電源（接地電位）ＶＳＳに接続され、他端がノードＮ１９に接続される。抵抗ＲＬの値により、ノードＮ１９から流れる出力電流Ｉｏｕｔの値は変化する。

基準電圧発生回路４ｃには、定電流源１２、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１７、及び抵抗Ｒ１３が設けられる。基準電圧発生回路４ｃは、第１の増幅回路１ｃ、第２の増幅回路２ｃ、及び位相補償回路５ｃに基準電圧Ｖｒｅｆを供給する。

Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１７は、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ドレインがノードＮ１１に接続され、ゲートがドレインに接続される。定電流源１２は、一端がノードＮ１１に接続され、バイアス電流Ｉｂを生成する。抵抗Ｒ１３は、一端が定電流源１２の他端に接続され、他端が入力電圧−ＶＩＮに接続される。

位相補償回路５ｃには、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１４、コンデンサＣ１２、及び抵抗Ｒ１４が設けられる。位相補償回路５ｃは、ボルテージレギュレータ５３の位相補償を行う。

Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１４は、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ドレインがノードＮ１５に接続され、ゲートに基準電圧Ｖｒｅｆが入力される。

Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１は、ソースがノードＮ１５に接続され、ドレインがノードＮ１３に接続され、ゲートが低電位側電源（接地電位）ＶＳＳに接続される。Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２は、ソースがノードＮ１５に接続され、ドレインがノードＮ１４に接続され、ゲートがノードＮ１６に接続される。Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１及びＤＰＴ２は、差動対をなす。

ここで、Ｅ型ＭＯＳトランジスタではなく、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１及びＤＰＴ２を用いているので、ゲートを低電位側電源（接地電位）ＶＳＳに接続することができ、１段目の第１の増幅回路１ｃの入力側に信号が回り込む経路がなく、リップルノイズへの影響を低減することができる。

Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１７と、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１１、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１４、及びＥ型ＰｃｈＭＯＳトランジスタＰＴ１６とはカレントミラー回路を構成する。

ボルテージレギュレータ５３の帰還回路網は、コンデンサＣ１２及び抵抗Ｒ１４からなるハイパスフィルターと抵抗Ｒ１１及びＲ１２から構成される。本実施例では、実施例１の電源系を変更（正電源⇒負電源）し、それに対応するためにＭＯＳトランジスタのＰｃｈとＮｃｈを入れ替えた構成としている。このため、位相補償回路５ｃの動作及び位相補償は実施例１と同様なので説明を省略する。

上述したように、本実施例の負帰還増幅器では、第１の増幅回路１ｃ、第２の増幅回路２ｃ、第３の増幅回路３ｃ、基準電圧発生回路４ｃ、位相補償回路５ｃ、コンデンサＣＬ、及び抵抗ＲＬが設けられる。位相補償回路５ｃには、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１４、コンデンサＣ１２、及び抵抗Ｒ１４が設けられる。Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１は、ドレインが１段目の第１の増幅回路１ｃのＥ型ＰｃｈＭＯＳトランジスタＰＴ１２のドレインに接続され、ゲートが低電位側電源（接地電位）ＶＳＳに接続される。Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２は、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１とは差動対をなし、ドレインが１段目の第１の増幅回路１ｃのＥ型ＰｃｈＭＯＳトランジスタＰＴ１３のドレインに接続され、ゲートにコンデンサＣ１２及び抵抗Ｒ１４から構成されるハイパスフィルターから出力される帰還電圧Ｖｅ１が入力される。Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１２とは差動対をなすＥ型ＰｃｈＭＯＳトランジスタＰＴ１３は、最終段の第３の増幅回路３ｃから抵抗Ｒ１１及びＲ１２で抵抗分割された帰還電圧Ｖｅ２をゲートに入力する。最終段の第３の増幅回路３ｃは、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１４のドレイン側から負電圧である出力電圧Ｖｏｕｔを出力する。ボルテージレギュレータ５３の帰還回路網は、コンデンサＣ１２及び抵抗Ｒ１４からなるハイパスフィルターと抵抗Ｒ１１及びＲ１２から構成される。

このため、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆまで接近し、帰還係数βが１になった場合でもボルテージレギュレータ５３の位相補償を行うことができる。また、差動対をなすＤ型ＰｃｈＭＯＳトランジスタＤＰＴ１及びＤＰＴ２を用いているので、ボルテージレギュレータ５３の入力側に信号が回り込む経路が無く、リップルノイズへの影響を低減することができる。

なお、本実施例では、ボルテージレギュレータ５３をＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタで構成してもよい。また、ＢｉＣＭＯＳで構成してもよい。更に、ボルテージレギュレータ５３を３段の増幅回路で構成しているが、２段の増幅回路或いはｎ段（ただし、ｎは４以上）の増幅回路で構成してもよい。

次に、本発明の実施例５に係る負帰還増幅器について、図面を参照して説明する。図１０は負帰還増幅器としてのボルテージレギュレータを示す回路図である。本実施例では、負電圧を出力する負帰還増幅器の位相補償回路の構成を変更している。

以下、実施例４と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図１０に示すように、ボルテージレギュレータ５４には、第１の増幅回路１ｃ、第２の増幅回路２ｃ、第３の増幅回路３ｃ、基準電圧発生回路４ｃ、位相補償回路５ｄ、コンデンサＣＬ、及び抵抗ＲＬが設けられる。ボルテージレギュレータ５４は、３段構成の負帰還増幅器であり、最終段の第３の増幅回路３ｃから負電圧である一定な出力電圧Ｖｏｕｔを出力する。

位相補償回路５ｄには、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１４、コンデンサＣ１２、コンデンサＣ１３、抵抗Ｒ１４、及び抵抗Ｒ１５が設けられる。位相補償回路５ｄは、ボルテージレギュレータ５４の位相補償を行う。

Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１は、ソースがノードＮ１５に接続され、ドレインがノードＮ１３に接続され、ゲートがノードＮ３１に接続される。コンデンサＣ１３は、一端が低電位側電源（接地電位）ＶＳＳに接続され、他端がノードＮ３１に接続される。抵抗Ｒ１５は、一端が低電位側電源（接地電位）ＶＳＳに接続され、他端がノードＮ３１に接続される。

ここで、コンデンサＣ１３の容量をコンデンサＣ１２の容量と等しくし、抵抗Ｒ１５の抵抗値を抵抗Ｒ１４の抵抗値と等しくすると、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２のゲートにおけるインピーダンスとＤ型ＰｃｈＭＯＳトランジスタＤＰＴ１のゲートにおけるインピーダンスを等価とすることができる。この結果、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２のゲート−ドレイン間容量を介してＤ型ＰｃｈＭＯＳトランジスタＤＰＴ２のゲートに漏れる電源リップル（１段目の第１の差動増幅回路１ｃの出力にのるリップル）を、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１のゲート−ドレイン間容量を介してＤ型ＰｃｈＭＯＳトランジスタＤＰＴ１のゲートに漏れる電源リップル（１段目の第１の差動増幅回路１ｃの出力にのるリップル）と等しくすることができる。したがって、差動出力で電源リップルを回路的に打ち消し、ボルテージレギュレータ５４のリップル特性を向上させることができる。

上述したように、本実施例の負帰還増幅器では、第１の増幅回路１ｃ、第２の増幅回路２ｃ、第３の増幅回路３ｃ、基準電圧発生回路４ｃ、位相補償回路５ｄ、コンデンサＣＬ、及び抵抗ＲＬが設けられる。位相補償回路５ｄには、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１４、コンデンサＣ１２、コンデンサＣ１３、抵抗Ｒ１４、及び抵抗Ｒ１５が設けられる。Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１は、ドレインが１段目の第１の増幅回路１ｃのＥ型ＰｃｈＭＯＳトランジスタＰＴ１２のドレインに接続される。Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１のゲートと低電位側電源（接地電位）ＶＳＳの間に、並列配置されるコンデンサＣ１３及び抵抗Ｒ１５が設けられる。ボルテージレギュレータ５３の帰還回路網は、コンデンサＣ１２及び抵抗Ｒ１４からなるハイパスフィルターと抵抗Ｒ１１及びＲ１２から構成される。コンデンサＣ１３の容量をコンデンサＣ１２の容量と等しくし、抵抗Ｒ１５の抵抗値を抵抗Ｒ１４の抵抗値と等しくしている。

このため、実施例４の効果の他に、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１及びＤＰＴ２のゲートでのインピーダンスを等価にすることができ、差動出力で回路的に打ち消し、ボルテージレギュレータ５４のリップル特性を向上させることができる。

次に、本発明の実施例６に係る負帰還増幅器について、図面を参照して説明する。図１１は負帰還増幅器としてのボルテージレギュレータを示す回路図である。本実施例では、負電圧を出力する負帰還増幅器の第１の増幅回路、第２の増幅回路、及び位相補償回路の構成を変更している。

図１１に示すように、ボルテージレギュレータ５５には、第１の増幅回路１ｅ、第２の増幅回路２ｅ、第３の増幅回路３ｃ、基準電圧発生回路４ｃ、位相補償回路５ｅ、コンデンサＣＬ、及び抵抗ＲＬが設けられる。ボルテージレギュレータ５５は、３段構成の負帰還増幅器であり、最終段の第３の増幅回路３ｃから負電圧である一定な出力電圧Ｖｏｕｔを出力する。

１段目の第１の増幅回路１ｅには、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ３、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１２、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１３、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１１、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１２、及びコンデンサＣ１１が設けられる。第１の増幅回路１ｅは、差動増幅回路であり、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ３を用いたことが実施例４の第１の増幅回路１ｃと異なる。

Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ３は、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ドレインがノードＮ１２に接続され、ゲートに基準電圧Ｖｒｅｆが入力される。

２段目の第２の増幅回路２ｅには、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ４、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１５、及びＥ型ＮｃｈＭＯＳトランジスタＮＴ１３が設けられる。２段目の第２の増幅回路２ｅは、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ４を用いたことが実施例４の２段目の第２の増幅回路２ｃと異なる。

Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ４は、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ドレインがＥ型ＰｃｈＭＯＳトランジスタＰＴ１５のソースに接続され、ゲートに基準電圧Ｖｒｅｆが入力される。

位相補償回路５ｅには、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２、コンデンサＣ１２、コンデンサＣ１３、抵抗Ｒ１４、及び抵抗Ｒ１５が設けられる。位相補償回路５ｅは、ボルテージレギュレータ５５の位相補償を行い、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１４を省略し、コンデンサＣ１３及び抵抗Ｒ１５を追加したことが実施例４の位相補償回路５ｃと異なる。

実施例４の場合、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１及びＤＰＴ２のドレイン電位の絶対値が低くなると、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１４のドレイン−ソース間電圧を確保することができず、定電流源としてのＥ型ＰｃｈＭＯＳトランジスタＰＴ１１、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１４、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１６間の電流をとることが困難になる可能性がある。その場合、Ｅ型ＮｃｈＭＯＳトランジスタＮＴ１１乃至１３のバランスがくずれ、Ｅ型ＮｃｈＭＯＳトランジスタの出力抵抗が小さい場合にリップルが劣化する可能性が生じる。

このため、本実施例では、差動増幅回路を構成するＤ型ＰｃｈＭＯＳトランジスタＤＰＴ１及びＤＰＴ２の定電流源としてのＥ型ＰｃｈＭＯＳトランジスタＰＴ１４を削除し、定電流源としてのＥ型ＰｃｈＭＯＳトランジスタＰＴ１１をＤ型ＰｃｈＭＯＳトランジスタＤＰＴ３に置き換え、定電流源としてのＥ型ＰｃｈＭＯＳトランジスタＰＴ１６をＤ型ＰｃｈＭＯＳトランジスタＤＰＴ４に置き換えている。

そして、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ３及びＤＰＴ４のゲートをノードＮ１１に接続（基準電圧Ｖｒｅｆが供給される）、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１乃至４で電流比がとれるようにしている。このような構成をすることにより、ボルテージレギュレータ５５の低電圧動作時のリップルの劣化を抑制することができる。また、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ３及びＤＰＴ４のゲートをノードＮ１１に接続しているので、定電流源を介するリップル及びノイズ特性を改善することができる。

上述したように、本実施例の負帰還増幅器では、第１の増幅回路１ｅ、第２の増幅回路２ｅ、第３の増幅回路３ｃ、基準電圧発生回路４ｃ、位相補償回路５ｅ、コンデンサＣＬ、及び抵抗ＲＬが設けられる。第１の増幅回路１ｅには、差動対をなすＥ型ＰｃｈＭＯＳトランジスタＰＴ１２及びＰＴ１３のソースと低電位側電源（接地電位）ＶＳＳの間に、ゲートに基準電圧Ｖｒｅｆが入力されるＤ型ＰｃｈＭＯＳトランジスタＤＰＴ３が設けられる。第２の増幅回路２ｅには、Ｅ型ＰｃｈＭＯＳトランジスタＰＴ１５のソースと低電位側電源（接地電位）ＶＳＳの間に、ゲートに基準電圧Ｖｒｅｆが入力されるＤ型ＰｃｈＭＯＳトランジスタＤＰＴ４が設けられる。位相補償回路５ｅには、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２、コンデンサＣ１２、コンデンサＣ１３、抵抗Ｒ１４、及び抵抗Ｒ１５が設けられる。ボルテージレギュレータ５５の帰還回路網は、コンデンサＣ１２及び抵抗Ｒ１４からなるハイパスフィルターと抵抗Ｒ１１及びＲ１２から構成される。コンデンサＣ１３の容量をコンデンサＣ１２の容量と等しくし、抵抗Ｒ１５の抵抗値を抵抗Ｒ１４の抵抗値と等しくしている。

このため、実施例４及び５の効果の他に、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１乃至４で電流比をとるので、ボルテージレギュレータ５５の低電圧動作時のリップルの劣化を抑制することができ、定電流源を介するリップル及びノイズ特性を改善することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例６では、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１及びＤＰＴ２で差動増幅回路を構成しているが、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ１のドレインとノードＮ１３の間に基準電圧Ｖｒｅｆがゲートに印加される第１のＥ型ＰｃｈＭＯＳトランジスタを設け、Ｄ型ＰｃｈＭＯＳトランジスタＤＰＴ２のドレインとノードＮ１４の間に基準電圧Ｖｒｅｆがゲートに印加される第２のＥ型ＰｃｈＭＯＳトランジスタを設けてカスコード構成にしてもよい。また、実施例では負帰還増幅器をボルテージレギュレータに適用しているが、アンプなどに適用することができる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）ゲートに基準電圧が入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと差動対をなす第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第１及び第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインと低電位側電源の間に設けられ、ゲートに前記基準電圧が入力される第３のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとを有する第１の増幅回路と、前記第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記基準電圧が入力される第４のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第４のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのソースと前記低電位側電源の間に設けられ、ゲートに前記基準電圧が入力されるが第５のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとを有する第２の増幅回路と、前記第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に設けられ、縦続接続される第1及び第２の抵抗と有し、前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力信号を出力し、前記第１の抵抗と前記第２の抵抗の間から第１の帰還電圧を前記第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのゲートに出力する第３の増幅回路と、前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続される第１のコンデンサ及び第１の抵抗を有するハイパスフィルターと、ドレインが前記第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記低電位側電源に接続される第１のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のコンデンサと前記第１の抵抗の間に接続され、前記第１のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタとは差動対をなし、前記第１のコンデンサ及び前記第１の抵抗により生成される第２の帰還電圧がゲートに入力される第２のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第1及び第２のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタのソースと前記低電位側電源の間に設けられ、ゲートに前記帰還電圧が入力される第６のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとを有する位相補償回路とを具備し、前記位相補償回路により前記第１の増幅回路の出力部に電流が加算され、帰還係数が１の場合でも位相補償される負帰還増幅器。

（付記２）ゲートに基準電圧が入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと差動対をなす第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第１及び第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインと低電位側電源の間に設けられ、ゲートに前記基準電圧が入力される第３のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとを有する第１の増幅回路と、前記第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記基準電圧が入力される第４のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第４のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのソースと前記低電位側電源の間に設けられ、ゲートに前記基準電圧が入力されるが第５のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとを有する第２の増幅回路と、前記第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に設けられ、縦続接続される第1及び第２の抵抗と有し、前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力信号を出力し、前記第１の抵抗と前記第２の抵抗の間から第１の帰還電圧を前記第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのゲートに出力する第３の増幅回路と、前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続される第１のコンデンサ及び第１の抵抗を有するハイパスフィルターと、ドレインが前記第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第１のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のコンデンサと前記第１の抵抗の間に接続され、前記第１のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタとは差動対をなし、前記第１のコンデンサ及び前記第１の抵抗により生成される第２の帰還電圧がゲートに入力される第２のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第1及び第２のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタのソースと前記低電位側電源の間に設けられ、ゲートに前記帰還電圧が入力される第６のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタのゲートと前記低電位側電源の間に、並列配置される第２のコンデンサ及び第２の抵抗と有する位相補償回路とを具備し、前記位相補償回路により前記第１の増幅回路の出力部に電流が加算され、帰還係数が１の場合でも位相補償される負帰還増幅器。

（付記３）ゲートに基準電圧が入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと差動対をなす第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第１及び第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインと低電位側電源の間に設けられ、ゲートが前記低電位側電源に接続される第１のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタとを有する第１の増幅回路と、前記第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記基準電圧が入力される第３のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第３のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのソースと前記低電位側電源の間に設けられ、ゲートが前記低電位側電源に接続される第２のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタとを有する第２の増幅回路と、前記第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に設けられ、縦続接続される第1及び第２の抵抗と有し、前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力信号を出力し、前記第１の抵抗と前記第２の抵抗の間から第１の帰還電圧を前記第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのゲートに出力する第３の増幅回路と、前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続される第１のコンデンサ及び第１の抵抗を有するハイパスフィルターと、ドレインが前記第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第３のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続され、ゲートが前記第１のコンデンサと前記第１の抵抗の間に接続され、前記第３のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタとは差動対をなし、前記第１のコンデンサ及び前記第１の抵抗により生成される第２の帰還電圧がゲートに入力される第４のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第３のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタのゲートと前記低電位側電源の間に、並列配置される第２のコンデンサ及び第２の抵抗とを有する位相補償回路とを具備し、前記位相補償回路により前記第１の増幅回路の出力部に電流が加算され、帰還係数が１の場合でも位相補償される負帰還増幅器。

（付記４）前記位相補償回路は、前記第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインと第３のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインの間に設けられ、ゲートに前記基準電位が入力される第５のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、前記第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインと第４のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインの間に設けられ、ゲートに前記基準電位が入力される第６のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとを有する付記３に記載の負帰還増幅器。

本発明の実施例１に係る負帰還増幅器としてのボルテージレギュレータを示す回路図。本発明の実施例１に係るボルテージレギュレータの帰還回路網を示す図。本発明の実施例１に係るボルテージレギュレータの位相補償を説明する図。本発明の実施例１に係る比較例のボルテージレギュレータを示す回路図。本発明の実施例１に係る比較例のボルテージレギュレータの帰還回路網を示す図。本発明の実施例１に係る比較例のボルテージレギュレータの位相補償を説明する図。本発明の実施例２に係る負帰還増幅器としてのボルテージレギュレータを示す回路図。本発明の実施例３に係る負帰還増幅器としてのボルテージレギュレータを示す回路図。本発明の実施例４に係る負帰還増幅器としてのボルテージレギュレータを示す回路図。本発明の実施例５に係る負帰還増幅器としてのボルテージレギュレータを示す回路図。本発明の実施例６に係る負帰還増幅器としてのボルテージレギュレータを示す回路図。

符号の説明

１、１ｂ、１ｃ、１ｅ第１の増幅回路
２、２ｂ、２ｃ、２ｅ第２の増幅回路
３、３ａ、３ｃ第３の増幅回路
４、４ｃ基準電圧発生回路
５、５ａ〜ｅ位相補償回路
１１、１２定電流源
５０、５０ａ、５１〜５５ボルテージレギュレータ
Ｃ１〜３、Ｃ１〜１３、ＣＬコンデンサ
ＤＮＴ１〜４Ｄ型ＮｃｈＭＯＳトランジスタ
ＤＰＴ１〜４Ｄ型ＰｃｈＭＯＳトランジスタ
Ｉ１、Ｉ２、Ｉ１１、Ｉｅ１、Ｉｅ２電流
Ｉａ帰還回路網に流れる電流
Ｉｂバイアス電流
Ｉｏｕｔ出力電流
Ｎ１〜１９、Ｎ２１、Ｎ３１ノード
ＮＴ１〜７、ＮＴ１１〜１４Ｅ型ＮｃｈＭＯＳトランジスタ
ＰＴ１〜４、ＰＴ１１〜１７Ｅ型ＰｃｈＭＯＳトランジスタ
Ｒ１〜５、Ｒ１１〜１５、ＲＬ抵抗
Ｖｅ、Ｖｅ１、Ｖｅ２帰還電圧
ＶＩＮ入力電圧
Ｖｏｕｔ出力電圧
Ｖｒｅｆ基準電圧
ＶＳＳ低電位側電源（接地電位）

Claims

ゲートに基準電圧が入力される第１の絶縁ゲート型電界効果トランジスタと第２の絶縁ゲート型電界効果トランジスタが差動対をなす第１の差動増幅回路と、
前記第２の絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力され、複数段で構成され、最終段の第３の絶縁ゲート型電界効果トランジスタのドレイン側から出力信号を出力し、最終段から前記第２の絶縁ゲート型電界効果トランジスタのゲートに帰還電圧を出力する増幅回路部と、
前記第３の絶縁ゲート型電界効果トランジスタのドレインと低電位側電源の間に縦続接続される第１のコンデンサ及び第１の抵抗を有するハイパスフィルターと、ドレインが前記第１の絶縁ゲート型電界効果トランジスタのドレインに接続される第４の絶縁ゲート型電界効果トランジスタとゲートが前記第１のコンデンサと前記第１の抵抗の間に接続され、ドレインが前記第２の絶縁ゲート型電界効果トランジスタのドレインに接続される第５の絶縁ゲート型電界効果トランジスタが差動対をなす第２の差動増幅回路とを有する位相補償回路と、
を具備し、前記位相補償回路により前記第１の差動増幅回路の出力部に電流が加算され、帰還係数が１の場合でも位相補償されることを特徴とする負帰還増幅器。
前記第２の差動増幅回路のトランスコンダクタンスの値が前記第１の差動増幅回路のトランスコンダクタンス値以上に設定され、帰還係数が１の場合でも極周波数と零周波数が異なることを特徴とする請求項１に記載の負帰還増幅器。
前記第１及び第２の絶縁ゲート型電界効果トランジスタはエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタであり、前記第４及び第５の絶縁ゲート型電界効果トランジスタはディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタであり、前記第４の絶縁ゲート型電界効果トランジスタのゲートが前記低電位側電源に接続されることを特徴とする請求項１又は２に記載の負帰還増幅器。
前記第１及び第２の絶縁ゲート型電界効果トランジスタはエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタであり、前記第４及び第５の絶縁ゲート型電界効果トランジスタはディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタであり、前記第４の絶縁ゲート型電界効果トランジスタのゲートが前記低電位側電源に接続されることを特徴とする請求項１又は２に記載の負帰還増幅器。
前記第２の差動増幅回路は、前記第４の絶縁ゲート型電界効果トランジスタのゲートと前記低電位側電源の間に並列接続される第２のコンデンサ及び第２の抵抗を有し、前記第２のコンデンサの容量は前記第１のコンデンサの容量と等しく、前記第２の抵抗の抵抗値は前記第１の抵抗の抵抗値と等しいことを特徴とする請求項１乃至４のいずれか１項に記載の負帰還増幅器。