KR20020041121A - 프로그래머블 임피던스 제어회로 - Google Patents

프로그래머블 임피던스 제어회로 Download PDF

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Abstract

개시되는 본 발명은 프로그래머블 임피던스 제어회로에 관한 것으로, 특히 칩 내부에서 외부 임피던스에 대해 필요한 내부 임피던스가 다른 경우에도 필요한 내부 임피던스를 생성할 수 있는 프로그래머블 임피던스 제어회로에 관한 것이다. 더욱 구체적으로는 칩 내부에서 외부 임피던스에 대해 필요한 내부 임피던스를 생성하기 위해 사용되는 기준전압을 임의의 값으로 사용할 수 있는 프로그래머블 임피던스 제어회로에 관한 것이다. 이를 해결하기 위하여 본 발명에 따라 N배의 외부 임피던스에 대하여 M배의 내부 임피던스(여기서, N=M 또는 N≠M)를 사용하는 프로그래머블 임피던스 제어회로는: 제1전압이 인가되는 모스 어레이; N배의 외부 임피던스를 갖는 외부 저항부; 상기 모스 어레이와 상기 외부 저항부의 조합으로 얻어지는 제2전압을 출력하는 패드; 상기 패드로부터 출력되는 제2전압에 대한 기준전압으로 상기 제1전압의 N/(N+M)배에 해당하는 제3전압을 생성하는 기준전압 생성부;을 구비함을 특징으로 한다.

Description

프로그래머블 임피던스 제어회로{PROGRAMMABLE IMPEDANCE CONTROL CIRCUIT}
본 발명은 프로그래머블 임피던스 제어회로에 관한 것으로, 특히 칩 내부에서 외부 임피던스에 대해 필요한 내부 임피던스가 다른 경우에도 필요한 내부 임피던스를 생성할 수 있는 프로그래머블 임피던스 제어회로에 관한 것이다. 더욱 구체적으로는 칩 내부에서 외부 임피던스에 대해 필요한 내부 임피던스를 생성하기 위해 사용되는 기준전압을 임의의 값으로 사용할 수 있는 프로그래머블 임피던스 제어회로에 관한 것이다.
최근에 고속 데이터 전송(High Speed Data Transmission: HSDT)을 위해 전력소모가 적은 직렬 터미네이션(series termination)과 함께 전력소모는 다소 증가하지만 신호성(Signal Integrity)이 좋은 병렬 터미네이션(parallel termination)용으로 온 칩 터미네이션(On Chip Termination)을 사용하는 방법이 제안되고 있다. 이 방법은 데이터를 전송 라인을 통해 전송하는데 있어서 출력 드라이버(Output Driver: Dout)가 소오스 터미네이션(Source Termination)을 해주고 수신측(receiver)에서 병렬 터미네이션을 해주면 비록 신호의 스윙 레벨(swing level) 자체는 줄어들지만 신호의 완결성 측면에서 풀 스윙(full swing)으로 전달할 수 있도록 하는 것이다. 이를 구현하기 위하여 출력 드라이버와 온 칩 터미네이션은 저항(Resistor)으로 구현하는 것이 이상적인 방법이지만, 상기 출력 드라이버와 온 칩 터미네이션이 칩 내에 위치하기 때문에 전송 라인의 특성 임피던스(characteristic impedance)가 다른 환경에 놓인다면 원하는 터미네이션을 할 수 없게 된다. 따라서, 전송 라인의 특성 임피던스에 원하는 값만큼 프로그래머블(programmable)하게 세팅(setting)되는 회로로 구성되어야 한다. 이를 위해서 외부에서 달아준 저항 값을 감지하여 상기 출력 드라이버와 온 칩 터미네이션에 이 정보를 전달해 줄 수 있는 프로그래머블 임피던스 제어회로가 필요하게 되었다. 이러한 프로그래머블 임피던스 제어회로는 사용자가 외부에 저항을 연결하면 그 저항 값에 맞게 임피던스를 매칭시켜 주는 역할을 하며, 더욱이 전압과 온도 변화(이하, 'VT 변화'라고 칭함.)에 능동적으로 디지털 코드를 일정기간에 업데이트(update) 시킴으로써 외부 임피던스에 내부적인 임피던스를 매칭 시킬 수 있는 역할을 수행한다.
이러한 프로그래머블 임피던스 제어회로를 구현하는데 있어서 일반적인 방법은 칩을 사용하는 사용자들이 외부의 임피던스와 일치하는 저항을 한쪽 핀에 연결하여 사용하고 있는데, 이때 연결하는 저항은 전압문제를 고려하여 일정한 배수의 저항값을 사용하게 되므로 칩 내에서는 이를 감지하여 그에 상응하는 만큼의 배수의 드라이버를 구동하게 된다. 예컨대 ×5의 외부 저항을 사용한다면 콘트롤러(Controller)의 모스 어레이 사이즈의 5배에 해당하는 모스 어레이 드라이버를 구동하였다.
그러나, 고속 데이터 전송에서는 직렬/병렬 터미네이션을 요구하게 되고 각각의 값도 다른 값을 원할 수 있다. 예를 들어, 외부에 ×5의 저항이 있고 드라이버는 ×1을 요구하지만 터미네이션은 ×2를 요구한다면 드라이버 사이즈는 콘트롤러의 5배에 해당하는 모스 어레이가 필요하고, 터미네이터측은 테브닌 터미네이션(Thevenin Termination)을 가정(X4∥X4=X2)하면 5/4배의 모스 어레이를 구현해야 한다. 이때, 미스매치(mismatch)로 인해 임피던스 값이 콘트롤러에서 감지한 저항 값과 오차를 가질 수 있다. 이런 경우는 외부의 저항에 ×5를 인가하더라도 ×4의 임피던스를 상기 콘트롤러에서 생성시켜 준다면 이러한 미스매치 문제는 해결할 수 있을 것이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 칩 내부에서 외부 임피던스에 대해 필요한 임피던스를 생성하는 프로그래머블 임피던스 제어회로를 제공함에 있다.
본 발명의 다른 목적은 칩 내부에서 외부 임피던스에 대해 필요한 내부 임피던스를 생성하기 위해 기준전압으로 임의의 값을 사용 가능한 프로그래머블 임피던스 제어회로를 제공함에 있다.
상기와 같은 목적을 해결하기 위하여 본 발명의 제1견지에 따라 N배의 외부 임피던스에 대하여 M배의 내부 임피던스(여기서, N=M 또는 N≠M)를 사용하는 프로그래머블 임피던스 제어회로는: 제1전압이 인가되는 모스 어레이; N배의 외부 임피던스를 갖는 외부 저항부; 상기 모스 어레이와 상기 외부 저항부의 조합으로 얻어지는 제2전압을 출력하는 패드; 상기 패드로부터 출력되는 제2전압에 대한 기준전압으로 상기 제1전압의 N/(N+M)배에 해당하는 제3전압을 생성하는 기준전압 생성부;을 구비함을 특징으로 한다.
또한, 본 발명의 제2견지에 따른 프로그래머블 임피던스 제어회로의 기준전압 생성부는: 상기 제3전압은 제1전압에 연결된 제1저항과 접지에 연결된 제2저항 사이로부터 출력되며, 상기 제1저항과 제2저항의 비율이 M:N임을 특징으로 한다.
또한, 본 발명의 제3견지에 따른 프로그래머블 임피던스 제어회로는: 외부 저항부에 대한 기준전압에 상응하는 임피던스를 감지하여 이를 출력함과 동시에 상기 모스 어레이로 피드-백 시키는 감지부;를 더 구비함을 특징으로 한다.
또한, 본 발명의 제4견지에 따른 프로그래머블 임피던스 제어회로에서 감지부는: 상기 외부 저항부에 대한 기준전압에 상응하는 임피던스에 해당하는 코드를 생성하여 출력함과 동시에 상기 모스 어레이로 상기 코드를 피드-백 시킴을 특징으로 한다.
또한, 본 발명의 제5견지에 따른 프로그래머블 임피던스 제어회로에서 감지부는: 상기 외부 저항부에 대한 기준전압에 상응하는 임피던스에 해당하는 전류를 생성하여 출력함과 동시에 상기 모스 어레이로 상기 전류를 피드-백 시킴을 특징으로 한다.
또한, 본 발명의 제6견지에 따른 프로그래머블 임피던스 제어회로에서 모스 어레이는: 복수의 피모스들로 조합되며, 턴-온된 피모스의 게이트 전압이 드레인 전압에 이르면 인접한 피모스를 하나 더 턴-온 시켜 동작범위를 증가시키도록 구성됨을 특징으로 한다.
또한, 본 발명의 제7견지에 따른 프로그래머블 임피던스 제어회로에서 모스 어레이는: 상기 각 피모스들의 게이트와 소오스 사이에 커패시터가 삽입됨을 특징으로 한다.
또한, 본 발명의 제8견지에 따른 프로그래머블 임피던스 제어회로는: 상기 패드의 출력과 상기 감지부 사이에 로우 패스 필터가 삽입됨을 특징으로 한다.
또한, 본 발명의 제9견지에 따른 프로그래머블 임피던스 제어회로는: 풀-업에 따른 코드를 출력하는 풀-업 회로와; 풀-다운에 따른 코드를 출력하는 풀-다운 회로;로 구성되며, 상기 풀-업 회로의 감지부에서 생성한 상기 임피던스에 해당하는 코드를 피드-백 시켜 상기 풀-다운 회로 감지부의 임피던스에 해당하는 코드를 생성함을 특징으로 한다.
또한, 본 발명의 제10견지에 따른 프로그래머블 임피던스 제어회로는: 풀-업에 따른 전류를 출력하는 풀-업 회로와; 풀-다운에 따른 전류를 출력하는 풀-다운 회로;로 구성되며, 상기 풀-업 회로의 감지부에서 생성한 상기 임피던스에 해당하는 전류를 피드-백 시켜 상기 풀-다운 회로 감지부의 임피던스에 해당하는 전류를 생성함을 특징으로 한다.
또한, 본 발명의 제11견지에 따른 프로그래머블 임피던스 제어회로는: 상기 풀-업 회로와 상기 풀-다운 회로의 업/다운 미스매치를 줄이기 위해 전류 미러가 구성됨을 특징으로 한다.
도 1은 비교예1에 따른 프로그래머블 임피던스 제어회로도
도 2는 비교예2에 따른 기준전압으로 VDDQ/2를 사용하는 프로그래머블 임피던스 제어회로도
도 3은 본 발명에 따른 기준전압으로 임의의 기준전압을 사용하는 프로그래머블 임피던스 제어회로도
도 4는 본 발명에 따른 임의의 기준전압 생성회로도
도 5a는 VDDQ/2 기준전압을 생성하기 위한 저항 설정방법을 도시한 회로도
도 5b는 임의의 기준전압을 생성하기 위한 저항 설정방법을 도시한 회로도
도 6a는 VDDQ/2 기준전압을 생성하기 위한 전류 설정방법을 도시한 회로도
도 6b는 임의의 기준전압을 생성하기 위한 전류 설정방법을 도시한 회로도
도 7은 본 발명의 제1실시예에 따른 임의의 기준전압을 사용하는 프로그래머블 임피던스 제어회로도
도 8은 본 발명의 제2실시예에 따른 임의의 기준전압을 사용하는 프로그래머블 임피던스 제어회로도
도 9는 본 발명의 제3실시예에 따른 임의의 기준전압을 사용하는 프로그래머블 임피던스 제어회로의 동작범위를 조절하기 위한 회로구성도
본 발명의 바람직한 실시예의 설명에 앞서 본 발명에 비교되는 프로그래머블 임피던스 제어회로의 예들을 도 1 및 도 2를 통해 설명한다. 상기 도 1은 비교예1에 따른 프로그래머블 임피던스 제어회로도이다. 상기 비교예1에 따른 프로그래머블 임피던스 제어회로는 외부 저항인 RQ와 같은 임피던스를 생성하기 위해 기준전압(reference voltage)으로 HSTL(High Speed Transceiver Logic) 전압(이하, "VDDQ"라 칭함.)의 절반인 VDDQ/2를 사용하여 외부 임피던스와 내부 임피던스를 매칭시키는 회로이다. 또한, 도 2는 비교예2에 따른 기준전압으로 VDDQ/2를 사용하는 프로그래머블 임피던스 제어회로도로서, 상기 도 1의 비교예와 같이 기준전압으로 VDDQ/2를 사용하여 프로그래머블 임피던스 제어회로를 구성한 예를 도시한 것이다. 상기 도 1 및 도 2에 도시된 비교예들에서는 공통적으로 외부 저항과 같은 임피던스를 생성하기 위해 기준전압을 VDDQ/2를 사용하였다. 하지만, 상기 비교예들에 따른 프로그래머블 임피던스 제어회로는 기준전압으로 VDDQ/2의 획일적 전압을 사용함으로써 외부 저항이 도 2와 같이 ×5로 고정되며, 따라서, 내부에 ×4를 사용하기 위해 5RQ를 4RQ로 만들기 위한 트랜지스터(상기 도 2의 참조부호 20에 있는 트랜지스터)의 사이즈 조정이 5/4로 필요하나, 이를 위한 상기 트랜지스터의 사이즈기 조정시 미스 매칭(miss matching)이 발생할 수 있었다. 또한, 하나의 터미네이션 임피던스만 생성함으로써 데이터 출력 버퍼(DQ), 제어, 어드레스 및 클럭 핀들과 같이 서로 다른 임피던스가 필요한 곳에 필요한 임피던스를 제공하지 못하였다. 이는 외부 저항에 대한 기준전압을 VDDQ/2로 고정하여 사용하기 때문이다. 따라서외부 저항값으로부터 자유로운 내부 임피던스가 요구됨에 따라 원하는 내부 임피던스를 생성하기 위한 프로그래머블 임피던스 제어회로를 본 발명에서 개시하는 것이다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 설계 구조와 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
도 3은 본 발명에 따른 기준전압으로 임의의 기준전압을 사용하는 프로그래머블 임피던스 제어회로의 개념을 도시한 도면으로, Xa와 외부 저항의 조합으로 이루어지는 패드의 출력전압에 대한 기준전압으로 임의의 Vref를 사용하는 회로를 의미한다. 예를 들어 외부 저항 RQ가 외부 임피던스가 ×N인 저항이면 내부에서 ×5인 저항을 만들기 위해 N/(N+M)VDDQ 전압을 사용하면 MOS의 선형성이 보장되는 한도에서 외부의 저항이 ×N임에도 내부에서는 ×M인 임피던스를 생성할 수 있게 된다.
도 4는 본 발명에 따른 임의의 기준전압 생성회로도로서, 임의의 기준전압을 만드는 가장 간단한 방법을 설명하기 위해 도시된 회로이다. VDDQ와 접지 사이에저항 R1과 저항 R2가 직렬 연결되고, 상기 저항 R1 및 R2의 조합에 의해 출력되는 기준전압 Vref가 구성된다. 본 발명에 따른 임의의 기준전압 생성 방법은 예를 들어 외부 임피던스 ×N에 대하여 내부 임피던스를 ×M으로 만들고 싶다면 상기 도 4에서 R1:R2=M:N으로 구현하면 된다. 이 밖에도 특정한 공정, 전압 및 온도변화에 영향이 적으면서 M:N 비율을 유지하는 전원회로를 이용할 수도 있다.
도 5a와 도 5b는 기준전압을 생성하기 위한 저항 설정방법을 비교예와 본 발명을 비교한 도면으로, 상기 도 5a는 VDDQ/2 기준전압을 생성하기 위한 저항 설정방법을 도시한 회로도이고, 상기 도 5b는 임의의 기준전압을 생성하기 위한 저항 설정방법을 도시한 회로도이다. 상기 도 5a에 도시된 비교예에 따른 저항 설정은 VDDQ에 연결된 저항 블록 R은 외부 저항 RQ에 대하여 VDDQ/2인 출력전압을 만들기 위하여 'R=RQ'가 되어야 한다. 이는 하기의 수학식 1에 의한 식에 기인한다.
∴ R = RQ 이다.
하지만, 본 발명에 따른 기준전압을 생성하기 위한 저항 설정방법은 상기 도 5b에 도시된 바와 같이, 5VDDQ/9인 전압을 만들기 위해 하기의 수학식 2에 의한 식에 기인한다.
∴ R= (4/5)RQ 이다.
이와 같이 본 발명은 임의의 기준전압을 생성하기 위한 저항을 설정함으로써 원하는 내부 임피던스를 생성할 수 있게 된다.
또한, 도 6a와 도 6b는 기준전압을 생성하기 위한 전류 설정방법을 비교예와 본 발명을 비교한 도면으로, 상기 도 6a는 VDDQ/2 기준전압을 생성하기 위한 전류 설정방법을 도시한 회로도이고, 상기 도 6b는 임의의 기준전압을 생성하기 위한 전류 설정방법을 도시한 회로도이다.
상기 도 6a에 도시된 비교예에 따른 전류 설정은 상술한 도 5a에서 설명한 바와 같이, VDDQ에 연결된 전류 블록 I는 외부 저항 RQ에 대하여 VDDQ/2인 출력전압을 만들기 위하여 하기의 수학식 3에 의한 식에 기인한다.
이다.
하지만, 본 발명에 따른 기준전압을 생성하기 위한 전류 설정방법은 상기 도 6b에 도시된 바와 같이, 예를 들어 5VDDQ/8인 전압을 만들기 위해 하기의 수학식 4에 의한 식에 기인한다.
이다.
이와 같이 본 발명은 임의의 기준전압을 생성하기 위한 전류를 설정함으로써 원하는 내부 임피던스를 생성할 수 있게 된다.
상술한 도 1 내지 도 6을 참조하여 본 발명의 구체적인 실시예들을 도 7 내지 도 8을 통해 상세히 설명한다.
먼저, 상기 도 7을 통해 본 발명의 제1실시예를 상세히 설명한다.
상기 도 7은 본 발명의 제1실시예에 따른 임의의 기준전압을 사용하는 프로그래머블 임피던스 제어회로도로서, VDDQ에 연결되는 MOS ARRAY(모스 어레이)1(101), 제1PAD(패드)(P1), 외부 저항부(102)인 RQ, 로우 패스 필터(LPF: 103), 기준전압 생성부(130) 및 제1감지부(120), 래치1(151), 데이터 출력 버퍼(DOUT 버퍼)(153), 업-드라이버(UP-DRIVER) 및 업-터미네이터(159)로 연결 구성되는 풀-업 회로부와; MOS 어레이2(107), MOS 어레이3(109), 제2감지부(140), 래치2(155), 데이터 출력 버퍼(157), 다운-드라이버(DOWN-DRIVER) 및 다운-터미네이터(161)로 연결 구성되는 풀-다운 회로부;를 구비한다.
상기 도 7에 도시된 본 발명에 따른 프로그래머블 임피던스 제어회로는 N배의 외부 임피던스에 대하여 M배의 내부 임피던스(여기서, N≠M)를 사용하는 회로로서, 디지털 방법을 사용한 일 예를 도시한 것이다. 간략한 연결 구성은 다음과 같다. 먼저, 풀-업 회로부에서 상기 모스 어레이(101)는 HSTL 전원인 VDDQ 전원이 인가된다. 외부 저항부 RQ(102)는 N배의 외부 임피던스를 갖는다. 상기 패드 P1은 상기 모스 어레이1(101)과 상기 외부 저항 RQ(102)의 조합으로 얻어지는 제2전압을 출력한다. 상기 제1기준전압 생성부(130)는 상기 패드 P1로부터 출력되는 제2전압에 대한 제1기준전압 Vref으로 상기 VDDQ 전압의 N/(N+M)배에 해당하는 제1기준전압을 생성한다. 상기 제1비교기(121)와 카운터1(123)은 제1감지부(120)로서, 상기 제1비교기(121)는 상기 제2전압을 상기 제1기준전압과 비교하여 상기 제2전압에 대한 상기 제1기준전압에 상응하는 임피던스를 출력한다. 그리고, 상기 카운터1(123)은 상기 제1비교기(121)로부터 출력되는 임피던스 출력에 대해 상기 임피던스에 해당하는 코드를 생성하여 오프 칩 드라이버(OCD)의 업-드라이버 및 업-터미네이터(159)로 출력함과 동시에 상기 모스 어레이1(101)로 피드-백 시킨다. 다음으로 풀-다운 회로에서 상기 모스 어레이2(107)는 상기 모스 어레이1(101)와 동일하게 구성되며, 역시 상기 VDDQ 전압이 인가되며, 상기 카운터1(123)로부터 출력되는 코드를 받아 임피던스를 조정한다. 상기 모스 어레이3(109)은 일단이 상기 모스 어레이2(107)와 연결되고 타단은 접지된다. 상기 제2감지부(140)는 제2비교기(141) 및 카운터2(143)를 구비하는데, 상기 제2비교기(141)는 상기 모스 어레이2(107)와 상기 모스 어레이3(109)의 조합으로 얻어지는 제3전압을 상기 VDDQ 전압의 절반인 VDDQ/2 전압과 비교하여 상기 제3전압에 대한 상기 VDDQ/2 전압에 상응하는 임피던스를 출력한다. 그리고, 상기 카운터2(143)는 상기 제2비교기(141)로부터 출력되는 임피던스 출력에 대해 상기 임피던스에 해당하는 코드를 생성하여 다운-드라이버 및 다운-터미네이터로 출력함과 동시에 상기 모스 어레이3(109)으로 피드-백(feed-back) 시킨다. 또한, 상기 패드 P1의 출력과 상기 제1비교기(121) 사이, 그리고 상기 제1기준전압 생성부(130)와 제1비교기(121) 사이에는 로우 패스 필터 LPF(103 및 105)를 연결하여 상기 패드 P1에서의 노이즈 감쇠와 상기 기준전압의 노이즈 특성을 좋게 하였다. 상기 두 LPF(103 및 105)는 동일 형태일 수도, 아니면 다른 형태일 수도 있다. 여기서, 상기 제1기준전압 생성부(130)는 상기 제1기준전압이 상기 VDDQ 전압에 연결된 제1저항 R1과 접지에 연결된 제2저항 R2 사이로부터 출력되며, 상기 제1저항 R1과 제2저항 R2의 비율이 M:N이 된다. 이상에서 설명한 본 발명의 제1실시예에 따른 프로그래머블 임피던스 제어회로는 디지털 방법으로 구현한 회로로서, 외부 저항 RQ에 대한 기준전압 Vref에 맞는 임피던스를 제1비교기(121) 및 카운터1(123)로 구성된 제1감지부(120)에서 생성시키고, 이를 피드-백 받아 풀-다운 회로부의 제2감지부(140)에서 코드를 생성시킨다. 이때 생성되는 풀-업 회로부 및 풀-다운 회로부의 코드는 업-터미네이터(159) 및 다운-터미네이터(161)로 전달된다.
상기 디지털 방법에 의해 구현되는 본 발명의 제1실시예에 따른 프로그래머블 임피던스 제어회로의 동작을 예를 들어 설명한다. 예를 들어 외부에 ×5의 저항을 인가했지만 내부적으로는 ×4의 임피던스를 사용하고 싶은 경우를 가정하여 설명한다. 여기서의 방법은 기준전압 Vref의 전압을 (5/9)VDDQ로 하여 코드를 생성시키는 방법을 사용한다. 이 방법은 실제 터미네이터나 드라이버가 구동하는 전압은 (1/2)VDDQ이나 모스 어레이1(101)에 인가되는 실제 전압은 (4/9)VDDQ이므로 둘의 동작영역의 차이에서 오는 오차가 존재한다. 하지만 상기 모스 어레이1(101)의 선형성이 뛰어나다면 이는 문제가 되지 않으며, HSTL 레벨이 점점 줄어들어 VDDQ 레벨이 낮아지게 되면 그 오차는 점점 줄어들게 된다.
다음으로, 본 발명의 제2실시예에 따른 아날로그 방법을 사용하여 임의의 기준전압을 생성하는 프로그래머블 임피던스 제어회로를 도 8을 통해 상세히 설명한다. 상기 도 8은 본 발명의 제2실시예에 따른 임의의 기준전압을 사용하는 프로그래머블 임피던스 제어회로도로서, 전류원을 감지회로로 사용하여 기준전압을 (5/8)VDDQ로 한다면 이때의 전류는 (1/2)VDDQ에 ×4의 외부 저항을 연결했을 때와 같은 전류를 흘려주게 된다. 이 전류를 피드-백 받아 사용하는 방법을 사용하는 회로를 구현한다. 구체적인 회로의 연결 구성은 다음과 같다. N배의 외부 임피던스에 대하여 M배의 내부 임피던스(여기서, N≠M)를 사용하는 프로그래머블 임피던스 제어회로에서 전류원으로 사용되는 PMOS1은 VDDQ나 VDD 전압이 인가된다. 상기 PMOS1을 사용함으로써 패드 P1에서의 노이즈에 덜 민감하게 된다. 외부 저항 RQ는 N배의 외부 임피던스를 갖는다. 상기 PMOS1과 상기 외부 저항 RQ의 조합으로 얻어지는 전압을 패드 P1에서 출력한다. 상기 패드 P1로부터 출력되는 전압에 대한 제1기준전압 Vref으로 상기 VDDQ 전압의 N/(N+M)배에 해당하는 기준전압을 생성하는 제1기준전압 생성부(210)가 구비된다. 또한, 상기 패드 P1으로부터의 출력 전압을 상기 제1기준전압과 비교하여 상기 패드 P1의 출력 전압에 대한 상기 제1기준전압에 상응하는 임피던스를 전류로 생성하는 출력함과 동시에 상기 PMOS1로 피드-백 시키는 제1비교기(223)가 연결 구성된다. 그리고, 업/다운 미스매치를 줄이기 위해 상기 제1비교기(223)로부터의 전류를 복사하는 전류 미러가 구성된다. 또한, 상기 전류 미러로부터의 출력전압을 상기 VDDQ 전압의 절반인 (1/2)VDDQ 전압과 비교하여 출력하는 제2비교기(231)가 구성되며, 상기 제2비교기(231)로부터의 출력에 상응하는 코드를 생성하여 오프 칩 드라이버의 업-드라이버 및 업-터미네이터(249)로 출력함과 동시에 상기 전류 미러의 출력과 접지 사이에 구성되는 모스 어레이1(227)로 피드-백 시키는 카운터1(235)이 구성된다. 상기 카운터1(235)의 출력은 래치1(237) 및 데이터 출력 버퍼1(239)을 통해 업-드라이버 및 업-터미네이터(249)로 출력된다. 이상의 회로 구성은 풀-업 회로에 해당된다. 이에 상응되는 풀-다운 회로의 구성은 다음과 같다. 모스 어레이2(229)는 상기 VDDQ 전압이 인가된다. 엔모스 NMOS2는 일단이 상기 모스 어레이2(229)와 연결되고 타단은 접지되도록 연결된다. 제3비교기(241)는 상기 모스 어레이2(229)와 상기 NMOS 조합으로 얻어지는 출력 전압을 제2기준전압인 (1/2)VDDQ 전압과 비교하여 상기 출력 전압에 대한 상기 제2기준전압에 상응하는 임피던스를 출력한다. 그리고, 카운터2(243)가 상기 제3비교기(241)로부터 출력되는 임피던스 출력에 대해 상기 임피던스에 해당하는 코드를 생성하여 다운-드라이버 및 다운-터미네이터(251)로 출력함과 동시에 상기 모스 어레이2(229)로 피드-백 시키도록 구성된다. 그리고, 상기 패드 P1의 출력과 상기 제1비교기(223) 사이, 그리고 상기 제1기준전압 생성부(210)와 제1비교기(223) 사이에는 LPF1(221) 및 LPF2(225)가 노이즈 감쇠를 위해 구성된다. 상기 제1기준전압 생성부(210)의 기준전압 Vref은 상기 VDDQ 전압에 연결된 저항 R1과 접지에 연결된 저항 R2 사이로부터 출력되며, 상기 저항 R1과2저 R2항의 비율이 M:N이 되도록 저항을 구성한다.
상기 아날로그 방법에 의해 구현되는 본 발명의 제2실시예에 따른 프로그래머블 임피던스 제어회로의 동작을 예를 들어 설명한다. 예를 들어 외부에 ×N의 저항을 인가했지만 내부적으로는 ×M의 임피던스를 사용하고 싶은 경우를 가정하여 설명한다. 이 경우, 상기 제1기준전압 생성부(210)는 상술한 바와 같이 [N/(N+M)]VDDQ 전압을 기준전압으로 생성한다. 이때 상기 PMOS1의 양단에 걸리는 전압은 [M/(N+M)]VDDQ 전압이 된다. 그런데 실제로 구동되는 전압은 양단에 (1/2)VDDQ일 때를 얻어야 한다. 하지만 상기 PMOS1이 포화 영역에서 동작하므로 (1/2)VDDQ 전압이나 [M/(N+M)]VDDQ 전압의 경우에 전류의 차는 거의 없다. 이렇게 생성된 전류는 전류 미러를 사용하여 복사되고, 이후 선형 동작하는 모스 어레이1(227)의 저항 값을 바꾸면서 모스 어레이1(227) 양단의 전압이 (1/2)VDDQ가 되도록 한다. 이러면 상기 모스 어레이1(227)의 양단에 걸리는 전압이 (1/2)인 상태에서 ×M의 임피던스 값을 얻게 된다. 이렇게 얻은 임피던스 값으로 업-드라이버의 임피던스를 맞추게 된다. 그러면 외부에 ×N의 저항이 사용되더라도 ×M의 임피던스를 미스 매칭(miss matching)을 최소로 하면서 구현할 수 있는 것이다.
도 9는 본 발명의 제3실시예에 따른 임의의 기준전압을 사용하는 프로그래머블 임피던스 제어회로의 동작범위를 조절하기 위한 회로구성도로서, 회로가 프로그래머블 하게 동작하는데 있어서 외부의 저항 값의 범위가 넓다면 PMOS 전류원 하나로 전류원을 담당하기에는 무리가 따른다. 따라서, 상기 도 9에 도시된 프로그래머블 임피던스 제어회로의 동작범위를 조절하기 위한 회로는 다음과 같이 구성된다.
전류원은 복수의 PMOS들(도면에서는 3개의 PMOS의 조합인 경우로 예를 듬)PMOS1~PMOS3으로 조합되며, 턴-온된 PMOS1의 게이트 전압이 드레인 전압에 이르면 인접한 PMOS2를 하나 더 턴-온 시켜 동작범위를 증가시키도록 구성되는 모스 어레이를 도시한 것이다. 또한, 이러한 모스 어레이 회로에는 상기 각 PMOS들의 게이트와 소오스 사이에 커패시터 C가 삽입되어 VDDQ 전압의 변화에 전류 값의 변동에 대비하여 Vgs(게이트-소오스 전압)값에 미치는 노이즈 영향을 최소화 한 회로이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 칩 내부에서 외부 임피던스에 대해 필요한 내부 임피던스가 다른 경우에도 필요한 내부 임피던스를 생성할 수 있는 이점이 있으며, 칩 내부에서 외부 임피던스에 대해 필요한 내부 임피던스를 생성하기 위해 사용되는 기준전압을 임의의 저항 값으로 사용할 수 있는 이점이 있다.

Claims (19)

  1. N배의 외부 임피던스에 대하여 M배의 내부 임피던스(여기서, N=M 또는 N≠M)를 사용하는 프로그래머블 임피던스 제어회로에 있어서,
    제1전압이 인가되는 모스 어레이;
    N배의 외부 임피던스를 갖는 외부 저항부;
    상기 모스 어레이와 상기 외부 저항부의 조합으로 얻어지는 제2전압을 출력하는 패드;
    상기 패드로부터 출력되는 제2전압에 대한 기준전압으로 상기 제1전압의 N/(N+M)배에 해당하는 제3전압을 생성하는 기준전압 생성부;를 구비함을 특징으로 하는 프로그래머블 임피던스 제어회로.
  2. 제 1항에 있어서, 상기 기준전압 생성부는;
    상기 제3전압은 제1전압에 연결된 제1저항과 접지에 연결된 제2저항 사이로부터 출력되며, 상기 제1저항과 제2저항의 비율이 M:N임을 특징으로 하는 프로그래머블 임피던스 제어회로.
  3. 제 1항에 있어서, 상기 프로그래머블 임피던스 제어회로는:
    상기 외부 저항부에 대한 기준전압에 상응하는 임피던스를 감지하여 이를 출력함과 동시에 상기 모스 어레이로 피드-백 시키는 감지부;를 더 구비함을 특징으로 하는 프로그래머블 임피던스 제어회로.
  4. 제 3항에 있어서, 상기 감지부는:
    상기 외부 저항부에 대한 기준전압에 상응하는 임피던스에 해당하는 코드를 생성하여 출력함과 동시에 상기 모스 어레이로 상기 코드를 피드-백 시킴을 특징으로 하는 프로그래머블 임피던스 제어회로.
  5. 제 3항에 있어서, 상기 감지부는:
    상기 외부 저항부에 대한 기준전압에 상응하는 임피던스에 해당하는 전류를 생성하여 출력함과 동시에 상기 모스 어레이로 상기 전류를 피드-백 시킴을 특징으로 하는 프로그래머블 임피던스 제어회로.
  6. 제 1항에 있어서, 상기 모스 어레이는:
    복수의 피모스들로 조합되며, 턴-온된 피모스의 게이트 전압이 드레인 전압에 이르면 인접한 피모스를 하나 더 턴-온 시켜 동작범위를 증가시키도록 구성됨을특징으로 하는 프로그래머블 임피던스 제어회로.
  7. 제 6항에 있어서, 상기 모스 어레이는:
    상기 각 피모스들의 게이트와 소오스 사이에 커패시터가 삽입됨을 특징으로 하는 프로그래머블 임피던스 제어회로.
  8. 제 4항 또는 제 5항에 있어서,
    상기 패드의 출력과 상기 감지부 사이에 로우 패스 필터가 삽입됨을 특징으로 하는 프로그래머블 임피던스 제어회로.
  9. 제 4항에 있어서,
    상기 프로그래머블 임피던스 제어회로는;
    풀-업에 따른 코드를 출력하는 풀-업 회로와;
    풀-다운에 따른 코드를 출력하는 풀-다운 회로;로 구성되며,
    상기 풀-업 회로의 감지부에서 생성한 상기 임피던스에 해당하는 코드를 피드-백 시켜 상기 풀-다운 회로 감지부의 임피던스에 해당하는 코드를 생성함을 특징으로 하는 프로그래머블 임피던스 제어회로.
  10. 제 5항에 있어서,
    상기 프로그래머블 임피던스 제어회로는;
    풀-업에 따른 전류를 출력하는 풀-업 회로와;
    풀-다운에 따른 전류를 출력하는 풀-다운 회로;로 구성되며,
    상기 풀-업 회로의 감지부에서 생성한 상기 임피던스에 해당하는 전류를 피드-백 시켜 상기 풀-다운 회로 감지부의 임피던스에 해당하는 전류를 생성함을 특징으로 하는 프로그래머블 임피던스 제어회로.
  11. 제 10항에 있어서,
    상기 풀-업 회로와 상기 풀-다운 회로의 업/다운 미스매치를 줄이기 위해 전류 미러가 구성됨을 특징으로 하는 프로그래머블 임피던스 제어회로.
  12. N배의 외부 임피던스에 대하여 M배의 내부 임피던스(여기서, N≠M)를 사용하는 프로그래머블 임피던스 제어회로에 있어서,
    제1전압이 인가되는 제1모스 어레이,
    N배의 외부 임피던스를 갖는 외부 저항,
    상기 제1모스 어레이와 상기 외부 저항의 조합으로 얻어지는 제2전압을 출력하는 패드,
    상기 패드로부터 출력되는 제2전압에 대한 제1기준전압으로 상기 제1전압의 N/(N+M)배에 해당하는 제1기준전압을 생성하는 제1기준전압 생성부,
    상기 제2전압을 상기 제1기준전압과 비교하여 상기 제2전압에 대한 상기 제1기준전압에 상응하는 임피던스를 출력하는 제1비교기,
    상기 제1비교기로부터 출력되는 임피던스 출력에 대해 상기 임피던스에 해당하는 코드를 생성하여 업-드라이버 및 업-터미네이터로 출력함과 동시에 상기 제1모스 어레이로 피드-백 시키는 제1카운터로 구성되는 풀-업 회로;
    상기 제1전압이 인가되며, 상기 제1카운터로부터 출력되는 코드를 받아 임피던스를 조정하는 제2모스 어레이,
    일단이 상기 제2모스 어레이와 연결되고 타단은 접지된 제3모스 어레이,
    상기 제2모스 어레이와 상기 제3모스 어레이 조합으로 얻어지는 제3전압을 제1전압의 절반인 제2기준전압과 비교하여 상기 제3전압에 대한 상기 제2기준전압에 상응하는 임피던스를 출력하는 제2비교기,
    상기 제2비교기로부터 출력되는 임피던스 출력에 대해 상기 임피던스에 해당하는 코드를 생성하여 다운-드라이버 및 다운-터미네이터로 출력함과 동시에 상기 제3모스 어레이로 피드-백 시키는 제2카운터로 구성되는 풀-다운 회로;로 구성됨을 특징으로 하는 프로그래머블 임피던스 제어회로.
  13. 제 12항에 있어서,
    상기 패드의 출력과 상기 제1비교기 사이, 그리고 상기 제1기준전압 생성부와 제1비교기 사이에는 로우 패스 필터가 구성됨을 특징으로 하는 프로그래머블 임피던스 제어회로.
  14. 제 13항에 있어서, 상기 제1기준전압 생성부는;
    상기 제1기준전압이 상기 제1전압에 연결된 제1저항과 접지에 연결된 제2저항 사이로부터 출력되며, 상기 제1저항과 제2저항의 비율이 M:N임을 특징으로 하는 프로그래머블 임피던스 제어회로.
  15. N배의 외부 임피던스에 대하여 M배의 내부 임피던스(여기서, N≠M)를 사용하는 프로그래머블 임피던스 제어회로에 있어서,
    제1전압이나 제2전압이 인가되는 피모스 전류원,
    N배의 외부 임피던스를 갖는 외부 저항,
    상기 피모스 전류원과 상기 외부 저항의 조합으로 얻어지는 제3전압을 출력하는 패드,
    상기 패드로부터 출력되는 제3전압에 대한 제1기준전압으로 상기 제1전압의 N/(N+M)배에 해당하는 제4전압을 생성하는 제1기준전압 생성부,
    상기 제3전압을 상기 제1기준전압인 제4전압과 비교하여 상기 제3전압에 대한 상기 제1기준전압에 상응하는 임피던스를 전류로 생성하는 출력함과 동시에 상기 피모스로 피드-백 시키는 제1비교기,
    상기 제1비교기로부터의 전류를 복사하는 전류 미러,
    상기 전류 미러로부터의 출력전압을 상기 제1전압의 절반인 제2기준전압과 비교하여 출력하는 제2비교기,
    상기 제2비교기로부터의 출력에 상응하는 코드를 생성하여 업-드라이버 및 업-터미네이터로 출력함과 동시에 제1모스 어레이로 피드-백 시키는 제1카운터로 구성되는 풀-업 회로;
    상기 제1전압이 인가되는 제2모스 어레이,
    일단이 상기 제2모스 어레이와 연결되고 타단은 접지된 엔모스,
    상기 제2모스 어레이와 상기 엔모스 조합으로 얻어지는 제5전압을 상기 제2기준전압과 비교하여 상기 제5전압에 대한 상기 제2기준전압에 상응하는 임피던스를 출력하는 제3비교기,
    상기 제3비교기로부터 출력되는 임피던스 출력에 대해 상기 임피던스에 해당하는 코드를 생성하여 다운-드라이버 및 다운-터미네이터로 출력함과 동시에 상기 제2모스 어레이로 피드-백 시키는 제2카운터로 구성되는 풀-다운 회로;로 구성됨을 특징으로 하는 프로그래머블 임피던스 제어회로.
  16. 제 15항에 있어서,
    상기 패드의 출력과 상기 제1비교기 사이, 그리고 상기 제1기준전압 생성부와 제1비교기 사이에는 로우 패스 필터가 구성됨을 특징으로 하는 프로그래머블 임피던스 제어회로.
  17. 제 16항에 있어서, 상기 제1기준전압 생성부는;
    상기 제4전압이 상기 제1전압에 연결된 제1저항과 접지에 연결된 제2저항 사이로부터 출력되며, 상기 제1저항과 제2저항의 비율이 M:N임을 특징으로 하는 프로그래머블 임피던스 제어회로.
  18. 제 15항에 있어서, 상기 전류원은:
    복수의 피모스들로 조합되며, 턴-온된 피모스의 게이트 전압이 드레인 전압에 이르면 인접한 피모스를 하나 더 턴-온 시켜 동작범위를 증가시키도록 구성됨을 특징으로 하는 프로그래머블 임피던스 제어회로.
  19. 제 18항에 있어서, 상기 전류원은:
    상기 각 피모스들의 게이트와 소오스 사이에 커패시터가 삽입됨을 특징으로하는 프로그래머블 임피던스 제어회로.
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