JP4338920B2 - プログラマブルインピーダンス制御回路 - Google Patents
プログラマブルインピーダンス制御回路 Download PDFInfo
- Publication number
- JP4338920B2 JP4338920B2 JP2001336833A JP2001336833A JP4338920B2 JP 4338920 B2 JP4338920 B2 JP 4338920B2 JP 2001336833 A JP2001336833 A JP 2001336833A JP 2001336833 A JP2001336833 A JP 2001336833A JP 4338920 B2 JP4338920 B2 JP 4338920B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- impedance
- reference voltage
- control circuit
- mos array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0001—Analogue adaptive filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/40—Impedance converters
- H03H11/405—Positive impedance converters
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Networks Using Active Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術の分野】
本発明は、プログラマブルインピーダンス制御回路に係るもので、特に、チップ内部で外部インピーダンスに対して必要な内部インピーダンスが異なる場合においても必要な内部インピーダンスを生成することができるプログラマブルインピーダンス制御回路に関する。詳しくは、チップ内部で外部インピーダンスに対して必要な内部インピーダンスを生成するために用いられる基準電圧を任意の値で使用することができるプログラマブルインピーダンス制御回路に関する。
【０００２】
【従来の技術】
最近、高速データ伝送(High Speed Data Transmission: HSDT)のために、電力消耗が少ない直列ターミネーション(series termination)と共に、電力消耗は多少増加するものの信号性(signal integrity)がよい並列ターミネーション(parallel termination)用としてオンチップターミネーションを使用する方法が提案されている。この方法は、データを伝送ラインを通して伝送する際に、出力ドライバがソースターミネーションを担当し、受信側が並列ターミネーションを担当することにより、信号のスウィングレベル自体は小さくなるが、信号の完結性の側面ではフルスウィングで信号を伝達できるようにする方法である。
【０００３】
これを実現するための方法としては、出力ドライバとオンチップターミネーションを抵抗で構成する方法が理想的であるが、出力ドライバとオンチップターミネーションがチップ内に位置するため、伝送ラインの特性インピーダンスが異なった環境に置かれると、所望のターミネーションをすることができなくなる。したがって、伝送ラインの特性インピーダンスに適合させてプログラムすることが可能な回路で構成しなければならない。このため、外部の抵抗値を感知して出力ドライバとオンチップターミネーションにこの情報を伝達する機能を有するプログラマブルインピーダンス制御回路が必要になった。
【０００４】
このようなプログラマブルインピーダンス制御回路は、使用者が外部に抵抗を連結すると、その抵抗値に合うようにインピーダンスをマッチングさせる機能を有し、さらに電圧と温度変化（以下、'VT変化'と称する）に対応して能動的にデジタルコードを一定期間にアップデートさせることにより、外部インピーダンスに内部的なインピーダンスをマッチングさせる機能を有する。
【０００５】
このようなプログラマブルインピーダンス制御回路を実現する一般的な方法として、チップを用いる使用者らが外部のインピーダンスと一致する抵抗を一方のピンに連結して使用する方法がある。この方法では、連結する抵抗は、電圧問題を考慮して一定の倍数の抵抗値とするので、チップ内ではこれを感知してそれに相応する程度の倍数のドライバを駆動することになる。例えば、×5の外部抵抗を使用すれば、コントローラーのMOSアレイサイズの５倍に相当するMOSアレイドライバを駆動する。
【０００６】
【発明が解決しようとする課題】
然るに、高速データ伝送では直列/並列ターミネーションが求められ、それぞれの値として異なった値が求められうる。例えば、外部に×５の抵抗がありドライバは×１を要求するが、ターミネーションは×２を要求する場合、ドライバサイズはコントローラーの５倍に相当するMOSアレイを必要とし、ターミネーションの側はテブナンターミネーション(thevenin termination)を仮定(X4‖X4=X2)すると、5/4倍のMOSアレイを実現すべきである。このとき、ミスマッチによりインピーダンス値がコントローラーで感知した抵抗値に対して誤差をもつ可能性がある。このようなミスマッチ問題は、外部の抵抗に×5を連結したとしても×4のインピーダンスをコントローラーに生成させるにより解決することができる。
【０００７】
そこで、本発明の目的は、チップ内部で、外部インピーダンスに対して必要なインピーダンスを生成するプログラマブルインピーダンス制御回路を提供することにある。
【０００８】
本発明の他の目的は、チップ内部で、外部インピーダンスに対して必要な内部インピーダンスを生成するための基準電圧として任意の値を使用することができるプログラマブルインピーダンス制御回路を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するため、本発明の第１側面は、N倍の外部インピーダンスに対してM倍の内部インピーダンス（ここで、N=MまたはN≠M）を用いるプログラマブルインピーダンス制御回路に関する。この制御回路は、第１電圧が印加されるMOSアレイと、N倍の外部インピーダンスをもつ外部抵抗部と、前記MOSアレイと前記外部抵抗部の組合せで得られる第２電圧を出力するパッドと、前記パッドから出力される第２電圧に対する基準電圧として前記第１電圧のN/(N+M)倍に相当する第３電圧を生成する基準電圧生成部とを具備することを特徴とする。
【００１０】
また、本発明の第２側面に係るプログラマブルインピーダンス制御回路は、前記第３電圧が、第１電圧に連結された第１抵抗と接地に連結された第２抵抗との間から出力され、前記第１抵抗と第２抵抗の比率が、M:Nであることを特徴とする。
【００１１】
また、本発明の第３側面に係るプログラマブルインピーダンス制御回路が、外部抵抗部に対する基準電圧に相応するインピーダンスを感知してこれを出力すると共に前記MOSアレイにフィードバックさせる感知部を具備することを特徴とする。
【００１２】
また、本発明の第４側面に係るプログラマブルインピーダンス制御回路では、感知部が、前記外部抵抗部に対する基準電圧に相応するインピーダンスに対応するコードを生成して出力すると共に前記MOSアレイに前記コードをフィードバックさせることを特徴とする。
【００１３】
また、本発明の第５側面に係るプログラマブルインピーダンス制御回路では、感知部が、前記外部抵抗部に対する基準電圧に相応するインピーダンスに対応する電流を生成して出力すると共に前記MOSアレイに前記電流をフィードバックさせることを特徴とする。
【００１４】
また、本発明の第６側面に係るプログラマブルインピーダンス制御回路では、MOSアレイが、複数のPMOSを含み、ターンオンされたPMOSのゲート電圧がドレイン電圧に至ると、隣接したPMOSをもう一つターンオンさせて動作範囲を増加させるように構成されていることを特徴とする。
【００１５】
また、本発明の第７側面に係るプログラマブルインピーダンス制御回路では、MOSアレイが、前記各PMOSのゲートとソースとの間にキャパシタを有することを特徴とする。
【００１６】
また、本発明の第８側面に係るプログラマブルインピーダンス制御回路は、前記パッドの出力と前記感知部との間にローパスフィルタを具備することを特徴とする。
【００１７】
また、本発明の第９側面に係るプログラマブルインピーダンス制御回路は、プルアップに関するコードを出力するプルアップ回路と、プルダウンに関するコードを出力するプルダウン回路とを具備し、前記プルアップ回路及び前記プルダウン回路は、それぞれ前記感知部を個別に有し、前記プルアップ回路の感知部で生成した前記インピーダンスに対応するコードをフィードバックさせて前記プルダウン回路の感知部のインピーダンスに対応するコードを生成することを特徴とする。
【００１８】
また、本発明の第10側面に係るプログラマブルインピーダンス制御回路は、プルアップに関する電流を出力するプルアップ回路と、プルダウンに関する電流を出力するプルダウン回路とを具備し、前記プルアップ回路及び前記プルダウン回路は、それぞれ前記感知部を個別に有し、前記プルアップ回路の感知部で生成した前記インピーダンスに対応する電流をフィードバックさせて前記プルダウン回路の感知部のインピーダンスに対応する電流を生成することを特徴とする。
【００１９】
また、本発明の第11側面に係るプログラマブルインピーダンス制御回路は、前記プルアップ回路と前記プルダウン回路のアップ/ダウンミスマッチを減らすため電流ミラーが構成されていることを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施の形態に対する比較例としてのプログラマブルインピーダンス制御回路を図１及び図２を用いて説明する。
【００２１】
図１は、比較例１としてのプログラマブルインピーダンス制御回路である。比較例１としてのプログラマブルインピーダンス制御回路は、外部抵抗RQに等しいインピーダンスを生成するために基準電圧としてHSTL(High Speed Transceiver Logic)電圧（以下、'VDDQ'と称する）の半分のVDDQ/2を用いて外部インピーダンスと内部インピーダンスをマッチングさせる回路である。また、図２は比較例２としてのプログラマブルインピーダンス制御回路であり、図１の比較例のように基準電圧としてVDDQ/2を用いる。
【００２２】
図１及び図２に示した比較例では、共通して、外部抵抗に等しいインピーダンスを生成するために基準電圧としてVDDQ/2を用いる。しかし、このような比較例におけるプログラマブルインピーダンス制御回路は、基準電圧としてVDDQ/2のような画一的な電圧を用いることにより、外部抵抗が図２のように×5に固定される。従って、内部で×4を用いるためには、5RQを4RQにするためにトランジスタ（図２の符号20のトランジスタ）のサイズを5/4に調整する必要がある。そして、前記トランジスタのサイズ調整に伴ってミスマッチングが発生する。また、一つのターミネーションインピーダンスだけを生成したのでは、データ出力バッファDQ、制御、アドレス及びクロックピンのように互いに異なったインピーダンスが必要なところに必要なインピーダンスを提供することができない。このような問題は、外部抵抗に対する基準電圧をVDDQ/2に固定して使用することに起因する。そこで、本発明は、外部抵抗値から要求される任意の内部インピーダンスに対応して、必要な内部インピーダンスを生成するためのプログラマブルインピーダンス制御回路を提供する。
【００２３】
以下、本発明の好ましい実施形態を図面を用いて詳しく説明する。
【００２４】
なお、各図面において、同一の構成要素については同一の符号を付した。また、下記の説明において設計構造等の具体例は本発明のより深い理解を提供するために示されている。これらの具体例がなくても本発明の実施が可能であることは当業者には自明である。そして、本発明の要旨を不必要にぼかすと判断される公知の機能及び構成についての詳細な説明は省略する。
【００２５】
図３は、本発明の好適な実施の形態におけるプログラマブルインピーダンス制御回路の概念を示した図である。このプログラマブルインピーダンス制御回路は、基準電圧として任意の基準電圧を使用する。すなわち、このプログラマブルインピーダンス制御回路は、Xaと外部抵抗RQの組合せで決定されるパッドの出力電圧に対する基準電圧として任意のVrefを使用する。例えば、外部抵抗RQが×Nの抵抗であれば、内部で×Mの抵抗をつくるために基準電圧VrefとしてN/(N+M)VDDQを使用すると、MOSの線形性が保障される限度内において、外部抵抗が×Nであるにもかかわらず内部では×Mのインピーダンスを生成することができるようになる。
【００２６】
図４は、本発明の好適な実施の形態としての任意の基準電圧を生成する回路を示す図であり、任意の基準電圧を生成する一番簡単な方法を示している。VDDQと接地との間に抵抗R1と抵抗R2が直列連結され、抵抗R1及びR2の組合せにより、出力される基準電圧Vrefが決定される。本発明の好適な実施の形態としての任意の基準電圧を生成する方法は、例えば、外部インピーダンス×Nに対して内部インピーダンスを×Mにしたいとすれば、図４においてR1:R2=M:Nとすればよい。その他にも、工程、電圧及び温度変化に影響を受けずにM:N比率を維持する電源回路を用いることもできる。
【００２７】
図5aと図5bは、基準電圧を生成するための抵抗設定方法に関して比較例と本発明の好適な実施の形態とを比較した図で、図5aはVDDQ/2基準電圧を生成するため抵抗設定方法を示した回路図で、図5bは任意の基準電圧を生成するため抵抗設定方法を示した回路図である。図5aに示した比較例では、外部抵抗RQの下でVDDQ/2の出力電圧を作るために、VDDQに連結された抵抗ブロックRを'R=RQ'としなければならない。これは下記の数式１から明らかである。
【００２８】
【数１】
【００２９】
∴R=RQである。
【００３０】
一方、本発明の好適な実施の形態による基準電圧を生成するための抵抗設定方法では、図5bに示したように、5VDDQ/9の電圧を発生するためにR=(4/5)RQとする必要がある。これは下記の数式２から明らかである。
【００３１】
【数２】
【００３２】
∴R=(4/5)RQである。
【００３３】
このように本発明では任意の基準電圧を生成するように抵抗を設定することにより、所望の内部インピーダンスを生成することができる。
【００３４】
また、図6aと6bは、基準電圧を生成するための電流設定方法について比較例と本発明の好適な実施の形態とを比較した図であり、図6aはVDDQ/2基準電圧を生成するための電流設定方法を示した回路図、図6bは任意の基準電圧を生成するための電流設定方法を示した回路図である。
【００３５】
図6aに示した比較例による電流設定では、VDDQに連結された電流ブロックの電流Iは、外部抵抗RQの下でVDDQ/2の出力電圧を生成するために下記の数式３に従う。
【００３６】
【数３】
【００３７】
一方、本発明の好適な実施の形態による基準電圧を生成するための電流設定方法は、図6bに示すように、例えば、5VDDQ/8の電圧を生成するために下記の数式４に従う。
【００３８】
【数４】
【００３９】
このように本発明の好適な実施の形態によれば、任意の基準電圧を生成するための電流を設定することにより、所望の内部インピーダンスを生成することができる。
【００４０】
上述の図１乃至図６を参照しつつ本発明の具体的な実施例を図７及び図８を用いて詳しく説明する。
【００４１】
図７は、本発明の第１実施例による任意の基準電圧を用いるプログラマブルインピーダンス制御回路を示す回路図である。このプログラマブルインピーダンス制御回路は、VDDQに連結されるMOSアレイ1(101)、第１パッド(P1)、外部抵抗部(102)RQ、ローパスフィルタ(LPF:103)、基準電圧生成部(130)及び第１感知部(120)、ラッチ１(151)、データ出力バッファ(DOUTバッファ)(153)、アップドライバ及びアップターミネーター(159)、で連結構成されるプルアップ回路部と、MOSアレイ２(107)、MOSアレイ３(109)、第２感知部(140)、ラッチ２(155)、データ出力バッファ(157)、ダウンドライバ及びダウンターミネーター(161)、で連結構成されるプルダウン回路部を具備する。
【００４２】
図７に示した本発明の第１実施例によるプログラマブルインピーダンス制御回路は、N倍の外部インピーダンスに対してM倍の内部インピーダンス（ここで、N≠M）を用いる回路で、デジタル方法を用いた一例である。
【００４３】
構成要素の連結構成は以下の通りである。
【００４４】
プルアップ回路部により、MOSアレイ101にはHSTL電源のVDDQ電源が印加される。外部抵抗部RQ102はN倍の外部インピーダンスをもつ。パッドP1はMOSアレイ１(101)と外部抵抗RQ102の組合せで得られる第２電圧を出力する。第１基準電圧生成部130はパッドP1から出力される第２電圧に対する第１基準電圧VrefとしてVDDQ電圧のN/(N+M)倍に相当する第１基準電圧を生成する。第１比較器121とカウンター123は第１感知部120を構成しており、第１比較器121は第２電圧を第１基準電圧と比較して、第２電圧と第１基準電圧との差に対応するインピーダンスを電圧値として出力する。そして、カウンター123は第１比較器121から出力されるインピーダンス対応するコードを生成して、それをオフチップドライバOCDのアップドライバ及びアップターミネーター159に出力すると同時にMOSアレイ１(101)にフィードバックさせる。
【００４５】
一方、MOSアレイ２(107)はMOSアレイ１(101)と同一の構成を有し、プルダウン回路によりVDDQ電圧が印加され、カウンター１(123)から出力されるコードを受けてインピーダンスを調整する。MOSアレイ３(109)は、一端がMOSアレイ２(107)に連結され、他端は接地される。第２感知部140は第２比較器141及びカウンター２(143)を具備し、第２比較器141はMOSアレイ２(107)とMOSアレイ３(109)の組合せで得られる第３電圧をVDDQ電圧の１／２であるVDDQ/2電圧と比較して、第３電圧とVDDQ/2電圧との差に対応するインピーダンスを電圧値として出力する。そして、カウンター２(143)は、第２比較器141から出力されるインピーダンスに対応するコードを生成して、それをダウンドライバ及びダウンターミネーター161に出力すると同時にMOSアレイ３(109)にフィードバックさせる。
【００４６】
パッドP1の出力と第１比較器121との間、並びに、第１基準電圧生成部130と第１比較器121との間にはローパスフィルタLPF103及び105が連結され、パッドP1におけるノイズを減衰させると共に基準電圧のノイズ特性が改善されている。LPF103及び105は同一形態であってもよいし異なる形態であってもよい。
【００４７】
第１基準電圧生成部130は、第１基準電圧をVDDQ電圧に連結された第１抵抗R1と接地に連結された第２抵抗R2との間から出力する。第１抵抗R1と第２抵抗R2の比率はM:Nに設定されている。
【００４８】
以上説明した本発明の第１実施例によるプログラマブルインピーダンス制御回路はデジタル方法で構成された回路であり、外部抵抗RQに対する基準電圧Vrefに適合したインピーダンスを第１比較器121及びカウンター123で構成された第１感知部120でコードとして発生する。これを受けてプルダウン回路部の第２感知部140もコードを発生する。プルアップ回路部及びプルダウン回路部で生成されるコードは、それぞれアップターミネーター159及びダウンターミネーター161に伝達される。
【００４９】
以下、デジタル方法で構成される本発明の第１実施例によるプログラマブルインピーダンス制御回路の動作を例を挙げて説明する。例えば、外部には×5の抵抗を連結する一方、内部的には×4のインピーダンスを用いたい場合を想定して説明する。ここでは、基準電圧Vrefを(5/9)VDDQとしてコードを発生する方法を挙げる。この方法では、ターミネーター及びドライバが駆動する電圧は(1/2)VDDQであり、MOSアレイ１(101)に印加される電圧は(4/9)VDDQであるので、二つの動作領域の差に起因する誤差が存在する。しかし、MOSアレイ１(101)の線形成が優れていればこれは問題にならない。HSTLレベルが低下することによりVDDQレベルが低下すると、その誤差は低下する。
【００５０】
次いで、本発明の第２実施例によるアナログ方法を用いて任意の基準電圧を発生するプログラマブルインピーダンス制御回路を図８を用いて詳しく説明する。
【００５１】
図８は、本発明の第２実施例による任意の基準電圧を用いるプログラマブルインピーダンス制御回路を示す回路図である。電流源を感知回路として用いて、基準電圧を(5/8)VDDQとすると、このときの電流は(1/2)VDDQに×4の外部抵抗を連結したときと同一の電流を流すことになる。この電流をフィードバックして用いる方法を適用した回路を構成する。
【００５２】
構成要素の連結構成は以下の通りである。
【００５３】
N倍の外部インピーダンスに対してM倍の内部インピーダンス（ここで、N≠M）を用いるプログラマブルインピーダンス制御回路において、電流源として用いられるPMOS1にはVDDQまたはVDD電圧が印加される。PMOS1を使用することにより、パッドP1でのノイズに少しだけ敏感になる。外部抵抗RQはN倍の外部インピーダンスをもつ。PMOS1と外部抵抗RQの組合せで得られる電圧がパッドP1から出力される。このプログラマブルインピーダンス制御回路は、パッドP1から出力される電圧に対する第１基準電圧Vrefとして、VDDQ電圧のN/(N+M)倍に相当する基準電圧を発生する第１基準電圧生成部210を具備する。また、このプログラマブルインピーダンス制御回路は、パッドP1からの出力電圧を第１基準電圧Vrefと比較して、パッドP1の出力電圧にと第１基準電圧Vrefとの差に対応するインピーダンスを電圧値として出力すると共にPMOS1にフィードバックさせる第１比較器223を具備する。また、このプログラマブルインピーダンス制御回路は、アップ/ダウンミスマッチを減らすために、電流源として用いられるPMOS1の電流をミラーリングする電流ミラーを具備する。また、このプログラマブルインピーダンス制御回路は、前記電流ミラーからの出力電圧をVDDQ電圧の１／２である(1/2)VDDQ電圧と比較して、比較結果を出力する第２比較器231と、第２比較器231からの出力に対応するコードを生成して、それをオフチップドライバのアップドライバ及びアップターミネーター249に出力すると共に前記電流ミラーの出力と接地との間に配置されたMOSアレイ1(227)にフィードバックさせるカウンタ１(235)を具備する。カウンタ１(235)の出力はラッチ１(237)及びデータ出力バッファ１(239)を通してアップドライバ及びアップターミネーター249に出力される。以上の回路構成はプルアップ回路である。
【００５４】
一方、プルダウン回路の構成は以下の通りである。MOSアレイ２(229)にはVDDQ電圧が印加される。NMOS2は一端がMOSアレイ2（229)に連結され他端が接地されるように連結される。第３比較器241はMOSアレイ２(229)とNMOS2との組合せで得られる出力電圧を第２基準電圧である(1/2)VDDQ電圧と比較して、前記出力電圧と前記第２基準電圧との差に対応するインピーダンスを出力する。そして、カウンタ２(243)が第３比較器241から出力されるインピーダンスに対応するコードを生成して、ダウンドライバ及びダウンターミネーター251に出力すると共にMOSアレイ2(229)にフィードバックさせる。
【００５５】
パッドP1の出力と第１比較器223との間、並びに、第１基準電圧生成部210と第１比較器223との間にはLPF1(221)及びLPF2(225)がノイズ減衰のために設けられている。第１基準電圧生成部210の基準電圧VrefはVDDQ電圧に連結された抵抗R1と接地に連結された抵抗R2との間から出力され、抵抗R1とR2の比率がM:Nになるように抵抗値が設定される。
【００５６】
以下、上記のようなアナログ方法により構成される本発明の第２実施例によるプログラマブルインピーダンス制御回路の動作を例を挙げて説明する。例えば、外部に×Nの抵抗をする一方、内部的には×Mのインピーダンスを用いたい場合を想定して説明する。この場合、第１基準電圧生成部210は上述のように[N/(N+M)]VDDQ電圧を基準電圧として発生する。このとき、PMOS1の両端に掛かる電圧は[M/(N+M)]VDDQ電圧となる。ところが、実際に駆動される電圧は両端に(1/2)VDDQが掛かったときに得るべきである。しかし、PMOS1が飽和領域で動作するので、(1/2)VDDQ電圧と[M/(N+M)]VDDQ電圧との場合における電流の差はほとんどない。このように生成された電流は電流ミラーを用いてミラーリングされ、線形動作するMOSアレイ１(227)の抵抗値を変えながらMOSアレイ1(227)の両端の電圧が(1/2)VDDQになるようにする。すると、MOSアレイ1(227)の両端に掛かる電圧が1/2の状態で×Mのインピーダンス値が得られる。このようにして得たインピーダンス値を用いてアップドライバのインピーダンスを合わせる。すると、外部に×Nの抵抗が用いられても×Mのインピーダンスをミスマッチングを最小にしながら実現することができる。
【００５７】
図９は、本発明の第３実施例による任意の基準電圧を使用するプログラマブルインピーダンス制御回路の動作範囲を調節するための回路構成図である。プログラマブルインピーダンス制御回路がプログラム可能に動作する場合において、外部の抵抗値の範囲が広ければPMOS電流源の一つで電流源を担当するには無理が伴う。従って、図９に示したプログラマブルインピーダンス制御回路の動作範囲を調節するための回路は、以下のように構成される。
【００５８】
電流源は、複数のPMOS（図面では３個のPMOSの組合せである場合を例として挙げる）のPMOS1〜PMOS3により構成され、ターンオンされたPMOS1のゲート電圧がドレイン電圧に至ると、隣接したPMOS2を一つだけさらにターンオンさせて動作範囲を増加させるように構成されるMOSアレイを示したものである。また、このようなMOSアレイ回路には前記各PMOSのゲートとソースとの間にキャパシタCが挿入されてVDDQ電圧の変化に電流値の変動に対比してVgs（ゲートーソース電圧）値に与えるノイズ影響を最少化した回路である。
【００５９】
以上、本発明の詳細な説明では具体的な実施例を挙げて説明したが、本発明の趣旨を逸脱しない範囲内で様々な変形が可能であるのは勿論である。従って、本発明の範囲は説明した実施例に限定されるべきものではなく、特許請求の範囲の他、特許請求の範囲と均等な実施形式も含むと認識されるべきである。
【００６０】
【発明の効果】
上述したように、本発明は、チップ内部で外部インピーダンスに対して必要な内部インピーダンスが異なる場合にも必要な内部インピーダンスを生成することができるという効果があり、チップ内部で外部インピーダンスに対して必要な内部インピーダンスを生成するために用いられる基準電圧として任意の値を使用することができるという効果がある。
【図面の簡単な説明】
【図１】比較例１のプログラマブルインピーダンス制御回路の回路図である。
【図２】比較例２としての、基準電圧としてVDDQ/2を用いるプログラマブルインピーダンス制御回路図である。
【図３】本発明の好適な実施形態としての、基準電圧として任意の基準電圧を用いるプログラマブルインピーダンス制御回路図である。
【図４】本発明の好適な実施の形態としての任意の基準電圧を生成する回路の回路図である。
【図５ａ】 VDDQ/2基準電圧を生成するため抵抗設定方法を適用した回路の回路図である。
【図５ｂ】任意の基準電圧を生成するため抵抗設定方法を適用した回路の回路図である。
【図６ａ】 VDDQ/2基準電圧を生成するため電流設定方法を適用した回路の回路図である。
【図６ｂ】任意の基準電圧を生成するため電流設定方法を適用した回路の回路図である。
【図７】本発明の第１実施例としての、任意の基準電圧を用いるプログラマブルインピーダンス制御回路の回路図である。
【図８】本発明の第２実施例としての、任意の基準電圧を用いるプログラマブルインピーダンス制御回路図の回路図である。
【図９】本発明の第３実施例としての、任意の基準電圧を用いるプログラマブルインピーダンス制御回路の動作範囲を調節するための回路構成を示す図である。
【発明の属する技術の分野】
本発明は、プログラマブルインピーダンス制御回路に係るもので、特に、チップ内部で外部インピーダンスに対して必要な内部インピーダンスが異なる場合においても必要な内部インピーダンスを生成することができるプログラマブルインピーダンス制御回路に関する。詳しくは、チップ内部で外部インピーダンスに対して必要な内部インピーダンスを生成するために用いられる基準電圧を任意の値で使用することができるプログラマブルインピーダンス制御回路に関する。
【０００２】
【従来の技術】
最近、高速データ伝送(High Speed Data Transmission: HSDT)のために、電力消耗が少ない直列ターミネーション(series termination)と共に、電力消耗は多少増加するものの信号性(signal integrity)がよい並列ターミネーション(parallel termination)用としてオンチップターミネーションを使用する方法が提案されている。この方法は、データを伝送ラインを通して伝送する際に、出力ドライバがソースターミネーションを担当し、受信側が並列ターミネーションを担当することにより、信号のスウィングレベル自体は小さくなるが、信号の完結性の側面ではフルスウィングで信号を伝達できるようにする方法である。
【０００３】
これを実現するための方法としては、出力ドライバとオンチップターミネーションを抵抗で構成する方法が理想的であるが、出力ドライバとオンチップターミネーションがチップ内に位置するため、伝送ラインの特性インピーダンスが異なった環境に置かれると、所望のターミネーションをすることができなくなる。したがって、伝送ラインの特性インピーダンスに適合させてプログラムすることが可能な回路で構成しなければならない。このため、外部の抵抗値を感知して出力ドライバとオンチップターミネーションにこの情報を伝達する機能を有するプログラマブルインピーダンス制御回路が必要になった。
【０００４】
このようなプログラマブルインピーダンス制御回路は、使用者が外部に抵抗を連結すると、その抵抗値に合うようにインピーダンスをマッチングさせる機能を有し、さらに電圧と温度変化（以下、'VT変化'と称する）に対応して能動的にデジタルコードを一定期間にアップデートさせることにより、外部インピーダンスに内部的なインピーダンスをマッチングさせる機能を有する。
【０００５】
このようなプログラマブルインピーダンス制御回路を実現する一般的な方法として、チップを用いる使用者らが外部のインピーダンスと一致する抵抗を一方のピンに連結して使用する方法がある。この方法では、連結する抵抗は、電圧問題を考慮して一定の倍数の抵抗値とするので、チップ内ではこれを感知してそれに相応する程度の倍数のドライバを駆動することになる。例えば、×5の外部抵抗を使用すれば、コントローラーのMOSアレイサイズの５倍に相当するMOSアレイドライバを駆動する。
【０００６】
【発明が解決しようとする課題】
然るに、高速データ伝送では直列/並列ターミネーションが求められ、それぞれの値として異なった値が求められうる。例えば、外部に×５の抵抗がありドライバは×１を要求するが、ターミネーションは×２を要求する場合、ドライバサイズはコントローラーの５倍に相当するMOSアレイを必要とし、ターミネーションの側はテブナンターミネーション(thevenin termination)を仮定(X4‖X4=X2)すると、5/4倍のMOSアレイを実現すべきである。このとき、ミスマッチによりインピーダンス値がコントローラーで感知した抵抗値に対して誤差をもつ可能性がある。このようなミスマッチ問題は、外部の抵抗に×5を連結したとしても×4のインピーダンスをコントローラーに生成させるにより解決することができる。
【０００７】
そこで、本発明の目的は、チップ内部で、外部インピーダンスに対して必要なインピーダンスを生成するプログラマブルインピーダンス制御回路を提供することにある。
【０００８】
本発明の他の目的は、チップ内部で、外部インピーダンスに対して必要な内部インピーダンスを生成するための基準電圧として任意の値を使用することができるプログラマブルインピーダンス制御回路を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するため、本発明の第１側面は、N倍の外部インピーダンスに対してM倍の内部インピーダンス（ここで、N=MまたはN≠M）を用いるプログラマブルインピーダンス制御回路に関する。この制御回路は、第１電圧が印加されるMOSアレイと、N倍の外部インピーダンスをもつ外部抵抗部と、前記MOSアレイと前記外部抵抗部の組合せで得られる第２電圧を出力するパッドと、前記パッドから出力される第２電圧に対する基準電圧として前記第１電圧のN/(N+M)倍に相当する第３電圧を生成する基準電圧生成部とを具備することを特徴とする。
【００１０】
また、本発明の第２側面に係るプログラマブルインピーダンス制御回路は、前記第３電圧が、第１電圧に連結された第１抵抗と接地に連結された第２抵抗との間から出力され、前記第１抵抗と第２抵抗の比率が、M:Nであることを特徴とする。
【００１１】
また、本発明の第３側面に係るプログラマブルインピーダンス制御回路が、外部抵抗部に対する基準電圧に相応するインピーダンスを感知してこれを出力すると共に前記MOSアレイにフィードバックさせる感知部を具備することを特徴とする。
【００１２】
また、本発明の第４側面に係るプログラマブルインピーダンス制御回路では、感知部が、前記外部抵抗部に対する基準電圧に相応するインピーダンスに対応するコードを生成して出力すると共に前記MOSアレイに前記コードをフィードバックさせることを特徴とする。
【００１３】
また、本発明の第５側面に係るプログラマブルインピーダンス制御回路では、感知部が、前記外部抵抗部に対する基準電圧に相応するインピーダンスに対応する電流を生成して出力すると共に前記MOSアレイに前記電流をフィードバックさせることを特徴とする。
【００１４】
また、本発明の第６側面に係るプログラマブルインピーダンス制御回路では、MOSアレイが、複数のPMOSを含み、ターンオンされたPMOSのゲート電圧がドレイン電圧に至ると、隣接したPMOSをもう一つターンオンさせて動作範囲を増加させるように構成されていることを特徴とする。
【００１５】
また、本発明の第７側面に係るプログラマブルインピーダンス制御回路では、MOSアレイが、前記各PMOSのゲートとソースとの間にキャパシタを有することを特徴とする。
【００１６】
また、本発明の第８側面に係るプログラマブルインピーダンス制御回路は、前記パッドの出力と前記感知部との間にローパスフィルタを具備することを特徴とする。
【００１７】
また、本発明の第９側面に係るプログラマブルインピーダンス制御回路は、プルアップに関するコードを出力するプルアップ回路と、プルダウンに関するコードを出力するプルダウン回路とを具備し、前記プルアップ回路及び前記プルダウン回路は、それぞれ前記感知部を個別に有し、前記プルアップ回路の感知部で生成した前記インピーダンスに対応するコードをフィードバックさせて前記プルダウン回路の感知部のインピーダンスに対応するコードを生成することを特徴とする。
【００１８】
また、本発明の第10側面に係るプログラマブルインピーダンス制御回路は、プルアップに関する電流を出力するプルアップ回路と、プルダウンに関する電流を出力するプルダウン回路とを具備し、前記プルアップ回路及び前記プルダウン回路は、それぞれ前記感知部を個別に有し、前記プルアップ回路の感知部で生成した前記インピーダンスに対応する電流をフィードバックさせて前記プルダウン回路の感知部のインピーダンスに対応する電流を生成することを特徴とする。
【００１９】
また、本発明の第11側面に係るプログラマブルインピーダンス制御回路は、前記プルアップ回路と前記プルダウン回路のアップ/ダウンミスマッチを減らすため電流ミラーが構成されていることを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施の形態に対する比較例としてのプログラマブルインピーダンス制御回路を図１及び図２を用いて説明する。
【００２１】
図１は、比較例１としてのプログラマブルインピーダンス制御回路である。比較例１としてのプログラマブルインピーダンス制御回路は、外部抵抗RQに等しいインピーダンスを生成するために基準電圧としてHSTL(High Speed Transceiver Logic)電圧（以下、'VDDQ'と称する）の半分のVDDQ/2を用いて外部インピーダンスと内部インピーダンスをマッチングさせる回路である。また、図２は比較例２としてのプログラマブルインピーダンス制御回路であり、図１の比較例のように基準電圧としてVDDQ/2を用いる。
【００２２】
図１及び図２に示した比較例では、共通して、外部抵抗に等しいインピーダンスを生成するために基準電圧としてVDDQ/2を用いる。しかし、このような比較例におけるプログラマブルインピーダンス制御回路は、基準電圧としてVDDQ/2のような画一的な電圧を用いることにより、外部抵抗が図２のように×5に固定される。従って、内部で×4を用いるためには、5RQを4RQにするためにトランジスタ（図２の符号20のトランジスタ）のサイズを5/4に調整する必要がある。そして、前記トランジスタのサイズ調整に伴ってミスマッチングが発生する。また、一つのターミネーションインピーダンスだけを生成したのでは、データ出力バッファDQ、制御、アドレス及びクロックピンのように互いに異なったインピーダンスが必要なところに必要なインピーダンスを提供することができない。このような問題は、外部抵抗に対する基準電圧をVDDQ/2に固定して使用することに起因する。そこで、本発明は、外部抵抗値から要求される任意の内部インピーダンスに対応して、必要な内部インピーダンスを生成するためのプログラマブルインピーダンス制御回路を提供する。
【００２３】
以下、本発明の好ましい実施形態を図面を用いて詳しく説明する。
【００２４】
なお、各図面において、同一の構成要素については同一の符号を付した。また、下記の説明において設計構造等の具体例は本発明のより深い理解を提供するために示されている。これらの具体例がなくても本発明の実施が可能であることは当業者には自明である。そして、本発明の要旨を不必要にぼかすと判断される公知の機能及び構成についての詳細な説明は省略する。
【００２５】
図３は、本発明の好適な実施の形態におけるプログラマブルインピーダンス制御回路の概念を示した図である。このプログラマブルインピーダンス制御回路は、基準電圧として任意の基準電圧を使用する。すなわち、このプログラマブルインピーダンス制御回路は、Xaと外部抵抗RQの組合せで決定されるパッドの出力電圧に対する基準電圧として任意のVrefを使用する。例えば、外部抵抗RQが×Nの抵抗であれば、内部で×Mの抵抗をつくるために基準電圧VrefとしてN/(N+M)VDDQを使用すると、MOSの線形性が保障される限度内において、外部抵抗が×Nであるにもかかわらず内部では×Mのインピーダンスを生成することができるようになる。
【００２６】
図４は、本発明の好適な実施の形態としての任意の基準電圧を生成する回路を示す図であり、任意の基準電圧を生成する一番簡単な方法を示している。VDDQと接地との間に抵抗R1と抵抗R2が直列連結され、抵抗R1及びR2の組合せにより、出力される基準電圧Vrefが決定される。本発明の好適な実施の形態としての任意の基準電圧を生成する方法は、例えば、外部インピーダンス×Nに対して内部インピーダンスを×Mにしたいとすれば、図４においてR1:R2=M:Nとすればよい。その他にも、工程、電圧及び温度変化に影響を受けずにM:N比率を維持する電源回路を用いることもできる。
【００２７】
図5aと図5bは、基準電圧を生成するための抵抗設定方法に関して比較例と本発明の好適な実施の形態とを比較した図で、図5aはVDDQ/2基準電圧を生成するため抵抗設定方法を示した回路図で、図5bは任意の基準電圧を生成するため抵抗設定方法を示した回路図である。図5aに示した比較例では、外部抵抗RQの下でVDDQ/2の出力電圧を作るために、VDDQに連結された抵抗ブロックRを'R=RQ'としなければならない。これは下記の数式１から明らかである。
【００２８】
【数１】
∴R=RQである。
【００３０】
一方、本発明の好適な実施の形態による基準電圧を生成するための抵抗設定方法では、図5bに示したように、5VDDQ/9の電圧を発生するためにR=(4/5)RQとする必要がある。これは下記の数式２から明らかである。
【００３１】
【数２】
∴R=(4/5)RQである。
【００３３】
このように本発明では任意の基準電圧を生成するように抵抗を設定することにより、所望の内部インピーダンスを生成することができる。
【００３４】
また、図6aと6bは、基準電圧を生成するための電流設定方法について比較例と本発明の好適な実施の形態とを比較した図であり、図6aはVDDQ/2基準電圧を生成するための電流設定方法を示した回路図、図6bは任意の基準電圧を生成するための電流設定方法を示した回路図である。
【００３５】
図6aに示した比較例による電流設定では、VDDQに連結された電流ブロックの電流Iは、外部抵抗RQの下でVDDQ/2の出力電圧を生成するために下記の数式３に従う。
【００３６】
【数３】
一方、本発明の好適な実施の形態による基準電圧を生成するための電流設定方法は、図6bに示すように、例えば、5VDDQ/8の電圧を生成するために下記の数式４に従う。
【００３８】
【数４】
このように本発明の好適な実施の形態によれば、任意の基準電圧を生成するための電流を設定することにより、所望の内部インピーダンスを生成することができる。
【００４０】
上述の図１乃至図６を参照しつつ本発明の具体的な実施例を図７及び図８を用いて詳しく説明する。
【００４１】
図７は、本発明の第１実施例による任意の基準電圧を用いるプログラマブルインピーダンス制御回路を示す回路図である。このプログラマブルインピーダンス制御回路は、VDDQに連結されるMOSアレイ1(101)、第１パッド(P1)、外部抵抗部(102)RQ、ローパスフィルタ(LPF:103)、基準電圧生成部(130)及び第１感知部(120)、ラッチ１(151)、データ出力バッファ(DOUTバッファ)(153)、アップドライバ及びアップターミネーター(159)、で連結構成されるプルアップ回路部と、MOSアレイ２(107)、MOSアレイ３(109)、第２感知部(140)、ラッチ２(155)、データ出力バッファ(157)、ダウンドライバ及びダウンターミネーター(161)、で連結構成されるプルダウン回路部を具備する。
【００４２】
図７に示した本発明の第１実施例によるプログラマブルインピーダンス制御回路は、N倍の外部インピーダンスに対してM倍の内部インピーダンス（ここで、N≠M）を用いる回路で、デジタル方法を用いた一例である。
【００４３】
構成要素の連結構成は以下の通りである。
【００４４】
プルアップ回路部により、MOSアレイ101にはHSTL電源のVDDQ電源が印加される。外部抵抗部RQ102はN倍の外部インピーダンスをもつ。パッドP1はMOSアレイ１(101)と外部抵抗RQ102の組合せで得られる第２電圧を出力する。第１基準電圧生成部130はパッドP1から出力される第２電圧に対する第１基準電圧VrefとしてVDDQ電圧のN/(N+M)倍に相当する第１基準電圧を生成する。第１比較器121とカウンター123は第１感知部120を構成しており、第１比較器121は第２電圧を第１基準電圧と比較して、第２電圧と第１基準電圧との差に対応するインピーダンスを電圧値として出力する。そして、カウンター123は第１比較器121から出力されるインピーダンス対応するコードを生成して、それをオフチップドライバOCDのアップドライバ及びアップターミネーター159に出力すると同時にMOSアレイ１(101)にフィードバックさせる。
【００４５】
一方、MOSアレイ２(107)はMOSアレイ１(101)と同一の構成を有し、プルダウン回路によりVDDQ電圧が印加され、カウンター１(123)から出力されるコードを受けてインピーダンスを調整する。MOSアレイ３(109)は、一端がMOSアレイ２(107)に連結され、他端は接地される。第２感知部140は第２比較器141及びカウンター２(143)を具備し、第２比較器141はMOSアレイ２(107)とMOSアレイ３(109)の組合せで得られる第３電圧をVDDQ電圧の１／２であるVDDQ/2電圧と比較して、第３電圧とVDDQ/2電圧との差に対応するインピーダンスを電圧値として出力する。そして、カウンター２(143)は、第２比較器141から出力されるインピーダンスに対応するコードを生成して、それをダウンドライバ及びダウンターミネーター161に出力すると同時にMOSアレイ３(109)にフィードバックさせる。
【００４６】
パッドP1の出力と第１比較器121との間、並びに、第１基準電圧生成部130と第１比較器121との間にはローパスフィルタLPF103及び105が連結され、パッドP1におけるノイズを減衰させると共に基準電圧のノイズ特性が改善されている。LPF103及び105は同一形態であってもよいし異なる形態であってもよい。
【００４７】
第１基準電圧生成部130は、第１基準電圧をVDDQ電圧に連結された第１抵抗R1と接地に連結された第２抵抗R2との間から出力する。第１抵抗R1と第２抵抗R2の比率はM:Nに設定されている。
【００４８】
以上説明した本発明の第１実施例によるプログラマブルインピーダンス制御回路はデジタル方法で構成された回路であり、外部抵抗RQに対する基準電圧Vrefに適合したインピーダンスを第１比較器121及びカウンター123で構成された第１感知部120でコードとして発生する。これを受けてプルダウン回路部の第２感知部140もコードを発生する。プルアップ回路部及びプルダウン回路部で生成されるコードは、それぞれアップターミネーター159及びダウンターミネーター161に伝達される。
【００４９】
以下、デジタル方法で構成される本発明の第１実施例によるプログラマブルインピーダンス制御回路の動作を例を挙げて説明する。例えば、外部には×5の抵抗を連結する一方、内部的には×4のインピーダンスを用いたい場合を想定して説明する。ここでは、基準電圧Vrefを(5/9)VDDQとしてコードを発生する方法を挙げる。この方法では、ターミネーター及びドライバが駆動する電圧は(1/2)VDDQであり、MOSアレイ１(101)に印加される電圧は(4/9)VDDQであるので、二つの動作領域の差に起因する誤差が存在する。しかし、MOSアレイ１(101)の線形成が優れていればこれは問題にならない。HSTLレベルが低下することによりVDDQレベルが低下すると、その誤差は低下する。
【００５０】
次いで、本発明の第２実施例によるアナログ方法を用いて任意の基準電圧を発生するプログラマブルインピーダンス制御回路を図８を用いて詳しく説明する。
【００５１】
図８は、本発明の第２実施例による任意の基準電圧を用いるプログラマブルインピーダンス制御回路を示す回路図である。電流源を感知回路として用いて、基準電圧を(5/8)VDDQとすると、このときの電流は(1/2)VDDQに×4の外部抵抗を連結したときと同一の電流を流すことになる。この電流をフィードバックして用いる方法を適用した回路を構成する。
【００５２】
構成要素の連結構成は以下の通りである。
【００５３】
N倍の外部インピーダンスに対してM倍の内部インピーダンス（ここで、N≠M）を用いるプログラマブルインピーダンス制御回路において、電流源として用いられるPMOS1にはVDDQまたはVDD電圧が印加される。PMOS1を使用することにより、パッドP1でのノイズに少しだけ敏感になる。外部抵抗RQはN倍の外部インピーダンスをもつ。PMOS1と外部抵抗RQの組合せで得られる電圧がパッドP1から出力される。このプログラマブルインピーダンス制御回路は、パッドP1から出力される電圧に対する第１基準電圧Vrefとして、VDDQ電圧のN/(N+M)倍に相当する基準電圧を発生する第１基準電圧生成部210を具備する。また、このプログラマブルインピーダンス制御回路は、パッドP1からの出力電圧を第１基準電圧Vrefと比較して、パッドP1の出力電圧にと第１基準電圧Vrefとの差に対応するインピーダンスを電圧値として出力すると共にPMOS1にフィードバックさせる第１比較器223を具備する。また、このプログラマブルインピーダンス制御回路は、アップ/ダウンミスマッチを減らすために、電流源として用いられるPMOS1の電流をミラーリングする電流ミラーを具備する。また、このプログラマブルインピーダンス制御回路は、前記電流ミラーからの出力電圧をVDDQ電圧の１／２である(1/2)VDDQ電圧と比較して、比較結果を出力する第２比較器231と、第２比較器231からの出力に対応するコードを生成して、それをオフチップドライバのアップドライバ及びアップターミネーター249に出力すると共に前記電流ミラーの出力と接地との間に配置されたMOSアレイ1(227)にフィードバックさせるカウンタ１(235)を具備する。カウンタ１(235)の出力はラッチ１(237)及びデータ出力バッファ１(239)を通してアップドライバ及びアップターミネーター249に出力される。以上の回路構成はプルアップ回路である。
【００５４】
一方、プルダウン回路の構成は以下の通りである。MOSアレイ２(229)にはVDDQ電圧が印加される。NMOS2は一端がMOSアレイ2（229)に連結され他端が接地されるように連結される。第３比較器241はMOSアレイ２(229)とNMOS2との組合せで得られる出力電圧を第２基準電圧である(1/2)VDDQ電圧と比較して、前記出力電圧と前記第２基準電圧との差に対応するインピーダンスを出力する。そして、カウンタ２(243)が第３比較器241から出力されるインピーダンスに対応するコードを生成して、ダウンドライバ及びダウンターミネーター251に出力すると共にMOSアレイ2(229)にフィードバックさせる。
【００５５】
パッドP1の出力と第１比較器223との間、並びに、第１基準電圧生成部210と第１比較器223との間にはLPF1(221)及びLPF2(225)がノイズ減衰のために設けられている。第１基準電圧生成部210の基準電圧VrefはVDDQ電圧に連結された抵抗R1と接地に連結された抵抗R2との間から出力され、抵抗R1とR2の比率がM:Nになるように抵抗値が設定される。
【００５６】
以下、上記のようなアナログ方法により構成される本発明の第２実施例によるプログラマブルインピーダンス制御回路の動作を例を挙げて説明する。例えば、外部に×Nの抵抗をする一方、内部的には×Mのインピーダンスを用いたい場合を想定して説明する。この場合、第１基準電圧生成部210は上述のように[N/(N+M)]VDDQ電圧を基準電圧として発生する。このとき、PMOS1の両端に掛かる電圧は[M/(N+M)]VDDQ電圧となる。ところが、実際に駆動される電圧は両端に(1/2)VDDQが掛かったときに得るべきである。しかし、PMOS1が飽和領域で動作するので、(1/2)VDDQ電圧と[M/(N+M)]VDDQ電圧との場合における電流の差はほとんどない。このように生成された電流は電流ミラーを用いてミラーリングされ、線形動作するMOSアレイ１(227)の抵抗値を変えながらMOSアレイ1(227)の両端の電圧が(1/2)VDDQになるようにする。すると、MOSアレイ1(227)の両端に掛かる電圧が1/2の状態で×Mのインピーダンス値が得られる。このようにして得たインピーダンス値を用いてアップドライバのインピーダンスを合わせる。すると、外部に×Nの抵抗が用いられても×Mのインピーダンスをミスマッチングを最小にしながら実現することができる。
【００５７】
図９は、本発明の第３実施例による任意の基準電圧を使用するプログラマブルインピーダンス制御回路の動作範囲を調節するための回路構成図である。プログラマブルインピーダンス制御回路がプログラム可能に動作する場合において、外部の抵抗値の範囲が広ければPMOS電流源の一つで電流源を担当するには無理が伴う。従って、図９に示したプログラマブルインピーダンス制御回路の動作範囲を調節するための回路は、以下のように構成される。
【００５８】
電流源は、複数のPMOS（図面では３個のPMOSの組合せである場合を例として挙げる）のPMOS1〜PMOS3により構成され、ターンオンされたPMOS1のゲート電圧がドレイン電圧に至ると、隣接したPMOS2を一つだけさらにターンオンさせて動作範囲を増加させるように構成されるMOSアレイを示したものである。また、このようなMOSアレイ回路には前記各PMOSのゲートとソースとの間にキャパシタCが挿入されてVDDQ電圧の変化に電流値の変動に対比してVgs（ゲートーソース電圧）値に与えるノイズ影響を最少化した回路である。
【００５９】
以上、本発明の詳細な説明では具体的な実施例を挙げて説明したが、本発明の趣旨を逸脱しない範囲内で様々な変形が可能であるのは勿論である。従って、本発明の範囲は説明した実施例に限定されるべきものではなく、特許請求の範囲の他、特許請求の範囲と均等な実施形式も含むと認識されるべきである。
【００６０】
【発明の効果】
上述したように、本発明は、チップ内部で外部インピーダンスに対して必要な内部インピーダンスが異なる場合にも必要な内部インピーダンスを生成することができるという効果があり、チップ内部で外部インピーダンスに対して必要な内部インピーダンスを生成するために用いられる基準電圧として任意の値を使用することができるという効果がある。
【図面の簡単な説明】
【図１】比較例１のプログラマブルインピーダンス制御回路の回路図である。
【図２】比較例２としての、基準電圧としてVDDQ/2を用いるプログラマブルインピーダンス制御回路図である。
【図３】本発明の好適な実施形態としての、基準電圧として任意の基準電圧を用いるプログラマブルインピーダンス制御回路図である。
【図４】本発明の好適な実施の形態としての任意の基準電圧を生成する回路の回路図である。
【図５ａ】 VDDQ/2基準電圧を生成するため抵抗設定方法を適用した回路の回路図である。
【図５ｂ】任意の基準電圧を生成するため抵抗設定方法を適用した回路の回路図である。
【図６ａ】 VDDQ/2基準電圧を生成するため電流設定方法を適用した回路の回路図である。
【図６ｂ】任意の基準電圧を生成するため電流設定方法を適用した回路の回路図である。
【図７】本発明の第１実施例としての、任意の基準電圧を用いるプログラマブルインピーダンス制御回路の回路図である。
【図８】本発明の第２実施例としての、任意の基準電圧を用いるプログラマブルインピーダンス制御回路図の回路図である。
【図９】本発明の第３実施例としての、任意の基準電圧を用いるプログラマブルインピーダンス制御回路の動作範囲を調節するための回路構成を示す図である。
Claims (11)
- 外部インピーダンスに対してＭ／Ｎ倍の内部インピーダンス（ここで、Ｎ及びＭは整数値であり、Ｎ≠Ｍ）を有する回路を制御するプログラマブルインピーダンス制御回路において、
第１回路と第２回路とを具備し、
前記第１回路が、
第１電圧が一端に印加される第１ＭＯＳアレイと、
前記外部インピーダンスをもつ外部抵抗部と、
前記ＭＯＳアレイと前記外部抵抗部の組合せで得られる第２電圧を出力するパッドと、
前記パッドから出力される前記第２電圧に対する第１基準電圧として、前記第１電圧のＮ／（Ｍ＋Ｎ）倍に相当する第１基準電圧を生成する第１基準電圧生成部と、
前記第２電圧を前記第１基準電圧と比較して、前記第２電圧に対する前記第１基準電圧に相応するインピーダンスを出力する第１比較器と、
前記第１比較器から出力されるインピーダンスに対応する第１信号を生成して、アップドライバ及びアップターミネーターに出力すると同時に、前記第１ＭＯＳアレイに前記第１信号をフィードバックさせる第１カウンタとを有し、
前記第２回路が、
前記第１電圧が印加され、前記第１カウンタから出力される前記第１信号を受信する第２ＭＯＳアレイと、
一端が前記第２ＭＯＳアレイと連結され、他端が接地に接続された第３ＭＯＳアレイと、
前記第２ＭＯＳアレイと前記第３ＭＯＳアレイ組合せで得られる第３電圧を第１基準電圧と異なる第２基準電圧と比較して、前記第３電圧に対する前記第２基準電圧に相応するインピーダンスを出力する第２比較器と、
前記第２比較器から出力されるインピーダンスに対応する第２信号を生成して、ダウンドライバ及びダウンターミネーターに出力すると同時に、前記第３ＭＯＳアレイに前記第２信号をフィードバックさせる第２カウンタとを有する
ことを特徴とするプログラマブルインピーダンス制御回路。 - 外部インピーダンスに対してＭ／Ｎ倍の内部インピーダンス（ここで、Ｎ及びＭは整数値を表し、Ｎ＝Ｍである必要はない）を用いるプログラマブルインピーダンス制御回路において、
各ＭＯＳデバイスのドレイン端子が相互に通信状態で連結された、第１電圧を受け取るＭＯＳアレイと、
前記外部インピーダンスをもつ外部抵抗部と、
前記ＭＯＳアレイと前記外部抵抗部の組合せで得られる第２電圧を提供するパッドと、
前記第２電圧に対する基準電圧として、前記第１電圧のＮ／（Ｍ＋Ｎ）倍に相当する第３電圧を生成する基準電圧生成部と、
前記外部抵抗部に対する基準電圧に相応するインピーダンスを検出すると共に、前記外部抵抗部に対する基準電圧に相応するインピーダンスに対応する電流量を生成し、前記ＭＯＳアレイに前記電流量をフィードバックさせることによって、前記ＭＯＳアレイにフィードバック信号を提供するように構成される感知部と、
プルアップ回路の感知部により生成された前記インピーダンスに対応する電流量をフィードバックさせることにより、プルダウン回路の感知部のインピーダンスに対応する電流量を生成し、プルダウン回路に対応した電流量を提供するプルアップ回路と、
を具備することを特徴とするプログラマブルインピーダンス制御回路。 - 前記プルアップ回路と前記プルダウン回路のアップミスマッチ及びダウンミスマッチの内の少なくとも１つを減らすために、電流ミラーが構成されている
ことを特徴とする請求項２に記載のプログラマブルインピーダンス制御回路。 - 外部インピーダンスに対してＭ／Ｎ倍の内部インピーダンス（ここで、Ｎ及びＭは整数値を表し、Ｎ＝Ｍである必要はない）を用いるプログラマブルインピーダンス制御回路において、
プルアップ回路とプルダウン回路とを具備し、
前記プルアップ回路が、
各ＭＯＳデバイスのドレイン端子が相互に通信状態で連結された、第１電圧を受け取る第１ＭＯＳアレイと、
前記外部インピーダンスをもつ外部抵抗部と、
前記第１ＭＯＳアレイと前記外部抵抗部の組合せで得られる第２電圧を提供するパッドと、
前記第２電圧に対する第１基準電圧として、前記第１電圧のＮ／（Ｍ＋Ｎ）倍に相当する第１基準電圧を生成する第１基準電圧生成部と、
前記第２電圧を前記第１基準電圧と比較して、前記第２電圧に対する前記第１基準電圧に相応するインピーダンスを提供する第１比較器と、
前記第１比較器が提供するインピーダンスに対応する信号を生成して、アップドライバ及びアップターミネーターに提供すると同時に、前記第１ＭＯＳアレイに前記信号をフィードバックさせる第１カウンタとを有し、
前記プルダウン回路が、
前記第１電圧を受け取ると共に、前記第１カウンタにより生成された信号を受けてインピーダンスを制御する第２ＭＯＳアレイと、
一端が前記第２ＭＯＳアレイと通信状態で連結され、他端が接地に通信状態で接続された第３ＭＯＳアレイと、
前記第２ＭＯＳアレイと前記第３ＭＯＳアレイ組合せで得られる第３電圧を前記第１電圧の１／２の第２基準電圧と比較して、前記第３電圧に対する前記第２基準電圧に相応するインピーダンスを生成する第２比較器と、
前記第２比較器が提供するインピーダンスに対応する信号を生成して、ダウンドライバ及びダウンターミネーターに出力すると同時に、前記第３ＭＯＳアレイに前記信号をフィードバックさせる第２カウンタとを有する
ことを特徴とするプログラマブルインピーダンス制御回路。 - 前記パッドの出力と前記第１比較器の入力との間にローパスフィルタを具備すると共に、
前記第１基準電圧生成部と第１比較器の入力との間にローパスフィルタを具備する
ことを特徴とする請求項４に記載のプログラマブルインピーダンス制御回路。 - 前記第１基準電圧生成部が、前記第１電圧を受け取る第１抵抗と、接地と通信状態で連結された第２抵抗との間から、前記第１基準電圧を提供すると共に、
前記第１抵抗と第２抵抗の比率がＭ：Ｎである
ことを特徴とする請求項５に記載のプログラマブルインピーダンス制御回路。 - 外部インピーダンスに対してＭ／Ｎ倍の内部インピーダンス（ここで、Ｎ及びＭは整数値を表し、Ｎ＝Ｍである必要はない）を用いるプログラマブルインピーダンス制御回路において、
プルアップ回路とプルダウン回路とを具備し、
前記プルアップ回路が、
複数のＰＭＯＳデバイスのそれぞれのドレイン端子が相互に通信状態で連結された、第１電圧及び第２電圧の内の少なくとも１つを受け取るＰＭＯＳ電流源と、
前記外部インピーダンスをもつ外部抵抗部と、
前記ＰＭＯＳ電流源と前記外部抵抗部の組合せで得られる第３電圧を提供するパッドと、
前記パッドから出力される第３電圧に対する第１基準電圧として、前記第１電圧のＮ／（Ｍ＋Ｎ）倍に相当する第４電圧を生成する第１基準電圧生成部と、
前記第３電圧を前記第４電圧と比較して、前記第３電圧に対する前記第１基準電圧に相応するインピーダンスを示す電流量を生成すると同時に、前記ＰＭＯＳに前記電流量をフィードバックさせる第１比較器と、
前記第１比較器が提供する電流量をミラーリングする電流ミラーと、
前記電流ミラーが提供する出力電圧を前記第１電圧の１／２の第２基準電圧と比較して出力する第２比較器と、
前記第２比較器により指示されるインピーダンスに対応する信号を生成して、アップドライバ及びアップターミネーターに提供すると同時に、第１ＭＯＳアレイに前記信号をフィードバックさせる第１カウンタとを有し、
前記プルダウン回路が、
前記第１電圧を受け取る第２ＭＯＳアレイと、
一端が前記第２ＭＯＳアレイと通信状態で連結され、他端が接地に通信状態で接続されたＮＭＯＳアレイと、
前記第２ＭＯＳアレイと前記ＮＭＯＳアレイの組合せで得られる第５電圧を第２基準電圧と比較して、前記第５電圧に対する前記第２基準電圧に相応するインピーダンスを指示する第３比較器と、
前記第３比較器により指示されるインピーダンスに対応する信号を生成して、ダウンドライバ及びダウンターミネーターに出力すると同時に、前記第２ＭＯＳアレイに前記信号をフィードバックさせる第２カウンタとを有する
ことを特徴とするプログラマブルインピーダンス制御回路。 - 前記パッドの出力と前記第１比較器の入力との間にローパスフィルタを具備すると共に、
前記第１基準電圧生成部と第１比較器の入力との間にローパスフィルタを具備する
ことを特徴とする請求項７に記載のプログラマブルインピーダンス制御回路。 - 前記第１基準電圧生成部が、第１電圧を受け取る第１抵抗と、接地に通信状態で連結された第２抵抗との間から、第４電圧を提供すると共に、
前記第１抵抗と第２抵抗の比率がＭ：Ｎである
ことを特徴とする請求項８に記載のプログラマブルインピーダンス制御回路。 - 前記電流源は、複数のＰＭＯＳデバイスを含み、
各ＰＭＯＳデバイスは、ターンオンされたＰＭＯＳデバイスのゲート電圧がドレイン電圧に至ると、隣接したＰＭＯＳデバイスを一つだけさらにターンオンさせて、回路の動作範囲を増加させるように構成されている
ことを特徴とする請求項９に記載のプログラマブルインピーダンス制御回路。 - 前記電流源は、前記ＰＭＯＳデバイスの内の少なくとも１つのゲート端子とソース端子との間に、キャパシタを有する
ことを特徴とする請求項１０に記載のプログラマブルインピーダンス制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-70879 | 2000-11-27 | ||
| KR10-2000-0070879A KR100375986B1 (ko) | 2000-11-27 | 2000-11-27 | 프로그래머블 임피던스 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246878A JP2002246878A (ja) | 2002-08-30 |
| JP4338920B2 true JP4338920B2 (ja) | 2009-10-07 |
Family
ID=19701636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001336833A Expired - Fee Related JP4338920B2 (ja) | 2000-11-27 | 2001-11-01 | プログラマブルインピーダンス制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6525558B2 (ja) |
| JP (1) | JP4338920B2 (ja) |
| KR (1) | KR100375986B1 (ja) |
| DE (1) | DE10146825B4 (ja) |
| TW (1) | TW544561B (ja) |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10118863A1 (de) * | 2001-04-18 | 2002-10-31 | Infineon Technologies Ag | Elektrische Schaltung |
| US7102200B2 (en) * | 2001-09-04 | 2006-09-05 | Intel Corporation | On-die termination resistor with analog compensation |
| US7733119B1 (en) * | 2002-04-03 | 2010-06-08 | Cirrus Logic, Inc. | Single-resistor static programming circuits and methods |
| KR100495660B1 (ko) * | 2002-07-05 | 2005-06-16 | 삼성전자주식회사 | 온-다이 종결 회로를 구비한 반도체 집적 회로 장치 |
| US6998875B2 (en) * | 2002-12-10 | 2006-02-14 | Ip-First, Llc | Output driver impedance controller |
| US6985008B2 (en) * | 2002-12-13 | 2006-01-10 | Ip-First, Llc | Apparatus and method for precisely controlling termination impedance |
| US6949949B2 (en) * | 2002-12-17 | 2005-09-27 | Ip-First, Llc | Apparatus and method for adjusting the impedance of an output driver |
| US6768351B1 (en) * | 2003-03-26 | 2004-07-27 | Intel Corporation | Apparatus and a method for pMOS drain current degradation compensation |
| DE10318523B4 (de) * | 2003-04-24 | 2012-02-02 | Qimonda Ag | Verfahren zum Einstellen einer Terminierungsspannung und eine Eingangsschaltung |
| US6924660B2 (en) | 2003-09-08 | 2005-08-02 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
| TW200520378A (en) * | 2003-12-09 | 2005-06-16 | Prolific Technology Inc | Impedance matching circuit and method |
| US7057415B2 (en) * | 2003-12-10 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Output buffer compensation control |
| US6980020B2 (en) * | 2003-12-19 | 2005-12-27 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
| TWI304529B (en) * | 2004-01-30 | 2008-12-21 | Realtek Semiconductor Corp | Impedance control circuit and method thereof |
| US7115210B2 (en) * | 2004-02-02 | 2006-10-03 | International Business Machines Corporation | Measurement to determine plasma leakage |
| TWI373925B (en) | 2004-02-10 | 2012-10-01 | Tridev Res L L C | Tunable resonant circuit, tunable voltage controlled oscillator circuit, tunable low noise amplifier circuit and method of tuning a resonant circuit |
| US7508898B2 (en) | 2004-02-10 | 2009-03-24 | Bitwave Semiconductor, Inc. | Programmable radio transceiver |
| US7248636B2 (en) * | 2004-04-20 | 2007-07-24 | Hewlett-Packard Development Company, L.P. | Systems and methods for adjusting an output driver |
| US7888962B1 (en) * | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
| JP4562175B2 (ja) * | 2004-08-31 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | 終端抵抗調整回路 |
| US7106074B2 (en) * | 2004-09-30 | 2006-09-12 | Lsi Logic Corporation | Technique for measurement of programmable termination resistor networks on rapidchip and ASIC devices |
| KR100699828B1 (ko) | 2004-10-11 | 2007-03-27 | 삼성전자주식회사 | 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를이용한 출력 드라이버의 임피던스 조절 방법 |
| US7196567B2 (en) * | 2004-12-20 | 2007-03-27 | Rambus Inc. | Systems and methods for controlling termination resistance values for a plurality of communication channels |
| KR100702838B1 (ko) * | 2005-05-09 | 2007-04-03 | 삼성전자주식회사 | 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법 |
| KR100655083B1 (ko) * | 2005-05-11 | 2006-12-08 | 삼성전자주식회사 | 반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스콘트롤 방법 |
| JP2007006277A (ja) * | 2005-06-24 | 2007-01-11 | Nec Electronics Corp | インピーダンス制御回路およびインピーダンス制御方法 |
| KR100674978B1 (ko) * | 2005-06-27 | 2007-01-29 | 삼성전자주식회사 | 반도체 장치의 일부 어드레스 핀의 터미네이션 값을조절하는 방법 및 이를 이용한 반도체 장치 |
| US7389194B2 (en) | 2005-07-06 | 2008-06-17 | Rambus Inc. | Driver calibration methods and circuits |
| US7535250B2 (en) | 2005-08-22 | 2009-05-19 | Micron Technology, Inc. | Output impedance calibration circuit with multiple output driver models |
| JP4618600B2 (ja) * | 2005-10-17 | 2011-01-26 | エルピーダメモリ株式会社 | キャリブレーション回路及びこれを備えた半導体装置 |
| US7626416B2 (en) * | 2005-12-12 | 2009-12-01 | Micron Technology, Inc. | Method and apparatus for high resolution ZQ calibration |
| KR100849065B1 (ko) * | 2005-12-15 | 2008-07-30 | 주식회사 하이닉스반도체 | 동기식 메모리 장치의 드라이버 및 오디티 임피던스 조절방법 |
| US7439760B2 (en) | 2005-12-19 | 2008-10-21 | Rambus Inc. | Configurable on-die termination |
| US7514954B2 (en) * | 2006-05-10 | 2009-04-07 | Micron Technology, Inc. | Method and apparatus for output driver calibration |
| US7312629B2 (en) * | 2006-05-17 | 2007-12-25 | Sony Corporation | Programmable impedance control circuit calibrated at Voh, Vol level |
| US20080007365A1 (en) * | 2006-06-15 | 2008-01-10 | Jeff Venuti | Continuous gain compensation and fast band selection in a multi-standard, multi-frequency synthesizer |
| US7672645B2 (en) * | 2006-06-15 | 2010-03-02 | Bitwave Semiconductor, Inc. | Programmable transmitter architecture for non-constant and constant envelope modulation |
| US7557603B2 (en) * | 2006-08-29 | 2009-07-07 | Micron Technology, Inc. | Method and apparatus for output driver calibration, and memory devices and system embodying same |
| US7411407B2 (en) * | 2006-10-13 | 2008-08-12 | Agilent Technologies, Inc. | Testing target resistances in circuit assemblies |
| US8958761B2 (en) | 2006-10-25 | 2015-02-17 | Nxp, B.V. | Determining on chip loading impedance of RF circuit |
| KR100866928B1 (ko) * | 2006-10-31 | 2008-11-04 | 주식회사 하이닉스반도체 | 적은 전류를 소모하는 온 다이 터미네이션 장치. |
| JP4891029B2 (ja) * | 2006-11-02 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US7372295B1 (en) * | 2006-12-22 | 2008-05-13 | Altera Corporation | Techniques for calibrating on-chip termination impedances |
| KR100879782B1 (ko) * | 2007-06-26 | 2009-01-22 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치 |
| WO2009042236A1 (en) * | 2007-09-27 | 2009-04-02 | Cypress Semiconductor Corporation | Circuits and methods for programming integrated circuit input and output impedance |
| JP5006231B2 (ja) * | 2008-02-26 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | インピーダンス調整回路 |
| KR20090121470A (ko) | 2008-05-22 | 2009-11-26 | 주식회사 하이닉스반도체 | 임피던스 교정 회로를 포함하는 반도체 메모리 장치 |
| US7782080B2 (en) * | 2008-09-09 | 2010-08-24 | Promos Technologies Pte.Ltd. | High capacitive load and noise tolerant system and method for controlling the drive strength of output drivers in integrated circuit devices |
| KR101006090B1 (ko) * | 2008-12-29 | 2011-01-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7696778B1 (en) * | 2009-01-16 | 2010-04-13 | Micron Technology, Inc. | Systems and methods for detecting terminal state and setting output driver impedance |
| JP2011101143A (ja) * | 2009-11-05 | 2011-05-19 | Elpida Memory Inc | 半導体装置及びそのシステムとキャリブレーション方法 |
| KR20110051860A (ko) * | 2009-11-11 | 2011-05-18 | 삼성전자주식회사 | 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법 |
| KR101105543B1 (ko) * | 2010-12-16 | 2012-01-17 | 배문옥 | 입체 녹화용 식물 재배 용기 및 이를 이용한 입체 녹화 시스템 |
| US8598861B2 (en) * | 2011-12-19 | 2013-12-03 | O2Micro Inc. | Circuit and method for providing a reference signal |
| WO2013115920A1 (en) * | 2012-01-31 | 2013-08-08 | Rambus Inc. | Modulated on-die termination |
| DE102012104590A1 (de) * | 2012-05-29 | 2013-12-05 | Infineon Technologies Ag | Treiberschaltung |
| US9684350B2 (en) * | 2015-03-27 | 2017-06-20 | Intel Corporation | Calibration scheme for improving flexibility on platform implementation |
| US9780785B2 (en) | 2015-12-21 | 2017-10-03 | Integrated Silicon Solution, Inc. | Calibration circuit for on-chip drive and on-die termination |
| FR3052271B1 (fr) | 2016-06-06 | 2020-06-05 | STMicroelectronics (Alps) SAS | Dispositif d'asservissement de tension |
| JP6902947B2 (ja) * | 2016-08-26 | 2021-07-14 | エイブリック株式会社 | 半導体装置 |
| US9893718B1 (en) | 2016-10-17 | 2018-02-13 | Globalfoundries Inc. | Transmission driver impedance calibration circuit |
| US10348270B2 (en) | 2016-12-09 | 2019-07-09 | Micron Technology, Inc. | Apparatuses and methods for calibrating adjustable impedances of a semiconductor device |
| TWI634740B (zh) * | 2017-01-18 | 2018-09-01 | 瑞昱半導體股份有限公司 | 阻抗匹配電路與應用阻抗匹配電路的積體電路 |
| US10193711B2 (en) | 2017-06-22 | 2019-01-29 | Micron Technology, Inc. | Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device |
| US10615798B2 (en) | 2017-10-30 | 2020-04-07 | Micron Technology, Inc. | Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance |
| WO2020163367A1 (en) * | 2019-02-04 | 2020-08-13 | Sentient Energy, Inc. | Power supply for electric utility underground equipment |
| US10917093B1 (en) * | 2019-11-05 | 2021-02-09 | Micron Technology, Inc. | Self-adaptive termination impedance circuit |
| US10747245B1 (en) | 2019-11-19 | 2020-08-18 | Micron Technology, Inc. | Apparatuses and methods for ZQ calibration |
| CN117577152A (zh) * | 2020-11-26 | 2024-02-20 | 长江存储科技有限责任公司 | 用于多管芯操作的动态峰值功率管理 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3518562B2 (ja) * | 1995-02-17 | 2004-04-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5666078A (en) * | 1996-02-07 | 1997-09-09 | International Business Machines Corporation | Programmable impedance output driver |
| US5955894A (en) * | 1997-06-25 | 1999-09-21 | Sun Microsystems, Inc. | Method for controlling the impedance of a driver circuit |
| JP3515025B2 (ja) * | 1999-09-22 | 2004-04-05 | 株式会社東芝 | 半導体装置 |
-
2000
- 2000-11-27 KR KR10-2000-0070879A patent/KR100375986B1/ko active IP Right Grant
-
2001
- 2001-07-13 US US09/905,360 patent/US6525558B2/en not_active Expired - Lifetime
- 2001-07-16 TW TW090117326A patent/TW544561B/zh not_active IP Right Cessation
- 2001-09-19 DE DE10146825A patent/DE10146825B4/de not_active Expired - Lifetime
- 2001-11-01 JP JP2001336833A patent/JP4338920B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-04 US US10/357,841 patent/US6661250B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030116810A1 (en) | 2003-06-26 |
| DE10146825A1 (de) | 2002-06-13 |
| US6661250B2 (en) | 2003-12-09 |
| US6525558B2 (en) | 2003-02-25 |
| US20020063576A1 (en) | 2002-05-30 |
| KR100375986B1 (ko) | 2003-03-15 |
| JP2002246878A (ja) | 2002-08-30 |
| TW544561B (en) | 2003-08-01 |
| KR20020041121A (ko) | 2002-06-01 |
| DE10146825B4 (de) | 2009-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4338920B2 (ja) | プログラマブルインピーダンス制御回路 | |
| US10666254B2 (en) | Calibration methods and circuits to calibrate drive current and termination impedance | |
| KR100394586B1 (ko) | 임피던스 제어회로 | |
| JP6140860B2 (ja) | シングルエンド構成可能マルチモードドライバ | |
| JP4403462B2 (ja) | オンダイターミネーション回路を備えた半導体メモリ装置 | |
| KR100465759B1 (ko) | 반도체 장치 | |
| US7034567B2 (en) | Semiconductor devices with reference voltage generators and termination circuits configured to reduce termination mismatch | |
| US6356106B1 (en) | Active termination in a multidrop memory system | |
| US7288959B1 (en) | Apparatus for controlling on-die termination | |
| JP3788928B2 (ja) | 抵抗可変器 | |
| US7403040B2 (en) | Reference voltage generators for reducing and/or eliminating termination mismatch | |
| US20030117172A1 (en) | Bi-directional output buffer | |
| CN107978331B (zh) | 阻抗校准电路和包括其的半导体存储器件 | |
| US8390318B2 (en) | Semiconductor device having calibration circuit for adjusting output impedance of output buffer circuit | |
| US7863927B2 (en) | Semiconductor device | |
| US20080100333A1 (en) | Impedance matching circuit of semiconductor memory device | |
| US7639038B2 (en) | Terminating resistance adjusting method, semiconductor integrated circuit and semiconductor device | |
| US20100164540A1 (en) | Semiconductor Memory Device | |
| US8471590B2 (en) | Calibrating resistance for integrated circuit | |
| US6418500B1 (en) | Feedback control for termination adjustment | |
| KR20070088845A (ko) | 메모리 모듈 및 메모리 모듈에 포함되는 반도체디바이스들의 임피던스 교정방법 | |
| US7888962B1 (en) | Impedance matching circuit | |
| US20060170450A1 (en) | Integrated circuit with programmable-impedance output buffer and method therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070831 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071130 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071204 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080613 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080618 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080623 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080718 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080808 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090309 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090422 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090602 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090701 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4338920 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130710 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |