CN102163450B - 使用独立读出放大器电压的存储器读取方法 - Google Patents

Abstract

存储器包括连接至数据线的存储单元。读出放大器连接至数据线。电源节点具有第一电压。第一电压被提供至读出放大器。电荷泵电路连接至读出放大器。电荷泵电路被设置成在进行读取操作时向读出放大器提供第二电压。还公开了一种使用独立读出放大器电压的存储器读取方法。

Description

使用独立读出放大器电压的存储器读取方法

技术领域

本发明总的来说涉及集成电路，更具体地说，涉及存储电路。

背景技术

单端读出结构可以存在于包括只读存储器(ROM)、随机存取存储器(RAM)、或设计用于简化读出结构的其它多端口寄存器组的存储器中。在一些方法中，该单端读出器也不具有与相关的双端读出器不匹配的读出放大器(SA)配对器件。然而，用于读取“0”操作(主动地拉到低电平)的噪声容限窗口通常小于用于读取“1”(保持在预充电状态)的窗口。

为了平衡读“0”和读“1”的噪声容限窗口，用于感应的逻辑门通常是“高偏差(high skewed)”(较高的P/N比，即，I_sat P/I_sat N)的，以改变读出放大器的跳变点(即，输出被确定为是逻辑0或是逻辑1的输入电压电平)。例如，可以使用不同的器件尺寸、PMOS平行度或NMOS堆叠来改变P/N比。然而，该方法的效力是非常有限的。读出放大器的跳变点是NMOS/PMOS器件阈值电压的函数，其不能通过改变P/N比而被简单地控制。而且，PMOS平行度引起大面积的负担，堆叠NMOS不仅需要较大的面积，而且会引起下拉器件(pull down device)和预充电器件间数据线的争用。在一个实例中，P/N比从2增加到7仅增加输入逻辑1电压电平，即，跳变点，大约60毫伏(mV)。

在用于改善读取的其它方法中，双轨结构使用用于存储单元阵列的独立的较高的电源电压。用于电源电压的双轨设计需要单独的电源来用于整个存储阵列，该设计产生了使用大量电力凸块和金属线路的另一个大电源域/网。大电源网需要相当多的额外工作来提高电压降(IR)和与大电源网有关的电迁移(EM)。通过操作大电源网来帮助动态读写是不现实的，这是因为慢响应不适于存储操作。而且，需要交互电源域电平移位器来引起一定时序偏差(延迟)。在设计和制造中需要专门注意交互电源域的隔离。

因此，希望解决上述问题的新方法。

发明内容

为了解决上述问题，根据本发明的一个方面，提供了一种存储器，其包括：数据线；存储单元，连接至数据线；读出放大器，连接至数据线；电源节点，具有提供至读出放大器的第一电压；以及电荷泵电路，连接至读出放大器，并且被设置成当从存储单元进行读取操作时向读出放大器提供第二电压。

在该存储器中，通过脉冲信号控制电荷泵电路，脉冲信号为字线信号。当读取操作为读取逻辑0时，电荷泵电路提供第二电压。电荷泵电路连接至读出放大器的输入。读出放大器为反相器或NAND门。读出放大器连接至下拉NMOS晶体管，用于非同步输出复位。电荷泵电路包括可调延迟器、PMOS晶体管以及电容器，可调延迟器被设置成使第二电压和读出操作同步，PMOS晶体管在进行读取操作之前使电容器被充电。

在该存储器中，电荷泵电路包括反相器、PMOS晶体管和电容器，反相器使PMOS晶体管读取逻辑0，PMOS晶体管在读取操作之前使电容器被充电，其中，反相器的输入连接至读出放大器的输入。

根据本发明的另一方面，还提供了一种用于提高存储器读出的方法，包括：从电源向连接至存储器的数据线的读出放大器提供第一电压；以及当从存储器进行读取操作时，从电荷泵电路向读出放大器提供第二电压。

在该方法中，进一步包括通过脉冲信号控制电荷泵电路，其中，脉冲信号为字线信号。

在该方法中，当读取操作为读取逻辑0时，电荷泵电路提供第二电压。电荷泵电路连接至读出放大器的输入。

在该方法中，进一步包括使下拉NMOS晶体管连接至读出放大器，用于非同步输出复位。电荷泵电路包括可调延迟器、PMOS晶体管以及电容器，可调延迟器被设置成使第二电压和读出操作同步，PMOS晶体管在进行读取操作之前使电容器被充电。电荷泵电路包括反相器、PMOS晶体管和电容器，反相器使PMOS晶体管读取逻辑0，PMOS晶体管在读取操作之前使电容器被充电。

根据本发明的另一方面，还提供了一种存储器，包括：数据线；存储单元，连接至数据线；读出放大器，连接至数据线；电源节点，具有提供至读出放大器的第一电压；以及电荷泵电路，连接至读出放大器，并且被设置成当进行读取操作时向读出放大器提供第二电压，其中，脉冲信号控制电荷泵电路，电荷泵电路包括反相器、PMOS晶体管和电容器，反相器使PMOS晶体管进行读取操作，PMOS晶体管在读取操作之前使电容器被充电。

在该存储器中，当读取操作为读取逻辑0时，电荷泵电路提供第二电压。

附图说明

为了更全面地理解本发明及其优点，现在将参照附图所进行的以下描述，其中：

图1是具有独立读出放大器电压的示例性存储电路的示意图；

图2是使用图1中示出的存储电路的示例性实施例；

图3是示出图2中示出的存储电路的各种示例性波形的图；

图4是使用图1所示存储电路的另一示例性实施例；以及

图5是示出使用图1所示存储电路的示例性方法的流程图。

具体实施方式

下面，详细讨论本发明优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制本公开的范围。

图1是具有独立读出放大器电压的示例性存储电路的示意图。该存储器100包括连接至数据线DL 103的存储单元102。该存储器100设置有第一电压，例如，VDD。该存储单元102存储用于比特(即，逻辑1或逻辑0)的信息。PMOS晶体管104连接至预充电信号RSP(即，读取数据线复位)以将DL 103预先充电至用于读取操作的逻辑1。

通过将RSP保持至逻辑0并且启用PMOS晶体管104来将DL 103预先充电至逻辑1(例如，VDD)而启动用于存储器100的读取循环(或者为逻辑0(“读取0”)或者是逻辑1(“读取1”))。字线WL 101保持访问存储单元102。如果存储的比特信息是逻辑0(读取0)，比特信息通过将DL 103放电(下拉)被传送至DL 103，如简化的波形121所示。连接至NMOS晶体管108的栅极的解码信号DEC选择存储阵列中的一列。如果用于存储单元102的该列被选择用于读取操作，则NMOS晶体管108导通。连接至PMOS晶体管106的栅极的数据线复位信号DLRS在读取过程中处于逻辑1，使得PMOS晶体管106截止。

到读出放大器110的输入107遵循通过连接线105与NMOS晶体管108连接的放电DL 103的电压电平变化。当读出放大器电压VSA不在读取操作期间增加时，读出放大器电压VSA 109可以通过VDD来供电。在该实例中，使用反相器实现读出放大器110。当到反相器的输入改变其电压电平时，在输入电压电平完全从逻辑1变化到逻辑0之前，反相器提供反相输出，反之亦然。因此，反相器检测(即，感应出)该输入的不完全的电压电平变化，并且提供该输出的完整的电压电平变化(即，增幅)。读出放大器110连接至下拉NMOS晶体管112。在另一实施例中，使用NAND门实现读出放大器110。作为读出放大器的NAND门的功能与上述的反相器相似。应该注意，可以有使用不同实施方法的多种实施例。

在存储器100的读出操作期间，当VSA从VDD增加到第二电压时，与VDD相分离的VSA用于读出放大器110，以通过平衡读取0和读取1噪声容限来提高读取0特性。例如，如图2所示，电荷泵电路202可以连接至读出放大器110，该读出放大器被设置成当进行读取操作时为读出放大器110提供增加的VSA。

如果DL在读取0期间没有被降低，保持电路118将DL 103保持为高。在该实例中，PMOS晶体管120用在保持电路118中。当读取逻辑0时，来自读出放大器110的反相读取输出MXC 111将为逻辑1，从而使保持电路118截止。读取输出111处于逻辑1时，下拉NMOS晶体管112导通，该晶体管将总数据线GDL 115放电至逻辑0。使用与用于读出放大器110的VDD相分离的VSA(在读取操作期间VSA增加)的存储器100的实施例读取逻辑0(例如，较快的响应时间)时具有改善的性能，如下面图3所说明的。

PMOS晶体管114用于在读取操作之前对GDL 115进行预充电。下拉NMOS晶体管116可用于通过将VSA_B(VSA的反相信号)保持为逻辑1(即，通过使VSA为逻辑0)来非同步地重置该读取输出111为逻辑0。这将该读取输出111重置为预充电状态而不管自由运行(free-running)的输入并提供具有几乎即时恢复功能的另一种节电模式。

当存储单元102中的比特信息为逻辑1时，DL 103不放电，并且保持电路118保持DL处于逻辑1。而且，读取输出111为逻辑0，下拉NMOS晶体管112截止。因此，通过PMOS晶体管114预充电的GDL 115也保持在逻辑1。

图2为使用图1中所示存储电路的示例性实施例。存储器200示出电荷泵电路202，该电路提供从109到读出放大器110的VSA。电荷泵电路202连接至VDD。本地时钟LCLK提供脉冲信号以控制电荷泵电路202。在一个实例中，脉冲信号为字线信号。当LCLK处于逻辑0(低电压)时，其通过延迟204来传输并且接通PMOS晶体管208。延迟器204可以为固定延迟器，例如，级联反相器或可调延迟器。使用该延迟器204，从而，为了更高的效率，VSA的提高(即，较高的读出放大器电压)可以与读出操作的启动同步。耦合电容器210通过PMOS晶体管208被充电至VDD，在109处的VSA保持在VDD。

当LCLK变为逻辑1(高电压)以用于读出操作时，PMOS晶体管208截止。被充电的晶体管210在开始处趋于保持其两端的电压(或储存的电荷)，并将高于VDD的提高的VSA提供至读出放大器110。在一个实例中，通过将VSA从VDD增加大约250mV，读出放大器110的输入高电压电平(即，跳变点)增加了大约150mV，而当读出放大器110的P/N比从2变到7时，读出放大器110的输入高电压电平(即，跳变点)只增加了大约60mV。在一些实施例中，VSA可以被增加到两倍的VDD减去用于读取1的噪声容限(例如，2×VDD-100mV)，并且从读取1噪声容限的角度看，VSA还足够稳定。在另一实施例中，考虑到器件可靠性等(例如，在较高电压下的可靠性能)，VSA的上限可以设为额定VDD的1.2倍。

在一些实施例中，在没有另外电源的情况实施VSA，相比于另一电源的电源网，该电源网的负载可以保持为低(例如，低电容)。由于进行读取操作时VSA升高，因此，一些实施例可以进行动态电力调节。与其他方式中插入电平位移器相比，使用电荷泵电路202的实施例可以在不使用电平位移器的情况下减少面积开销和时序偏差(延迟)等。由于存储器200的所有控制信号依然可以保持在VDD域中，双轨部分可以被限定为较小的电源网。

图3是示出图2所示的存储电路的各种示例性波形的图。LCLK波形302示出，LCLK开始处于逻辑0，接着被保持为逻辑1以用于读取0操作，即，待从存储单元102读取的比特信息为逻辑0。然后，LCLK返回至逻辑0，接着保持为逻辑1用于读取1操作。对于读取0来说，从LCLK保持开始时间延迟t1之后，VSA304从VDD提高(即，增加)到较高值。调节在电荷泵电路202中的延迟器204可以控制时间延迟t1。DLRS 306波形示出在保持LCLK之后而在VSA提高之前停止通过PMOS晶体管106的预充电(即，DLRS变为高)。

DL 308示出当DL 308根据比特信息(逻辑0)降低时从预充电状态(逻辑1)到逻辑0的转变。读出输出信号MXC 310(使用用于读出放大器的提高的VSA)和311(使用用于读出放大器的VDD)示出当DL 308被降低时反相读出从逻辑0到逻辑1的转变。根据图2中的电路200使用提高的VSA的MXC 310示出了比不使用提高的VSA的MXC 311相比的更快的响应。GDL 312(使用用于读出放大器的提高的VSA)和313(使用用于读出放大器的VDD)示出了当下拉NMOS晶体管112降低GDL时读出从逻辑1到逻辑0的转变。根据图2中的电路200使用提高的VSA的GDL312示出与不使用提高的VSA相比响应要快Δt。在一个实例中，测出的Δt大约60ps。最终数字读取数据314(使用用于读出放大器的提高的VSA)和315(使用用于读出放大器的VDD)示出了以下：根据图2中的电路200使用提高的VSA的读取数据314相比于不使用提高的VSA的读出数据315具有更快的响应。

在时间点t2，图3中的波形示出了恰好在读取1操作开始前的信号状态。LCLK 302在其被保持用于读取1操作之前回到逻辑0。VSA 304回到VDD。DLRS 306在逻辑0，以启用用于数据线复位(预充电)的PMOS晶体管106。DL 308示出为其被预充电到逻辑1。MXC 310和311回到逻辑0。GDL 312和313回到逻辑1。(读取数据314和315保持在逻辑0直到读取不同的值。)由于预充电的DL 308保持在用于读取1(逻辑1)的预充电状态，因此，对于DL 308、MXC 310和311、GDL 312和313来说不需要转变。因此，在使用用于读出放大器的提高的VSA的电路200和使用用于读出放大器的VDD的另一电路之间的响应时间没有差距。读取数据314和315在它们之间没有任何时间差的情况下转变至逻辑1。

图4是使用图1中示出的存储电路的另一示例性实施例。在该实施例中，电荷泵电路402是连接到读出放大器输入信号107的，而不是连接到LCLK(如图2所示)。当读取操作用于读取逻辑0时，电荷泵电路402提供提高的VSA。对于读取0操作来说，当DL 103和信号107为逻辑1处于预充电状态时，反相器404启用PMOS晶体管408，与VDD相等的VSA提供给读出放大器110。电容器410被充电至VDD。在一个实例中，反相器404是高偏差反相器，用于对称的上拉/下拉。

当DL 103和信号107降低到用于读取0操作的逻辑0时，反相器输出406变为禁用PMOS晶体管408的逻辑1(VDD)。被充电的电容器410在开始处趋于保持其两端的电压(或存储的电荷)，并且将高于VDD的提高的VSA提供给读出放大器110。对于读取1操作来说，DL 103和信号107保持预充电状态(逻辑1)，因此，电荷泵电路400不提供提高的VSA。

图5是示出使用图1中的存储电路的示例性方法的流程图。在步骤502，电源用于将第一电压(例如，等于VDD的VSA)提供给读出放大器110。读出放大器110连接至存储器100的数据线103。步骤504，电荷泵电路(例如图2中示出的202)用于在从存储器110进行读取操作时将第二电压(例如，提高的VSA)提供给读出放大器110。在一个实施例中，当读取操作用于读取逻辑0时，电荷泵电路(例如，402)提供第二电压。

尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种存储器，包括：

数据线；

存储单元，连接至所述数据线；

读出放大器，连接至所述数据线；

电源节点，具有提供至所述读出放大器的第一电压；以及

电荷泵电路，连接至所述读出放大器，并且被设置成当从所述存储单元进行读取操作时向所述读出放大器提供第二电压，其中，通过脉冲信号控制所述电荷泵电路，所述脉冲信号为字线信号。

2.根据权利要求1所述的存储器，其中：

当所述读取操作为读取逻辑0时，所述电荷泵电路提供所述第二电压；或者

所述电荷泵电路连接至所述读出放大器的输入。

3.根据权利要求1所述的存储器，其中，所述读出放大器为反相器或NAND门；或者

所述读出放大器连接至下拉NMOS晶体管，用于非同步输出复位。

4.根据权利要求1所述的存储器，其中，所述电荷泵电路包括可调延迟器、PMOS晶体管以及电容器，所述可调延迟器被设置成使所述第二电压和所述读取操作同步，所述PMOS晶体管在进行所述读取操作之前使所述电容器被充电；或者

其中，所述电荷泵电路包括反相器、PMOS晶体管和电容器，所述反相器使所述PMOS晶体管读取逻辑0，所述PMOS晶体管在所述读取操作之前使所述电容器被充电，其中，所述反相器的输入连接至所述读出放大器的输入。

5.一种用于提高存储器读出的方法，包括：

从电源向连接至所述存储器的数据线的读出放大器提供第一电压；以及

当从所述存储器进行读取操作时，从电荷泵电路向所述读出放大器提供第二电压，其中，通过脉冲信号控制所述电荷泵电路，所述脉冲信号为字线信号。

6.根据权利要求5所述的方法，进一步包括：

当所述读取操作为读取逻辑0时，所述电荷泵电路提供所述第二电压；或者

所述电荷泵电路连接至所述读出放大器的输入。

7.根据权利要求5所述的方法，进一步包括使下拉NMOS晶体管连接至所述读出放大器，用于非同步输出复位。

8.根据权利要求5所述的方法，其中，所述电荷泵电路包括可调延迟器、PMOS晶体管以及电容器，所述可调延迟器被设置成使所述第二电压和所述读取操作同步，所述PMOS晶体管在进行所述读取操作之前使所述电容器被充电；或者

所述电荷泵电路包括反相器、PMOS晶体管和电容器，所述反相器使所述PMOS晶体管读取逻辑0，所述PMOS晶体管在所述读取操作之前使所述电容器被充电。

9.一种存储器，包括：

数据线；

存储单元，连接至所述数据线；

读出放大器，连接至所述数据线；

电源节点，具有提供至所述读出放大器的第一电压；以及

电荷泵电路，连接至所述读出放大器，并且被设置成当进行读取操作时向所述读出放大器提供第二电压，其中，通过脉冲信号控制所述电荷泵电路并且所述脉冲信号为字线信号，所述电荷泵电路包括反相器、PMOS晶体管和电容器，所述反相器使所述PMOS晶体管进行读取操作，所述PMOS晶体管在所述读取操作之前使所述电容器被充电。

10.根据权利要求9所述的存储器，其中，当所述读取操作为读取逻辑0时，所述电荷泵电路提供所述第二电压。

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