CN101091314A

CN101091314A - 半导体集成电路

Info

Publication number: CN101091314A
Application number: CNA2006800014667A
Authority: CN
Inventors: 炭田昌哉
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-10-18
Filing date: 2006-10-17
Publication date: 2007-12-19
Anticipated expiration: 2026-10-17
Also published as: US7859310B2; JP4473911B2; WO2007046368A1; US20080143412A1; JP2010141903A; US20110063008A1; US8030969B2; CN101091314B; US7541841B2; JPWO2007046368A1; US20090206880A1

Abstract

在带有数据选择功能的动态式触发电路中，当例如由选择信号(S0)选择了高电平的数据(D0)时，第一节点(N1)变为低电平，第二动态电路(1B)的第二节点(N2)变为高电平，输出信号(Q)变为高电平。在这样的状态下，当选择信号(S0～S2)未选择多个数据(D0～D2)中的任何一个时，变为如下状态，即第一节点(N1)变为高电平，上述第二节点(N2)中的电荷被放电，输出信号(Q)误动作为低电平。但是，在这样的情况下，输出节点(N3)变为高电平，第四节点(N4)变为低电平，上述第二动态电路(1B)的n型晶体管(Tr6)截止，第二节点(N2)的放电被阻止。因此，能够很好地确保动作的高速性，并且即使在多个数据均未被选择的情况下也能够正常动作。本电路被用于预定的电路，例如数据通路的发送通路、纵横总线接线器或可重新配置的处理部件的输入部。

Description

半导体集成电路

技术领域

本发明涉及一种半导体集成电路，尤其涉及该半导体集成电路的高速化。

背景技术

以往，在半导体集成电路尤其是触发电路中，例如专利文献1所述，在其内部结构中使用动态电路来谋求高速化。在该专利文献1所述的动态式触发电路中附加了输入多个数据并从中选择任何一个数据来进行保持和输出的功能。

以下，将带有该数据选择功能的触发电路的结构示于图3(a)。在图3(a)中，在保持电路90的前级配置数据选择电路91。在该数据选择电路91中，在时钟CLK的低电平(Low)期间，由p型晶体管Tr1使节点N1预充电至电源电位Vdd，由p型晶体管Tr50使节点N2预充电至电源电位Vdd。在该期间将要结束时，用于选择多个数据D0～D2中的任何一个的选择信号S0～S2中的一个变为高电平(High)，之后，在当时钟CLK变为高电平期间时所选择的数据(例如D0)为高电平的情况下，上述节点N1的电荷经由n型晶体管Tr2被放电后，节点N1的电位变为接地电位。与此同时，n型晶体管Tr51截止，节点N2的预充电电位被保持，该电位作为高电平值而由保持电路90保持，并作为高电平(H)值的输出信号Q而输出。

而在上述所选择的数据D0为低电平的情况下，上述节点N1的电荷不被放电，节点N1的电位保持预充电电位，n型晶体管Tr51导通。由此，节点N2的电荷经由上述n型晶体管Tr51和n型晶体管Tr2被放电而成为低电平值，该低电平值由保持电路90保持，并作为低电平(L)值的输出信号Q而输出。

在图3(a)中，SI是扫描时的数据输入，SE是扫描移位控制信号，SEB是扫描移位控制信号的反相信号。

专利文献1：日本特开2003-060497号公报

发明内容

但是，在上述现有的带有数据选择功能的动态式触发电路中，存在当没有选择多个数据中的任何一个时会产生误动作的缺陷。以下，说明该误动作。

在通常动作时，例如节点N2处于预充电电位(高电平值)，从保持电路90输出高电平值的输出信号Q的情况下，在时钟CLK的下一周期的高电平期间，多个数据D0～D2全都未被选择时，即所有选择信号S0～S2都为低电平值时，n型晶体管Tr2导通，而节点N1的预充电电位被保持，n型晶体管Tr51导通，因此节点N2的电荷经由上述n型晶体管Tr51、Tr2被放电而成为低电平值，导致从保持电路90错误输出低电平值的输出信号Q。

为了消除这样的缺陷，例如，考虑到如图3(b)所示，附加如下电路来做成输入到n型晶体管Tr2的栅极的信号。即另行设置由电路92和“与”电路93构成的静态电路，将上述“与”电路的输出输入到上述n型晶体管Tr2的栅极，其中，上述电路92包括输入全部选择信号S0～S2的“或”电路、和在时钟CLK的高电平期间锁存该“或”电路的输出的锁存电路，上述“与”电路93输入该锁存电路的输出和上述时钟CLK。

但是，在这种考虑下需要使所有选择信号S0～S2在时钟CLK的上升沿之前经由上述“或”电路和锁存电路，因此需要多余的准备时间(要在时钟CLK的上升沿之前确定上述静态电路的输出的时间)，这样将相应地产生损害动作的高速性的缺陷。

本发明是鉴于上述的问题而做出的，其目的在于，在带有数据选择功能的动态式触发电路中，能够很好地确保动作的高速性，并且即使在多个数据中的任何一个都未被选择的情况下也能正常动作。

另外，在带有数据选择功能的动态触发电路中，通过削减电路元件来使面积变小。进而，将高速且面积小的带数据选择功能的动态触发电路配置于最佳位置，使半导体集成电路的性能为更高的精度。

为了实现上述目的，在本发明中，作为避免在例如上述图3(a)的半导体集成电路中多个数据中的任何一个都未被选择时节点N2的预充电电荷被放电的对策，保持该节点N2的高电平值，原样地在保持电路中进行保持和输出。

即本发明的半导体集成电路输入时钟、多个数据以及选择上述各个数据的多个选择信号，当上述时钟转变时，将由上述选择信号选择出的1个数据输出到保持电路，其特征在于：包括非选择状态检测电路，其检测上述多个选择信号均未选择上述多个数据中的任何一个的状态，在上述非选择状态检测电路中检测出上述多个选择信号均未选择上述多个数据的任何一个的状态时，防止在上一次选择出的数据的变化来保持上述保持电路的输出数据，并且，上述半导体集成电路被用于预定电路。

本发明的上述半导体集成电路中，上述预定电路是数据通路中的发送通路。

本发明的上述半导体集成电路中，上述预定电路是纵横总线接线器(crossbar bus switch)。

本发明的上述半导体集成电路中，上述预定电路是可重新配置的处理部件的输入部。

本发明的上述半导体集成电路中，还包括第一动态电路，输入上述多个数据和上述多个选择信号，由上述多个选择信号选择上述多个数据中的任何一个；第二动态电路，将上述第一动态电路的输出作为输入；以及差动放大电路，由上述时钟所触发，输入上述第一动态电路的输出和上述第二动态电路的输出，对这两个输出的电压差进行放大，其中，上述差动放大电路的输出被输入到上述保持电路。

本发明的上述半导体集成电路中，还包括第一动态电路，输入上述多个数据和上述多个选择信号，由上述多个选择信号选择上述多个数据中的任何一个；第二动态电路，将上述第一动态电路的输出作为输入；第三动态电路，输入上述多个选择信号，确定上述多个选择信号中的任何一个是否被触发；第四动态电路，将上述第三动态电路的输出作为输入；以及差动放大电路，由上述第四动态电路的输出或上述第三动态电路的反相输出所触发，对上述第一动态电路的输出与上述第二动态电路的输出的电压差进行放大，其中，上述差动放大电路的输出被输入到上述保持电路。

本发明的上述半导体集成电路中，包括第一动态电路，输入上述多个数据和上述多个选择信号，由上述多个选择信号选择上述多个数据中的任何一个，为选择上述多个数据中的任何一个而串联连接的晶体管的串联级数为预定级数，上述非选择状态检测电路中的为检测上述多个选择信号均未选择上述多个数据的任何一个的状态而串联连接的晶体管的串联级数，比上述第一动态电路的预定级数少至少一级。

本发明的上述半导体集成电路中，还包括第一动态电路，输入上述多个数据和上述多个选择信号，由上述多个选择信号选择上述多个数据中的任何一个；第二动态电路，将上述第一动态电路的输出作为输入；以及准备吸收电路，配置在上述第二动态电路和上述保持电路之间，吸收由上述多个数据中被上述多个选择信号所选择的数据的准备延迟。

本发明的上述半导体集成电路中，上述第二动态电路的输出被输入到上述保持电路，准备吸收电路由把上述时钟延迟了预定时间的延迟时钟信号所触发，输入上述第一动态电路的输出，并且该准备吸收电路的输出侧经过由上述延迟时钟信号所控制的开关电路而连接在上述第二动态电路的输出侧上。

本发明的上述半导体集成电路中，上述第二动态电路的输出被输入到上述保持电路，准备吸收电路由上述第二动态电路的输出信号所触发，输入上述第一动态电路的输出，并且该准备吸收电路的输出侧经过缓存器和由上述第二动态电路的输出信号所控制的开关电路而连接在上述第二动态电路的输出侧上。

本发明的半导体集成电路，输入时钟和数据，当上述时钟转变时，将上述数据输出到保持电路，其特征在于，包括第一动态电路，输入上述数据；第二动态电路，将上述第一动态电路的输出作为输入；以及差动放大电路，由上述时钟所触发，输入上述第一动态电路的输出和上述第二动态电路的输出，对这两个输出的电压差进行放大，其中，上述差动放大电路的输出被输入到上述保持电路。

本发明的半导体集成电路，输入时钟、多个数据、以及选择上述多个数据中的任何一个的多个选择信号，当上述时钟转变时，将选择出的数据输出到保持电路，其特征在于：包括第一动态电路，输入上述多个数据和上述多个选择信号，由上述多个选择信号选择上述多个数据中的任何一个；第二动态电路，将上述第一动态电路的输出作为输入；第三动态电路，输入上述多个选择信号，确定上述多个选择信号中的任何一个是否被触发；第四动态电路，将上述第三动态电路的输出作为输入；以及差动放大电路，由上述第四动态电路的输出或上述第三动态电路的反相输出所触发，对上述第一动态电路的输出与上述第二动态电路的输出的电压差进行放大，上述差动放大电路的输出被输入到上述保持电路。

本发明的半导体集成电路，输入时钟、多个数据、以及选择上述多个数据中的任何一个的多个选择信号，当上述时钟转变时，将选择出的数据输出到保持电路，其特征在于：包括第一动态电路，输入上述多个数据和上述多个选择信号，选择上述多个数据中的任何一个；第二动态电路，将上述第一动态电路的输出作为输入；第三动态电路，输入上述多个选择信号；第四动态电路，将上述第三动态电路的输出作为输入，其中，仅在上述第四动态电路的输出发生转变时上述第二动态电路的输出被输入到上述保持电路。

本发明的半导体集成电路，输入时钟和数据，当上述时钟转变时，将上述数据输出到保持电路，其特征在于，包括第一动态电路，输入上述数据，第二动态电路，将上述第一动态电路的输出作为输入；以及第三动态电路，由使上述时钟延迟了预定时间的延迟时钟信号所触发，上述第二动态电路的输出被输入到上述保持电路，上述第三动态电路的输入是上述第一动态电路的输出，上述第三动态电路的输出经过由上述延迟时钟信号所控制的开关电路而连接在上述第二动态电路的输出上。

本发明的半导体集成电路，输入时钟和数据，当上述时钟转变时，将上述数据输出到保持电路，其特征在于，包括第一动态电路，输入上述数据，第二动态电路，将上述第一动态电路的输出作为输入；以及第三动态电路，由上述第二动态电路的输出信号所触发，上述第二动态电路的输出被输入上述保持电路，上述第三动态电路的输入是上述第一动态电路的输出，上述第三动态电路的输出经过缓存器和由上述第二动态电路的输出信号所控制的开关电路而连接在上述第二动态电路的输出上。

以上，在本发明的带有数据选择功能的动态型触发电路中，当数据选择电路的输出信号例如为高电平时，即使之后处于选择信号均未被触发而任何数据都未被选择的状态，也会检测出该状态而使上述数据选择电路的输出信号保持在高电平，因此能够将不产生误动作、面积小、可高速开关的触发器用于最能将其特性有效发挥的位置，能够更高精度地发挥半导体集成电路的性能。

此外，在用保持电路传送并保持选择出的数据时，在2个动态电路的输出电压间的电压差小的阶段，由差动放大电路使该电压差高度放大，输出到保持电路，因此能够使保持电路的输出信号的转变速度变快。

除此之外，在非选择状态检测电路中，用于检测多个选择信号均未被选择的状态的晶体管的串联级数，比用于选择多个数据中的任何一个的第一动态电路的晶体管的串联级数少至少一级，因此在对半导体集成电路进行物理设计(布局设计)时，即使元件的高度低也能够进行上下对称的布局设计。

另外，即使多个数据中的由多个选择信号所选择的数据的准备时间稍微滞后，也能由准备吸收电路吸收该准备时间的滞后，因此保持电路的输出信号为正常值。

如上所述，按照本发明的半导体集成电路，在带有数据选择功能的动态型触发电路中，即使处于选择信号均未被触发而全部数据均未被选择的状态下，也能够将上述数据选择电路的输出信号保持在上一次的值，使保持电路的输出信号很好地保持为上一次的值。

进而，由于能够将面积小且可高速开关的触发器用于最佳位置，因此能够更高精度地发挥半导体集成电路的性能。

另外，由于设置了差动放大电路，因此能够使保持电路的输出信号的转变速度变快，谋求动作的高速性。

除此之外，在对半导体集成电路进行物理设计(布局设计)时，即使元件的高度低，也能够进行上下对称的布局设计。

另外，即使所选择的数据的准备时间稍微滞后，也能够由准备吸收电路吸收该准备时间的滞后而使保持电路的输出信号为正常值，因此能够实现足以应对本发明的半导体集成电路的制造工艺的偏差和电源电压变动的电路。

附图说明

图1是表示本发明实施方式1的半导体集成电路的结构的图。

图2是表示该半导体集成电路的主要部分的布局结构的概略的图。

图3的(a)是表示现有的半导体集成电路的主要部分结构的图，(b)是表示消除该半导体集成电路的缺陷的一个提案例的图。

图4是表示本发明实施方式1的半导体集成电路的动作时序的图。

图5是表示本发明实施方式2的半导体集成电路所具备的输出电路的内部结构的图。

图6是表示提供给该输出电路的时钟的生成电路的内部结构的图。

图7是表示该输出电路和时钟生成电路的动作时序的图。

图8是表示本发明实施方式3的半导体集成电路的结构的图。

图9表示图1所示的半导体集成电路的变形例的图。

图10是表示图9所示的半导体集成电路的主要部分的布局结构的图。

图11是表示图9所示的半导体集成电路的进一步的变形例的图。

图12是表示本发明实施方式4的半导体集成电路的结构的图。

图13是该实施方式4的半导体集成电路的各种信号的输入模式中的各节点的时序图。

图14是表示该实施方式4的半导体集成电路的其他输入模式中的各节点的时序的图。

图15是表示本发明实施方式5的半导体集成电路的结构的图。

图16是该实施方式5的半导体集成电路的各种信号的输入模式中的各节点的时序图。

图17是表示该实施方式5的半导体集成电路的其他输入模式中的各节点的时序的图。

图18是表示该实施方式5的半导体集成电路的又一其他输入模式中的各节点的时序的图。

图19是表示本发明实施方式6的半导体集成电路的结构的图。

图20是表示本发明实施方式7的半导体集成电路的结构的图。

图21是表示本发明实施方式7的半导体集成电路的变形例的结构的图。

图22是表示本发明实施方式8的半导体集成电路的结构的图。

图23是表示本发明实施方式8的其他静态触发器的图。

图24是表示实施方式8的另一其他静态触发器的图。

图25是表示实施方式9的数据通路的图。

图26是表示实施方式10的纵横总线接线器的图。

图27是表示实施方式11的可重新配置(reconfigurable)的处理器的图。

图28是表示实施方式12的半导体集成电路的结构的图。

图29是表示实施方式12的半导体集成电路的其他结构的图。

图30是表示实施方式13的半导体集成电路的结构的图。

图31是表示实施方式14的半导体集成电路的结构的图。

图32是表示实施方式15的半导体集成电路的结构的图。

图33是表示实施方式15的半导体集成电路的时序的图。

图34是表示实施方式15的半导体集成电路所具备的准备吸收电路的其他结构的图。

具体实施方式

以下，基于附图说明本发明的实施方式

(实施方式1)

图1示出本发明的实施方式1的半导体集成电路。

在图1中，D0、D1、D2是数据，S0、S1、S2分别是用于选择上述数据D0～D2中的数据的选择信号，SI是扫描时的数据输入，SE是用于使扫描移位动作进行的扫描移位控制信号，SEB是扫描移位控制信号的反相信号，Q、SO是输出端子。

图1所示的半导体集成电路具有“或非”型(NOR型)的第一动态电路1A、“与非”型(NAND型)的第二动态电路1B、“或非”型的第三动态电路1C、“与非”型的第四动态电路1D、输出电路1E、以及保持电路1F。动态式触发电路由上述输出电路1E和保持电路1F构成。

上述“或非”型的第一动态电路1A输入上述3个数据D0～D2、3个选择信号S0～S2及第一时钟CLK1，并且具有2个P型MOS晶体管Tr1、Tr3、和n型MOS晶体管Tr2。

在该第一动态电路1A中，在第一时钟CLK1的从下降沿到上升沿为止的半周期即低电平的第一期间，所有选择信号S0～S2被控制为低电平。因此，在该第一期间中，p型晶体管Tr1导通，第一输出节点N1被预充电至电源电压Vdd。之后，在上述第一时钟CLK1的从上升沿到下降沿为止的半周期即高电平的第二期间，p型晶体管Tr1、Tr3截止，并且n型晶体管Tr2导通，在这样的状态下任何一个选择信号S0～S2被控制为高电平。因此，在该第二期间中，根据由被控制为高电平的选择信号所选择的数据D0～D2中1个数据的值确定上述第一输出节点N1的电位。例如，当数据D0为低电平时，第一输出节点N1的预充电状态被保持，第一输出节点N1被维持在电源电位Vdd，而当数据D0为高电平时，第一输出节点N1的电荷经由n型晶体管Tr2被放电，第一输出节点N1成为接地电位。

上述“与非”型的第二动态电路1B输入第二时钟CLK2，并输入上述第一动态电路1A的第一输出节点N1的信号。此外，该“与非”型的第二动态电路1B具有2个p型MOS晶体管Tr4、Tr8、和3个n型MOS晶体管Tr5～Tr7。n型晶体管Tr5的栅极被输入上述第一动态电路1A的第一输出节点N1的信号。

上述第二动态电路1B，在第二时钟CLK2处于低电平的第一期间，p型晶体管Tr4导通，n型晶体管Tr7截止，因此第二输出节点N2被预充电至电源电位Vdd。之后，在第二时钟CLK2处于高电平的第二期间，上述预充电动作停止，并且n型晶体管Tr5依照上述第一动态电路1A的第一输出节点N1的电位而导通、截止。例如，低电平的数据D0被选择时，n型晶体管Tr5截止，第二输出节点N2的预充电状态被保持，而高电平的数据D0被选择时，n型晶体管Tr5导通，第二输出节点N2的电荷经由2个n型晶体管Tr5、Tr7被放电。n型晶体管Tr6在本实施方式1中是重要的晶体管，其功能将在后面说明。

上述“或非”型的第三动态电路1C输入第三时钟CLK3、上述3个选择信号S0～S2及扫描移位控制信号SE，并且具有2个p型晶体管Tr9、Tr11、n型晶体管Tr10、以及反相器IN3。

上述第三动态电路(非选择状态检测电路)1C，在第三时钟CLK3处于低电平的第一期间，p型晶体管Tr9导通，n型晶体管Tr10截止，因此第三输出节点N3被预充电至电源电位Vdd。之后，在第三时钟CLK3处于高电平的第二期间，当上述3个选择信号S0～S2及扫描控制信号SE均为低电平、即所有的数据D0～D2均未被选择的状态下，上述第三输出节点N3的预充电状态被保持，对该状态进行检测，而当任何一个选择信号转变到高电平时，第三输出节点N3的电荷经由n型晶体管Tr10被放电，其电位变为低电平。

并且，上述“与非”型的第四动态电路1D输入第四时钟CLK4、和上述第三动态电路1C的第三输出节点N3的信号，并且具有2个p型MOS晶体管Tr12、Tr15和2个n型MOS晶体管Tr13、Tr14。在上述n型MOS晶体管Tr13的栅极上输入上述第三动态电路1C的第三输出节点N3的信号。

上述“与非”型的第四动态电路1D，在第四时钟CLK4处于低电平的第一期间，p型晶体管Tr12导通，n型MOS晶体管Tr14截止，因此第四输出节点N4被预充电至电源电位Vdd。而在第四时钟CLK4处于高电平的第二期间，与上述相反，p型晶体管Tr12截止，因此上述预充电动作停止，并且n型MOS晶体管Tr14导通，因此根据n型晶体管Tr13的导通\截止来确定第四输出节点N4的电位。即在该第二期间，上述第三动态电路1C的第三输出节点N3的电荷被保持，即在通常动作时任何选择信号S0～S2在低电平状态下都未选择任何数据D0～D2时，第四输出节点N4的电荷经由n型晶体管Tr13、Tr14被放电，其电位成为低电平，而由任何一个选择信号S0～S2选择了1个高电平状态的数据而使上述第三动态电路1C的第三输出节点N3的电荷被放电时，n型MOS晶体管Tr13截止，第四输出节点N4的预充电状态被保持。

并且，在上述“与非”型的第二动态电路1B中具有上述第四动态电路1D的第四输出节点N4的信号输入到栅极的n型MOS晶体管Tr6。该n型晶体管Tr6与n型晶体管Tr5串联连接，在即使n型晶体管Tr5处于导通状态，n型晶体管Tr6也处于截止状态的情况下，第二输出节点N2的电荷不被放电，维持预充电状态。

在本实施方式中，“与非”型的第二动态电路1B，在所有的数据D0～D2未被选择的情况下，n型晶体管Tr5处于导通状态时，n型晶体管Tr6必须已经处于截止状态，但是，作为这样的结构，控制上述n型晶体管Tr6的第三及第四动态电路1C、1D，与第一动态电路1A相比能进行高速的动作。例如，第三动态电路1C从第三输出节点N3到接地的路径的晶体管串联级数为2级，而在第一动态电路1A中，从第一输出节点N1到接地的串联级数为3级，因此第三动态电路1C的动作速度快于第一动态电路1A。另外，第三及第四动态电路1C、1D配置在比第一动态电路1A更接近第二动态电路1B的位置上。由此，第三及第四动态电路1C、1D的第三及第四输出节点N3、N4的电位变化被传输到第二动态电路1B的n型晶体管Tr6的延迟时间缩短，少于第一动态电路1A的第一输出节点N1的电位变化传输到第二动态电路1B的n型晶体管Tr5的延迟时间。

另外，为了使第三及第四动态电路1C、1D的动作速度高于第一动态电路1A，可以将对第三及第四动态电路1C、1D的供给电压设定为高于第一动态电路1A的供给电压，或者将构成第三及第四动态电路的1C、1D的MOS晶体管的阈值电压设定为低于构成第一动态电路1A的MOS晶体管的阈值电压，或者将构成第三及第四动态电路1C、1D的MOS晶体管的尺寸设定为大于构成第一动态电路1A的MOS晶体管的尺寸。此外，在半导体衬底上形成STI(Shallow TrenchIsolation：元件隔离区域)时，有可能受到该STI的影响而导致晶体管性能恶化，因此也可以采用考虑了该STI的影响的配置结构。例如，如图2所示，在N型衬底60上形成晶体管列61时，使用该晶体管列61中位于端部的多个晶体管来构成第一动态电路1A的n型晶体管，而使用上述晶体管列61中位于内侧的多个晶体管构成第三及第四动态电路1C、1D的n型晶体管。采用这样的结构，在上述N型衬底60上使元件隔离区域(STI)65配置在位于晶体管列61的左右的其他晶体管列62、63之间，虽然晶体管列61的端部因受到该STI的影响而导致晶体管劣化程度加深，但由于配置的是部要求较快的动作速度的第一动态电路1A的n型晶体管，因此其劣化的影响少。而要求较快的动作速度的第三及第四动态电路1C、1D的n型晶体管由位于晶体管列61的内侧而难以受到STI影响的晶体管构成，因此能够很好地确保其较快的动作速度。

在本实施方式中，使第三及第四动态电路1C、1D的动作速度快于第一动态电路1A，但本发明包含不采用这样的结构的情况。例如，在图1的半导体集成电路中，第二动态电路1B的n型晶体管Tr7在其栅极输入了第二时钟CLK2，但也可以取代该第二时钟CLK2而输入第三动态电路1C的第三输出节点N3的信号的反相信号。在这种结构中，在第四时钟CLK4的上升沿之前，所有的数据成为非选择(所有的选择信号S0～S2变为低电平)时，第三输出节点N3变为高电平，n型晶体管Tr7截止，之后，当第四时钟CLK4上升后，第四输出节点N4变为低电平，n型晶体管Tr6截止，因此不需要采用使第三及第四动态电路1C、1D的动作速度比第一动态电路1A快的结构。

下面，说明构成上述动态式触发电路的其余部分的输出电路1E和保持电路1F。输出电路1E输入上述第一动态电路1A的第一输出节点N1的信号和上述第二动态电路1B的第二输出节点N2的信号，并且具有反相器IN4、“或非”电路NOR1、第一p型MOS晶体管Tr20、3个n型MOS晶体管Tr21、Tr22、Tr23，p型MOS晶体管Tr20的漏极和第一n型晶体管Tr21的漏极相互连接，成为第七输出节点N7。在上述p型MOS晶体管Tr20的栅极上输入上述第二动态电路1B的第二输出节点N2的信号。另外，“或非”电路NOR1具有2个p型晶体管Tr24、Tr25和一个n型晶体管Tr26，输入上述第一动态电路1A的第一输出节点N1的信号和用上述反相器IN4对上述第二动态电路1B的第二输出节点N2的信号进行了反转的信号，其输出作为第六输出节点N6而输入到第一n型晶体管Tr21的栅极。

因此，在上述输出电路1E中，上述第二动态电路1B的第二输出节点N2为低电平状态且上述第一动态电路1A的第一输出节点N1为高电平状态，在这样的状态下p型晶体管Tr20导通，n型晶体管Tr21截止，因此第七输出节点N7被预充电至电源电位Vdd，其电位成为高电平。而在上述第二输出节点N2为高电平状态且第一输出节点N1为低电平状态下，p型晶体管Tr20截止，n型晶体管Tr21导通，因此第七输出节点N7的电荷被放电，其电位成为低电平。

在上述输出电路1E中，第二n型晶体管Tr22，其栅极被输入上述第四动态电路1D的第四输出节点N4的信号，其源极接地，其漏极连接在上述n型晶体管Tr21的源极上。该n型晶体管Tr22，当第七输出节点N7的电位为高电平时，由于第一动态电路1A的第一输出节点N1的电位降低而使“或非”电路NOR1的输出(第六输出节点N6)成为高电平，n型晶体管Tr21导通，即使如此，由于该n型晶体管Tr22的截止状态的维持，也能够防止第七输出节点N7的电位变为低电平的误动作、防止流过击穿电流。

下面，说明保持电路1F。该保持电路1F作为反馈缓冲器发挥作用，具有在输入侧连接有上述保持电路1E的第七输出节点N7的第一反相器IN5和在输入侧连接有该反相器IN5的第二反相器IN6。该第二反相器IN6的输出侧连接在上述第七输出节点N7上。此外，保持电路1F具有以串联方式配置在构成上述第二反相器IN6的第一p型MOS晶体管Tr27和第一n型MOS晶体管Tr28之间的第二n型MOS晶体管Tr29和延迟元件59。上述两个反相器IN5、IN6保持上述保持电路1E的第七输出节点N7的电位，该保持电位由反相器IN7反相后从输出端子Q输出到外部。上述第一反相器IN5的输出由延迟元件59延迟了设定时间后从输出端子SO输出到外部。

在上述保持电路1F中，n型MOS晶体管Tr29，其栅极被输入上述第二动态电路1B的第二输出节点N2的信号，其漏极连接在p型晶体管Tr27的漏极上，其源极连接在n型晶体管Tr28的漏极上。该n型晶体管Tr29具有如下功能。即输出电路1E的第七输出节点N7为低电平时，该输出节点N7通过第二反相器IN6的n型晶体管Tr28而接地，但第二动态电路1B的第二输出节点N2开始从高电平转变到低电平后，输出电路1E的p型晶体管Tr20导通，第七输出节点N7开始被预充电至电源电位Vdd。此时，n型晶体管Tr29由于上述第二输出节点N2的低电平状态而导通，切断从第七输出节点N7通过n型晶体管Tr28而接地的路径，使得促进第七输出节点N7的预充电动作。

下面，基于图4的时序图说明本实施方式的半导体集成电路的动作。为了便于说明，对第一～第四时钟CLK1～CLK4均为同一时钟CLK的情况加以说明。

首先，在时钟CLK的第一周期，数据D0在时钟的上升沿前后的数据有效期间(满足准备时间、保持时间的时间)为高电平，当经过数据有效期间后变为低电平。其他的数据D1、D2为高电平，选择信号S0在数据有效期间为低电平，经过该数据有效期间后成为高电平。其他选择信号S1、S2为低电平。因此，在该第一周期中，成为数据D0～D2均未被选择的状态。

在该状态下，在数据有效期间，第一动态电路1A的第一输出节点N1成为高电平，因此在第二动态电路1B中，n型晶体管Tr5导通。其结果，在图3(a)所示的现有技术例子中，存在如下问题，即第二输出节点N2在处于高电平时误动作为低电平，从触发电路错误地输出原本为“H”信号的“L”信号。

但是，本实施方式中，第三动态电路1C的第三输出节点N3为高电平，第四动态电路1D的第四输出节点N4在时钟的上升沿之后成为低电平，因此，在第二动态电路1B中，在上述n型晶体管Tr5导通前的阶段n型晶体管Tr6截止，能够防止第二输出节点N2误动作为低电平，而使其保持在高电平。因此，在输出电路1E中，第七输出节点N7保持为低电平，从保持电路1F输出正确的“H”信号。

而输出电路1E的第七输出节点N7保持在高电平时，在时钟CLK上升之后，例如即使选择信号S2成为高电平，第一动态电路1A的第一输出节点N1成为低电平(未图示)，在输出电路1E中第六输出节点N6也变为高电平，使n型晶体管Tr21导通，但由于n型晶体管Tr22截止，因此第七输出节点N7不接地而是被保持在高电平。上述n型晶体管Tr22出现截止动作的原因如下，即：即使第三动态电路1C的第三输出节点N3在向选择信号S2向高电平转变的同时成为低电平，第四动态电路1D的第四输出节点N4也保持在低电平。

在图4中，示出在时钟CLK的第二周期中，数据D0为低电平、数据D1、D2为高电平、选择信号S0为高电平、其他选择信号S1、S2为低电平的情况，即选择了数据D0的情况。

在此，在本实施方式中，做成如图3(b)所示那样的在时钟前级不附加“或”电路或锁存电路的结构，因此不需要选择信号的准备，能够提供进行高速动作的动态式触发电路。

在以上的动作说明中，对于第一～第四时钟CLK1～CLK4这些时钟为在相同时间提供的相同时钟的情况进行了说明，但各时钟间的相位也可以稍有差别。此时最好是第一时钟CLK1比第二时钟CLK2快。另外，最好是第三及第四时钟CLK3、CLK4比第一及第二时钟CLK1、CLK2快。

也可以不将输入到第二动态电路1B的时钟CLK2的延迟值设定为预定值，而基于第三动态电路1C的时钟CLK3生成上述时钟CLK2。将此时的电路结构示于图9。在图9中另行设置动态电路A1，在该动态电路A1中具有与图1所示的第一动态电路1A的n型MOS晶体管的串联级数相同的n型MOS晶体管的串联电路，并联连接多个该串联电路的并联电路部的结构，除了扫描信号SE的输入结构之外与第一动态电路1A相同。该另行设置的动态电路A1的输出A1-1在反相器IN10中被反转，输入到第二动态电路1B的n型晶体管Tr7。

在上述图9中另行设置的动态电路A1中还具有根据输入到图1的第三动态电路1C的时钟CLK3生成输入到第四动态电路1D的时钟CLK4的时钟生成电路A2。该时钟生成电路A2将数据等的多级输入栅极的结电容部分构成为等价于上述动态电路A1的输出A1-1的点，其输出A2-1在反相器IN11中被反转，输入到第四动态电路1D的n型晶体管Tr14。在该时钟生成电路A2上还设定有由p型MOS晶体管Tr40构成的预充电电路A2-2。该预充电电路A2-2具有对上述时钟生成电路A2的输出点A2-1预充电的功能，输入到其p型晶体管Tr40的栅极的时钟是输入到上述第三动态电路1C的时钟CLK3。上述动态电路A1的输出A1-1与上述时钟生成电路A2的输出A2-1在放电时的延迟差反映出被输入了选择信号S0～S3的n型MOS晶体管的电流差，通过用上述反相器IN11弥补其延迟差，能够实现可靠的动作。

在图1的电路中，在多路输出选择信号SE还有其他的选择信号S0～S3中的任何一个时，动态电路A1比动态电路1A更高速地转变后，有可能导致输出不稳定。但是，在图9中，在动态电路A1中，与被输入选择信号SE、S0～S3的晶体管串联连接的5个NMOS晶体管Ts1～Ts5，它们的栅极接地而处于非导通状态。因此，从节点A2-1放电至接地的电流路径是1条经由栅极被固定为电源电位Vdd的NMOS晶体管Ts5的路径，因此动态电路A1迟于动态电路1A来进行转变，其结果，输出到输出端子Q的数据成为数据D0～D3中被选择出的数据的“或”输出。该结构例如在扫描测试时预期值不会变得不稳定，因此是有效的结构。

将上述图9所示的半导体集成电路的布局结构例示于图10。在图10中，第一动态电路1A的选择信号S0～S3的输入用的n型晶体管和数据D0～D3的输入用的n型晶体管的电路部分，与构成上述图9所示的动态电路A1的选择信号S0～S3的输入用的n型晶体管的电路部分以一个在上一个在下的配置关系进行配置。由此，能够减少输入引脚的布线电容并使这两个电路部分相互接近，因此具有既能够减少这两个动态电路1A、A1间的制造工艺的偏差成分又能够减少电压变动和温度变动量的优点。另外，在由多个n型晶体管构成的选择信号、数据的输入电路部的布局中，当做成选择信号、数据的输入数不同的布局时，如果预先做成为输入数最多，则对于比其少的输入数的布线的做成只要减少图10的左侧部分的n型MOS晶体管即可，因此还能够减少布局工序。

动态电路1A的晶体管Tr91具有作为保持器(keeper)的功能，保持节点N1的电荷。在此，最好是上述晶体管Tr91的源极与动态电路A1的晶体管Tr93的漏极(节点N20)连接。这是因为，例如当与上述晶体管Tr91的源极连接在动态电路1A的晶体管Tr94的漏极上的情况相比，节点N1的信号转变速度变快。这是因为上述动态电路A1的晶体管Tr93的漏极电容不对节点N1产生影响。另外，对于动态电路1B的晶体管Tr92也是同样的。

并且，当要输入的数据数量非常多时，可以考虑将这些数据分为2组。例如，在如图11所示的半导体集成电路中，设有图9所示的第一～第四动态电路1A～1D、A1的组，以及与这些电路结构相同的其他的第一～第四动态电路1A’～1D’、A1’的组。并且，当数据的数量为2N时，对其中一组输入数据D1～SN，对另一组输入数据SDN+1～D2N。这两组以并联方式输入到图1所示的输出电路1E的n型晶体管Tr20、Tr21的栅极。此外，还附加检测动态电路A1的输出A1-1、A1-1’之间以及时钟生成电路A2的输出A2-1、A2-1’之间的一致性的选择信号一致检测电路1J，其输出1J-1连接在图1所示的输出电路1E的n型晶体管Tr22的栅极上。采用这样的结构，则各组的第一动态电路1A、1A’的第一节点N1、N1’的电容变为仅为一组时的值的一半，因此能够实现动作的高速化。

(实施方式2)

下面，说明本发明的实施方式2。本实施方式如图5所示，对图1所示的输出电路1E进行了变形。

即图5所示的输出电路1G由差动电路70构成。具体而言，差动电路70具有1对差动输入端子70a、70b和1对差动输出端子70c、70d，并具有交叉结合的2个p型MOS晶体管Tr30、Tr31、2个n型MOS晶体管Tr32、Tr33、在栅极连接了上述1对差动输入端子70a、70b的差动信号输入用的2个n型MOS晶体管Tr34、Tr35。在其中一个p型晶体管Tr30与n型晶体管Tr32的连接点、以及另一个p型晶体管Tr31与n型晶体管Tr33的连接点上连接有上述1对差动输出端子70c、70d。该1对差动输出端子70c、70d成为图1中的半导体集成电路的输出端子Q及其反相输出端子NQ。

对上述一个差动输入端子70a输入图1所示的第二动态电路1B的第二输出节点N2的信号。而在另一个差动输入端子70b上连接着“或”电路71。该“或”电路71被输入由反相器72对上述第二动态电路1B的第二输出节点N2的信号进行反转后的信号、以及上述第一动态电路1A的第一输出节点N1的信号。

此外，在作为上述差动信号输入用的2个n型MOS晶体管Tr34、Tr35的源极即第九节点N9上连接着由n型MOS晶体管构成的控制晶体管Tr36。该控制晶体管Tr36的源极接地，其漏极连接在上述第九节点N9上，其栅极上被输入作为控制信号的、在图6所示的时钟生成电路1H中生成的第五时钟信号CLK5。

说明上述时钟生成电路1H的内部结构。在图6中，时钟生成电路(信号生成电路)1H具有以与第一时钟CLK1相同的周期生成短脉冲信号的短脉冲生成电路75、“与非”电路NAND11。上述短脉冲生成电路75具有反转第一时钟CLK1的反相器IN10、接受上述第一时钟CLK1和上述反相器IN10的输出的“与非”电路NAND10、反转该“与非”电路的输出的反相器IN11。另外，上述“与非”电路NAND11输入上述反相器IN11的输出和上述图1所示的第四动态电路1D的第四输出节点N4的信号，该“与非”电路NAND11的输出成为第五时钟CLK5，该时钟CLK5作为控制信号而被输入到图5所示的差动电路70中的一个差动信号输入用的n型晶体管Tr36。

图6所示的时钟生成电路1H，如图7所示，在第一时钟CLK1的第一周期中，例如在选择信号S1成为高电平而选择了数据D1的情况下，在该期间的最开始第四动态电路1D的第四输出节点N4的信号成为高电平，因此，当随后由短脉冲生成电路75生成短脉冲时，在该时刻，第五时钟CLK5从高电平向低电平转变，之后，随着上述短脉冲结束，第五时钟CLK5从低电平向高电平转变。此时，控制晶体管Tr36在上述第五时钟CLK5从低电平向高电平转变的过程中导通，由此放大差动输入信号并将其输出。在其他状态下，控制晶体管Tr36维持截止状态。因此，在第五时钟CLK5为高电平的状态下，输出电路70作为保持输出数据的锁存器发挥作用。通过这样的结构，在具有图5所示的输出电路1G的情况下，在其末级不需要图1所示的保持电路1F。

在图5中，在输出电路1G上以与上述控制晶体管Tr36并联的方式配置有n型MOS晶体管Tr37。该n型晶体管(电阻元件)Tr37的源极接地，其栅极和漏极连接在上述差动电路70的第九节点N9上。有可能在第五时钟CLK5处于低电平状态下由漏电流导致上述第九节点N9的电位提高，但上述n型晶体管Tr37作为电阻元件发挥作用，从而抑制并防止上述的电位上升，因此能够使第九节点N9保持在最佳的电位状态。其结果，差动输入用的1对n型晶体管Tr34、Tr35的源极-漏极的电位差被保持为得到适当增益的最佳电位差，因此能够很好地维持输出电路1G的预期的高速动作。

在本实施方式中，差动电路70在输入差动信号间的电位差小的情况下将其迅速放大并输出，因此与上述实施方式1的输出电路1E进行的数据保持相比速度更快。另外，也可以置换为图28的差动放大电路28A。此时，差动放大电路28A的p型晶体管28L、28M的栅极连接在时钟CLK5上。

(实施方式3)

图8示出本发明的实施方式3的半导体集成电路。

本实施方式与图1所示的半导体集成电路相比，不同之处在于“或非”型的第一动态电路2A和“或非”型的第三动态电路2C的结构，而第二及第四动态电路1B、1D、输出电路1E及保持电路1F与实施方式1相同。

在上述第一动态电路2A中，p型晶体管Tr1和n型晶体管Tr2串联连接，并且，在该串联电路上，栅极接受数据D的n型MOS晶体管Tr80和栅极接受输出信号Q的反相信号NQ的另一n型MOS晶体管Tr81串联连接。因此，在该第一动态电路2A中，基本上根据数据D的值确定第一输出节点N1的电位，当该数据D从输出端子Q输出时，其反相输出NQ用于应对下一数据D的值的变化。

另外，在第三动态电路(一致检测电路)2C中具有“互斥反或”电路(EXNOR电路)EXNOR1。该”互斥反或”电路输入数据D、输出信号Q及它们的反相信号ND、NQ，只要在第三时钟CLK3的上升沿之后数据D与输出信号Q一致就将第三输出节点N3设定为电源电位Vdd。因此，当数据D和输出信号Q一致时，在第四动态电路2D中，n型晶体管Tr13导通，第四输出节点N4的电荷被放电，其结果，第二动态电路2B中的n型晶体管Tr6截止。

通过以上结构，在动态“与非”电路2D中，当数据D的值与输出信号Q的值相同时，其输出节点N4转变为低电平，使第二动态电路2B的n型晶体管Tr6强制性地截止，因此能够使以后的第二动态电路2B、输出电路1E及保持电路1F的动作停止。因此，能够防止这些电路2B、1E及1F的多余的动作，从而能够减少半导体集成电路的电力。

当然，如实施方式1所示那样的各动态电路的物理配置、各晶体管的尺寸、阈值电压特性、对上述那些电路的供给电压等，在本实施方式3中也能够采用与实施方式1相同的结构。另外，当然对于输出电路1E也能够采用上述实施方式2所示那样的差动式的输出电路1G，这时能够实现更进一步的高速性。

在本实施方式中，示出了触发器的例子，但是例如也可以将节点N2的电位取为输出信号来做成锁存电路。此时，保持电路1F不必输出信号，另外也不必设置。

(实施方式4)

图12是本发明的其他多输入触发器的电路图。与图1、图9相比，不同之处在于以单一的时钟信号CLK1进行动作。进而，与图1、图9所记载的电路的不同处在于具有p型MOS晶体管12B、p型MOS晶体管12C。

在图1、图9中，是源极连接在电源上、对节点N2、N4进行充电的p型MOS晶体管(图1中的晶体管Tr4、Tr12)，但在图12的电路中，在节点N1、N2之间以及节点N1、N4之间分别插入源极、漏极进行了连接的p型MOS晶体管12B、12C。p型MOS晶体管12B的栅极连接在节点A1_2上，p型MOS晶体管12C的栅极连接在节点A2_3上。该电路具有如下特征，即由于仅将时钟信号用于1个系统，因此能够降低功耗，并且即使不是将时钟信号仅用于1个系统也不会产生误动作。

图13和图14示出在上述图12所示的电路中端子SI、D[1]～D[N-1]和端子D[N]，或者端子SE、S[1]～S[N-1]和端子S[N]的信号输入模式不同时各节点的电压与时间的关系。在图13和图14中，还与在图1、图9的电路中当晶体管均衡性差时且以单一时钟信号进行了驱动而产生误动作的波形相符地进行记载，示出了对图12的电路使用点划线，对图1、图9的电路使用实线的情况。

对比图12进行说明。在图13中，在时钟信号CLK1转变到高电平的时刻，端子D[1]～D[N-1]、SI、S[1]～S[N]、SE的信号输入全部满足所期望的准备时间和保持时间且为低电平。另外，只有端子DN满足所期望的准备时间和保持时间且为高电平。之后，在时钟信号CLK1为高电平的期间，仅端子S[N]从低电平转变至高电平。结果，节点A1-1和节点N1转变至低电平，节点N6成为高电平。将p型MOS晶体管12C与图1、图9同样地构成，则之后时钟信号CLK1从高电平转变至低电平时，经由p型MOS晶体管12对节点N4供给电源电压Vdd，节点N4成为高电平。其结果，节点N4和节点N6的高电平期间有可能重叠。当节点N4与节点N6的高电平期间重叠时，晶体管Tr21、Tr22这两者成为导通状态，电荷被从节点N7抽出，节点N7原本必须维持高电平，但有可能反之转变至低电平而导致输出端子Q发生误动作。这是因为，并没有特别研究控制节点N4的充电和节点N1的充电的电路，所以分别对节点N4、N1进行充电的p型MOS晶体管元件的偏差将会导致节点N4充电进行得快，将引起误动作。

但是，在图12的电路中，在p型MOS晶体管12C的漏极和源极间的电压达到阈值Vtp附近之前，p型MOS晶体管12C的漏极和源极间的电流特性相对于该漏极和源极间的电压呈现线性特性。另外，当比较p型MOS晶体管12C的衬底电压和源极电压时，衬底电压较高，因此好像是非常高的电阻元件那样进行动作。即容易变为节点N1先被充电，之后节点N4被充电，因此节点N4变为高电平的时刻延迟，节点N4、N6同时变为高电平的可能性变低。

对比图12进行说明。在图14中，在时钟信号CLK1向高电平转变的时刻，端子S[N]满足所期望的准备时间和保持时间且为高电平，端子S[1]～S[N-1]、SE、D[1]～D[N]、SI的信号输入满足所期望的准备时间和保持时间且为低电平。之后，当时钟信号CLK1为高电平的期间，仅端子D[N]从低电平转变为高电平。即节点N1从高电平转变为低电平。当将p型MOS晶体管12B与图1、图9同样地构成时，在之后时钟信号CLK1从高电平转变为低电平时，节点N1、N2被充电，但节点N1晚于节点N2被充电，则节点N2变为高电平，节点N1变为低电平，因此节点N6变为高电平，在节点N7产生短时脉冲波形干扰(Glitch)。当其传送到输出端子Q时，将有可能引起误动作。

但是，在图12的电路中，在p型MOS晶体管12B的漏极和源极间的电压达到阈值Vtp附近之前，p型MOS晶体管12B的漏极和源极间的电流特性相对于该漏极和源极间的电压呈现线性特性。另外，当比较p型MOS晶体管12B的衬底电压和源极电压时，衬底电压较高，因此好像是非常高的电阻元件那样进行动作。即若节点N1不变为高电平则节点N2不变为高电平，因此节点N6并不变为高电平，能够防止误动作。

如上所述，将p型MOS晶体管12B的源极、漏极分别连接在节点N1、N2上，将p型MOS晶体管12C的源极、漏极分别连接在节点N1、N4上，由此节点N1、N2间的充电顺序、以及节点N1、N4间的充电顺序不受p型MOS晶体管的器件尺寸制造上的偏差的影响而唯一地确定，因此能够更进一步实现抗扰性强的电路结构。

图12的特征在于，在动态电路A1中，MOS晶体管AN、A3～AN-1(图9中直接连接在电源、接地上的MOS晶体管)的栅极连接在电路12A的2个输出上。

在上述电路12A中，具有n型MOS晶体管12A-1、p型MOS晶体管12A-2、其他n型MOS晶体管12A-3。上述p型MOS晶体管(电位设定晶体管)12A-2的漏极连接在上述第二n型晶体管组A3～AN中的一个n型晶体管AN的栅极上，将该n型晶体管AN的栅极电位设定为电源电位。另外，n型MOS晶体管12A-3的源极接地、它的栅极和漏极连接在上述电位设定晶体管12A-2的栅极上。

在精细化处理时，栅极氧化膜厚度变薄，栅极的ESD耐性变弱。因此，在图9那样的电路中，当对电源或接地施加过电压时，由于阻抗低所以栅电极引起穿通现象的可能性高、MOS晶体管容易损坏。但是，通过如图12所示设置电路12A，而经由MOS晶体管的源极、漏极间的电阻连接了栅极，因此来自电源、接地的阻抗变高，MOS晶体管难以损坏。

该电路12A最好是在与栅极被输入该电路12A的输出而进行动作的第二n型晶体管组A3～An相同的标准元件内作为多输入触发器的一部分来进行配置。这是因为，在这样的多输入触发器中，输入端子多，标准元件之间的布线的布置将变得复杂。如果电路12A不位于元件内，则不管在哪里设置电路12A那样的元件，都需要用布线与多输入触发器连接，标准元件之间的布线混杂度将会更加复杂。进而，通常，标准元件间的布线大多以自动配置布线的方式进行，因此，有可能无意识地布线导致电路12A的输出受到串扰的影响。当电路12A的输出叠加有串扰噪声时，还有可能使多输入选择功能的触发电路产生误动作，因此，最好是尽量在其标准元件内考虑串扰的影响来进行配置。

在本电路12A中，由于元件减少，因此连接在n型MOS晶体管12A-1的栅极上的节点被作为p型MOS晶体管12A-2的漏极，但是，也可以与MOS晶体管12A-2、12A-3的结构同样，再准备1个p型MOS晶体管，该p型MOS晶体管的漏极和栅极公共连接，其信号线与n型MOS晶体管12A-1的栅极连接。

另外，如果在位于图10的下部的左右的n型MOS晶体管的更下端配置上述电路12A，则能够不使图12中的电路A1、节点N1的布线变长地连接在后级，如果图12的电路是标准元件，则在下端还配置有N阱和P阱，因此能够不考虑下侧的元件间相邻边界中不同的阱边界的距离约束地进行配置。

(实施方式5)

图15是表示本发明的其他多输入触发器的电路图。

与图1、图9相比不同之处在于以单一的时钟信号CLK1进行动作。此外，与图1、图9所记载的电路的不同之处在于第一动态电路1E内的电路部13B、动态电路1D内的电路部13C、以及动态电路1A内的电路部13A。在图1中为源极连接在电源上、且对节点N2、N4的动态节点部进行充电的1个p型MOS晶体管元件(图1中的晶体管Tr4、Tr12)，但在图15的电路中，还在用于充电的p型MOS晶体管的漏极插入另一p型MOS晶体管(p型MOS晶体管13B1、p型MOS晶体管13C1)，经由其源极、漏极分别连接节点N2、N4。p型MOS晶体管13B1的栅极、p型MOS晶体管13C1的栅极连接在节点N1的反转电路INV13的输出上。此外，在图11中p型MOS晶体管13A的源极连接在电源上，但在图15中连接在节点A1-1上。由此，该电路的特征在于，仅将时钟信号用于1个系统，从而能够降低功耗，即使不将时钟信号用于1个系统也无法产生误动作。

在图15中，在第三动态电路A1内具有n型晶体管(第一n型晶体管)Tr40。该n型晶体管Tr40的栅极被输入时钟信号CLK1，在其漏极公共连接有多个n型晶体管(第二n型晶体管组)A3～AN的源极。此外，在上述第二n型晶体管组A3～AN的公共漏极连接有多个n型晶体管(第三n型晶体管组)A20～AK的公共源极。上述第二n型晶体管组A3～AN中的1个n型晶体管AN的栅极上连接着预定的电源，其栅极电位设定为电源电位。另外，其他的n型晶体管A3～A5的栅极全部接地，其栅极电位设定为接地电位。上述第三n型晶体管组A20～AK的栅极分别被输入上述多个选择信号S[1]～S[N]，上述第三n型晶体管组A20～AK的漏极公共连接在第三输出节点N3上。

在第二动态电路1E上连接有上述第三动态电路A1的上述第三输出节点N3(＝A1-1)的反相节点A1-2，在第四动态电路1D上除了连接有上述第三输出节点N3之外还连接有上述第二n型晶体管组A3～AN的公共漏极的节点A2-1的反相节点A2-2。

图16和图17示出在上述图15中记载的电路的端子D[1]～D[N-1]与端子D[N]之间、以及端子S[1]～S[N-1]与端子S[N]之间信号输入模式不同时的各节点的电压与时间之间的关系。此外，在图16和图17中，在图9的电路中当晶体管平衡(balance)差时以单一时钟信号进行了驱动的情况下，对产生误动作的波形也加在一起进行记载，单点划线用于图15的电路，实线用于图9的电路。

与图15相对比来进行说明。在图16中，在时钟信号CLK1转变为高电平的时刻，端子S[1]～S[N]的输入信号全部满足预期的准备时间与保持时间且为低电平。之后，在时钟信号CLK1为高电平的期间，仅端子S[N]从低电平转变至高电平。于是，节点A1-1和节点N1转变至低电平，节点N6成为高电平。若将电路13C与图1和图9同样地构成，则此后在时钟信号CLK1从高电平转变至低电平时，经由p型MOS晶体管13C1、13C2向节点N4提供电源电压Vdd，节点N4变为高电平。其结果，有可能导致节点N4与节点N6的高电平期间重叠。当节点N4与节点N6的高电平期间重叠时，结晶体管Tr21、Tr22这两者成为导通状态，电荷被从节点N7抽取出来，节点N7原本应当保持高电平，但却转变为低电平，输出端子Q有可能进行误动作。这是因为：对于控制节点N4的充电和节点N1的充电的电路并没有特别研究，所以分别对节点N4、N1进行充电的p型MOS晶体管元件的偏差将会导致节点N4被较早充电，引起误动作。

但是，在图15的电路中，当节点N1的反相电路INV13的输出的电位不在从电源电压VDD减去了电路13C中的p型MOS晶体管13C1的阈值电压后的差以下时，则电路13C就不接通，因此容易变为节点N1先被充电，而节点N4之后被充电。因此，节点N4和N6同时成为高电平的可能性低。

对比图15进行说明。在图17中，在时钟信号CLK1变为高电平的时刻，端子S[N]满足预期的准备和保持时间且为高电平，端子S[1]～S[N-1]、SE、D[1]～D[N])、SI的输入信号满足预期的准备和保持时间且为低电平。之后，在时钟信号CLK1为高电平的期间，仅端子D[N]从低电平转变至高电平。于是，节点N1从高电平转变至低电平。之后，时钟信号CLK1从高电平转变至低电平时，在图1的电路中，节点N1和节点N2被充电，但当其顺序为节点N1比节点N2晚充电时，节点N2为高电平，节点N1为低电平。因此，节点N6成为高电平，在节点N7产生短时脉冲波形干扰。该短时脉冲波形干扰传送到输出端子Q时，将会引起误动作。

但是，在图15的电路中，当节点N1的反向电路INV13的输出的电位不在从电源电压VDD减去电路13B中的第一p型MOS晶体管13B1的阈值电压的差以下时，节点N2不会被充电，因此若节点N1不成为高电平则节点N2就不成为高电平。即由于节点N6未成为高电平，所以能够防止误动作。

在图18中，当时钟信号CLK1转变至高电平时，端子D[N]、S[N]满足预期的准备和保持时间且为高电平，端子S[1]～S[N-1]、SE、D[1]～D[N-1]、SI的输入信号满足预期的准备和保持时间且为低电平。之后，在时钟信号CLK1为高电平期间，端子D[N]从高电平转变为低电平。之后，时钟信号CLK1从高电平转变为低电平。此时，节点A1-1和节点N1被充电，但是该p型MOS晶体管的晶体管偏差会导致节点N1先达到n型MOS晶体管的阈值电压Vtn。此时，在节点N2流过击穿电流，在节点N2产生短时脉冲波形干扰，该短时脉冲波形干扰传送到节点N7，导致输出端子Q发生误动作。

但是，在图15的电路中，因为取为p型MOS晶体管13A的源极连接在节点A1-1上的结构，因此在p型MOS晶体管13A的漏极和源极间的电压达到阈值Vtp附近之前，p型MOS晶体管13A的漏极和源极间的电流特性相对于该漏极和源极间的电压呈现线性特性。另外，当比较p型MOS晶体管13A的衬底电压和源极电压时，衬底电压较高，因此好像作为非常高的阻抗元件那样进行动作。因此，节点A1-1在最初充电，然后节点N1开始充电。因此，当n型MOS晶体管1E-1的栅极电压在该n型MOS晶体管的阈值电压以下后，n型MOS晶体管1E-2的栅极电压容易变为阈值电压以上，因此节点N2的击穿电流难以流过，不会引起节点N7的短时脉冲波形干扰。进而，在图15中，p型MOS晶体管13B2的栅极、p型MOS晶体管13C2的栅极连接在时钟信号CLK1上。

因此，在图12的电路中，如果节点A1-2不在电压(VDD-Vtp)以上则节点N2的放电就不开始，但是在图15中，当时钟信号CLK1在电压(VDD-Vtp)以上时，节点N2处于被放电的状态，因此存在能够比图12更快速地进行节点N2的动作的优点。

如上所述，将p型MOS晶体管13B2的源极连接在电源上，将p型MOS晶体管13B2的漏极连接在p型MOS晶体管13B1的源极上，将第一p型MOS晶体管13B1的漏极连接在节点N2上，将第二p型MOS晶体管13B2的栅极连接在时钟信号CLK1上，将p型MOS晶体管13B1的栅极连接在节点N1的反相电路INV13的输出上，此外，将p型MOS晶体管13C2的源极连接在电源上，将p型MOS晶体管13C1的漏极连接在p型MOS晶体管13C1的源极上，将p型MOS晶体管13C1的漏极连接在节点N4上，将p型MOS晶体管13C2的栅极连接在时钟信号CLK1上，将p型MOS晶体管13C1的栅极连接在节点N1的反相电路INVB的输出上，将p型MOS晶体管13A的源极连接在节点A1-1上，由此，能够不受p型MOS晶体管的器件尺寸的制造上的偏差影响而唯一地确定节点A1-1与节点N1的充电顺序、节点N1、N2间的充电顺序、节点N1、N4间的充电顺序，因此能够实现抗扰性更强的电路结构。

对p型MOS晶体管13A的源极连接在节点A1-1的方式进行了说明，但在p型MOS晶体管13A的源极上还连接其他p型MOS晶体管的漏极，将它的源极连接在电源上、将它的栅极连接在节点A1-1的反相电路的输出上的结构也能够发挥同样的效果。也就是说，本发明要实现的电路结构只要是达到如下要求的电路结构即可，即：能够不受p型MOS晶体管的器件尺寸的制造上的偏差影响而唯一地确定节点A1-1与节点N1的充电顺序、节点N1、N2间的充电顺序、节点N1、N4间的充电顺序。这样的电路结构可以通过组合各种各样的电路来实现，但这并不脱离本发明。

(实施方式6)

在图19中示出图1的多输入触发器的动态电路1C、1D的其他电路图。

在图19中，与图1的动态电路1C、1D的不同之处在于，取代对节点N3进行充电的p型MOS晶体管Tr9而配置第一及第二p型MOS晶体管A13、N14A，在上述1个p型MOS晶体管N14A中，在其栅极输入时钟信号CLK3，将其源极连接在电源上，将其漏极连接在节点A2-2(即第三n型MOS晶体管组A20～AK的公共源极)上，将另一个p型MOS晶体管A13的源极、漏极连接在节点N3和节点A2-2(即第三n型晶体管组A20～AK的公共漏极和公共源极)上。此外，在图1中在动态电路1D的晶体管Tr14的栅极端子上连接了时钟信号CLK4，但是在图19中在晶体管Tr14的栅极端子上连接了反相电路IN14的输出。

这样的电路结构的优点在于，当对时钟信号CLK4上输入了与时钟信号CLK3相同的相位时，即如图19那样仅用时钟信号CLK3进行了驱动的情况下，能够用更低的电源电压进行动作。这是因为，在图1的电路结构中，当时钟信号CLK4和时钟信号CLK3以相同相位输入时，在电源电压为n型MOS晶体管的阈值电压附近的低电压(例如n型MOS晶体管的阈值电压为0.3V，电源电压值为0.5V)的情况下，当时钟信号CLK3从低电平变为高电平时，节点N3进行放电的时间远迟于晶体管Tr14的栅极端子，与原本应当进行晶体管Tr13截止、节点N4成为高电平的动作(即端子S[1]～S[N]和端子SE中的任何一个为高电平)无关，节点N4不为高电平而变成低电平。

但是，在图19的结构中，时钟信号CLK3从低电平转变为高电平时，节点N3、A2-2同时开始放电，节点N1 4A成为反相电路IN14的开关电平以下时，晶体管Tr14的栅极电压升高。即晶体管Tr14的栅极成为高电平之前，节点N3在n型MOS晶体管Tr13的阈值电压以下，因此在节点N4难以产生经由晶体管Tr13、Tr14的击穿电流，因此低电压动作比图1的电路结构稳定。

此外，时钟信号CLK3从高电平转变至低电平时，在p型MOS晶体管A13的漏极与源极之间的电压达到阈值Vtp附近之前，p型MOS晶体管A13的漏极和源极间的电流特性相对于该漏极和源极间的电压呈现线性特性。另外，当比较p型MOS晶体管A13的衬底电压和源极电压时，衬底电压较高，因此好像作为非常高的阻抗元件那样进行动作。如果节点A2-2的电位不在p型MOS晶体管A13的阈值电压以上，则节点N3不会被充电。即如果晶体管Tr14的栅极不下降到某种程度则晶体管Tr13不导通。另外，节点N4按时钟信号CLK3而充电，因此在节点N4的电位难以引起由晶体管Tr13导通而产生的短时脉冲波形干扰，其结果，难以引起与动态电路A1、1D相关联的误动作。

(实施方式7)

图20示出图11的应用例。

在图11中，是将输入数据分为2组的带有多输入选择功能的触发器，但是在图20中组合各输出电路1E的晶体管而构成对于由动态电路1A～1D、A1构成的多输入选择功能和由动态电路1A’～1D’、A1’构成的多输入选择功能的输出的NAND逻辑电路。

具体而言，配置一个p型MOS晶体管Tr20和源极、漏极与它公用的另一个p型MOS晶体管Tr20，并与一个n型MOS晶体管Tr21串联地配置另一个n型MOS晶体管Tr21。此外，由连接在p型MOS晶体管Tr20的漏极上的第一反相器INV15和将该反相器INV15的输出作为输入的第二反相器INV16构成的保持电路50中，在构成第二反相器INV16的p型MOS晶体管Tr60和n型MOS晶体管Tr61之间配置一级在栅极上连接动态电路1A～1D、A1中的第二输出节点N2的n型MOS晶体管16A(该结构在图11中也是同样的)，并且在该图20中还串联配置了一级在栅极上连接动态电路1A’～1D’、A1’中的第二输出节点N2’的n型MOS晶体管16B。由此，维持了保持电路50的高速性。这两级n型MOS晶体管也可以配置在接地和构成第二反相器INV16的n型MOS晶体管Tr61之间。

在本实施方式中，示出了NAND逻辑电路的例子，但不限于此当然能够生成各种各样的复合逻辑电路。此外，通过将对于动态电路1A、1A’的动态逻辑部置换为各种各样的逻辑电路，能够进一步构成具有各种各样复合逻辑功能的触发电路。通过在图1的Tr5和节点N2之间串联连接n型晶体管，在该n型晶体管的栅极连接具有其他逻辑的动态电路1A的输出，还能够构成更多功能的逻辑。另外，在晶体管Tr20和晶体管Tr21之间进一步附加MOS晶体管、将其栅极端子连接在其他多输入动态电路的输出上也并不脱离本发明。

图21是图11的其他应用例子，各输出电路中的晶体管Tr21的源极和漏极公共连接。

(实施方式8)

图22是图11的其他应用例，是仅将扫描输入电路置于动态电路1A’～1D’、A1’的例子。

动态电路1A’～1D’、A1’、17B、17C是把保持电路部17E和输出端子Q的输出部与由动态电路1A～1D、A1构成的多输入选择功能的触发器共用的静态式触发器。与图11的不同之处还在于，将n型MOS晶体管17D的栅极连接在扫描使能信号SE的反相输出上。静态式触发器也可以是图23和图24那样的电路。

采用这样的电路结构，在扫描使能信号被触发时，晶体管Tr22、Tr20被截止，仅电路元件17B、17C进行动作。该电路的优点在于，能够减少节点N1的电容，在通常路径中能够通过使用动态式触发器来实现高速化，在扫描路径中能够通过使用静态式触发器来使扫描输入时的保持时间缩短，有效地确保扫描移位动作的容限。

不言而喻，通过将动态电路的输出电路部和静态电路的输出部与输出电路部17F相组合，能够进一步构成具有各种各样逻辑功能的触发电路。在本发明中，如上所述，能够依照输入信号的功能和技术条件的要求来分开使用动态电路和静态电路的长处。

以上，说明了8个实施方式，但本领域技术人员容易想到可将其中1个实施方式中的半导体集成电路的电路结构的一部分替换为其他7个实施方式的任一电路结构的一部分。例如，可以将图8的动态电路1B替换为图9的动态电路1B。

以下，对将以上说明过的半导体集成电路应用于预定电路的具体例子进行说明。该具体例子示于以下的实施方式9～11。

(实施方式9)

图25示出将实施方式1和实施方式8中的触发器应用于作为预定电路的处理部件的数据通路的实施方式。

在图25中，具有数据通路25A、存储器25J、寄存器文件25K。数据通路25A呈3级管线结构，第一级具有10个在上面实施方式中示出的多输入触发器25Z，在一个多输入触发器25Z中每一位数据的数据输入为14输入。多输入触发器25Z的输出被输入到ALU25B1～25B3、旁路单元25C1、卷积运算器25E1、除法器25F1、乘法器25G1。第二级具有发送器(forwarding)25D1～D3、旁路单元25C2、卷积运算器25E2、除法器25F2、乘法器25G2。第三级具有发送器25D4～25D6、乘法器25G3。通常来自寄存器文件25K的数据输出由触发器25Z选择，但在管线处理中产生了数据故障(data hazard)的情况下，通过利用发送通路进行避免以使得不扰乱管线处理。该发送通路的每一位的数据线条数包括来自各管线段的输出数据线和来自存储器的数据输出线25L共13条。由于必须将由ALU等完成了运算处理的数据作为触发器的数据输入，因此为了高速地进行管线处理，来自触发器的发送通路的数据输入准备时间越短越好。在上面的实施方式中加以说明的触发器中，数据信号的准备时间大致为0(反相器的延迟在输出端4例如为45皮秒时，在以往例所示的带有静态逻辑选择控制电路的触发器中，需要例如300皮秒的准备时间。在以上的实施方式说明过的触发器中，数据的准备时间例如为10皮秒，控制信号的准备时间例如为30皮秒)，因此能够比以往的静态逻辑的结构更快，能够使管线的处理速度高速化。

另外，即使在数据通路的管线中发生了停止(stall)的情况下，本发明的触发器也是有用的。控制数据通路的逻辑在数据通路的管线中发生了停止时确定是否能够有效使用所载入的数据，因此需要进行各数据的地址比较、确定下一循环中选择哪个数据的控制电路。但是，在本发明的触发器中，控制信号的准备时间也大致为0，因此比以往的静态逻辑的结构更快，能够使管线的处理速度高速化。此外，与以往的由静态逻辑构成了选择信号的情况相比，能够以较小的晶体管尺寸进行数据控制，因此能够以小面积构成数据通路。并且，在静态逻辑中，各输入的数据转变延迟时间因布线电阻等产生偏差，在各静态逻辑的输出中产生短时脉冲波形干扰，在数据确定之前产生多余的电力，但是，在本发明的触发器结构中，各数据及其控制线不经由静态逻辑路径而直接与触发器的数据输入端口和控制输入端口连接，因此具有不产生多余的电力的效果。

(实施方式10)

图26示出对在大规模集成电路等中使用的纵横总线接线器使用在上面的实施方式中说明过的触发器的实施方式。

在图26中，26A是处理器中心部，26B是DMA，26C是SDRAM接口块，且与芯片外部的SDRAM进行接口连接。26D是系统总线接口块，且与芯片外部的ROM、存储器等进行接口连接。26E是对片内存储器、协同处理器、接口进行控制的片内存储器接口块。26F是对片内I/O和接口进行控制的片内I/O接口块。所述纵横总线接线器有3个主控器(master)(未图示)，在处理器中心部26A上有2个，在DMA26B上有1个。另外，有4个受控器(slave)(未图示)，由SDRAM接口块26C、系统总线接口块26D、片内存储器接口块26E、片内I/O接口块26F构成。从4条副总线26G至各主控器之间存在4输入的数据选择控制电路26J、将其输出信号作为输入的触发器26I，对该4输入的数据选择控制电路26J使用本发明的多输入触发器。由此，在本发明的多输入触发器中，数据及控制信号的准备时间短因而能够使总线的传送率提高与该时间相应的程度。此外，在未选择任何控制信号时，能够保持触发器的值，因此不必进行各主控器内的数据总线的仲裁的控制，能够以小面积来构成。

另外，通过对于向受控器侧的输入也利用本发明的触发器，当然能够发挥与上述的主总线输入同样的效果。

(实施方式11)

图27示出将本发明的触发器应用于可重新配置处理器的实施方式。

在图27中，27A是可重新配置处理器的1个处理器元件。处理器元件27A包括由以上的实施方式中说明过的触发器构成的多输入触发器27C、运算器27D、寄存器文件27E等。28A是可重新配置处理器的总线，从1个处理器元件27A输出的数据直接连接在4个数据总线上。另外，处理器元件27A内的多输入触发器27C的数据输入连接在各4个数据总线上。可重新配置处理器为了使某应用的处理性能变为高性能而汇总几个处理器元件27A进行运算处理。例如，处理器元件组27F与其他的处理器元件组27G、27H、27I分离时，在这些分离的各组内的处理器元件之间进行数据的交换。此时，由于被分为4组，因此能够在各组内构建独立的总线接口。通过使用本发明的多输入触发器，不需要以往那样的静态选择控制逻辑，因此各组内的总线接口能够高速运行，能够使各处理器元件的面积变小。此外，对于各元件组27G、27H、27I的时钟，在元件组中的各元件27A并联连接、并行运算时使用相同相位的时钟，在串联连接进行串行处理时使用相位不同的时钟。例如，元件组27I进行2级串联的串行处理时，第一级的元件27A的时钟使用相位差为0度的时钟，第二级的元件的时钟使用相位差为180度的时钟即可。由此，通过在第二级的元件27A内设置使时钟停止、将触发器旁路的静态式数据选择电路，具有能够谋求小面积化和高速化的效果。另外，即使在利用上述结构从某个应用切换为不同的应用而需要对处理器元件的组结构进行变化的情况下，由于不使用以往的静态选择控制逻辑，所以能够比任何总线的切换控制时间更快地进行切换。因此，切换时的等待时间少，所以能够实现更高性能的可重新配置处理器。

(实施方式12)

图28示出本发明的实施方式12的半导体集成电路。

本实施方式与图3(a)示出的半导体集成电路相比，不同之处在于，在第一和第二动态电路28A1A、28A1B的输出节点N1、N2和保持电路90之间插入了差动放大电路28A。

差动放大器28A的触发信号28A0使用使图3(a)的时钟CLK相对于由半导体器件构成的电阻元件和电容元件稍微延迟了一些的信号。触发信号28A0在本实施方式中经由动态电路28A1的输出信号节点28A11，通过反相器29A01连接到差动放大电路28A的n型晶体管28A1的栅极。

差动放大电路28A包括n型晶体管28A1、将各自的源极连接在n型晶体管28A1的漏极上的n型晶体管28B、28C的栅极作为输入端子的差动晶体管对、放大n型晶体管28B、28C的漏极电压差的锁存电路28D。上述锁存电路28D由5个晶体管构成，由n型晶体管28E和p型晶体管28F构成的反相器28G与由n型晶体管28H和p型晶体管28I构成的反相器28J交叉连接。另外，n型晶体管28B、28C的漏极之间以高阻抗元件(在此为NMOS晶体管28K)连接。反相器28G的输出是节点OUT，反相器28J的输出是节点OUTB。另外，触发信号变为未触发时，节点OUT和OUTB分别由p型晶体管28L、28M大致充电为电源电压值。

节点N1连接在n型晶体管28B的栅极上，节点N2连接在n型晶体管28C的栅极上。

保持电路90具有栅极连接在节点OUT上的p型晶体管28N和栅极经由反相器28P连接在节点OUTB上的n型晶体管28Q，p型晶体管28N的漏极和n型晶体管28Q的漏极连接，其连接节点NQ经由反相器28R连接在输出引脚Q上。

通过采用以上的结构，在输出节点N1的电压和输出节点N2的电压之间的电压差量小的阶段，利用差动放大电路28A使该电压差高速放大，具有能够在短时间内使该电压差增大到保持电路的开关电平的效果。输入数据D0～DN及其选择信号S0～SN的条数越多，则与图3(a)所示那样的将动态电路28A1和保持电路90直接连接的方式相比，越能更好发挥高速动作的效果。这是由于，条数越多节点N1的负载电容越大，关于输出节点N1和输出节点N2的电压转变时间，当连接在通常的保持电路(例如图1所示的保持电路)时，保持电路的输出信号的电压转变时间与节点N1和N2的电压转变时间成正比，因此变慢。

触发信号28A0在本实施方式中采用了经由动态电路28A1的构造，当利用数级缓冲器使时钟CLK延迟时，还反映出动态电路28A1的节点电容，因此能实现得到输出节点N1与输出节点N2的适当的电压差的最佳延迟值，且使晶体管数量减少，具有面积小和的功耗化的效果。

在动态电路28A1的输入数据信号数量少的情况下，也可以将时钟CLK直接用于差动放大电路28A的触发信号。

在本实施方式中，使用了具有选择图3(a)的多个数据信号中的任何一个的功能的动态电路28A1，但是具有仅传送1个数据信号的功能的动态电路等具有其他逻辑功能的动态电路也能发挥同样的效果。

保持电路90也可以如图29所示，只是将差动放大电路28A的一个输出作为输入，连接在n型晶体管28Q和p型晶体管28N的栅极上，在n型晶体管28Q和接地之间串联连接将差动放大电路28A的触发信号28A0作为栅极输入的n型晶体管28Q1。

除此之外，在本实施方式中，对于不具有图1所示的第三动态电路(非选择状态检测电路)1C的电路配置了差动放大电路28A，但是，不言而喻，对于具有图1等所示的第三动态电路(非选择状态检测电路)1C的电路也可以同样地配置差动放大电路28A。

(实施方式13)

图30示出本发明的实施方式13的半导体集成电路。本实施方式与图28所示的半导体集成电路相比不同之处在于，附加了当选择信号S0～SN均未选择数据信号D0～DN时保持保持电路90的数据内容的功能。

动态电路28A1C具有第三动态电路28A1CA和第四动态电路28A1CB。第三动态电路28A1CA仅输入选择信号S0～SN。第三动态电路28A1CA的输出节点A1C-2被输入到第四动态电路28A1CB，第四动态电路28A1CB的输出节点为节点N4。当选择信号S0～SN中一个以上进行了选择时，节点N4在时钟从低电平转变至高电平之后保持高电平。另外，节点A1C-2从高电平转变至低电平。当选择信号S0～SN均未选择时，节点N4在时钟从低电平转变至高电平之后从高电平转变至低电平，节点A1C-2保持高电平。当选择信号S0超过所期望的保持值后成为高电平时，节点A1C-2从高电平转变至低电平，但是节点N4原样保持低电平。节点AC1-2和节点N4传输到差动放大电路28A的2个串联连接的n型晶体管28A1、28AA的栅极上。因此，在选择信号未被触发的情况下，差动放大电路28A不被触发，节点OUT、OUTB依然为高电平，保持电路90的节点NQ不发生变化。

以上，如所说明的那样，能够实现在选择信号都未被触发时保持保持电路90的数据内容的功能。由此，在未选择多个数据中的数据时，即使在时钟发生了转变之后，也能够使保持电路90的数据信息保持在前一个值，与以往相比能够使数据和选择信号的准备时间缩短。

另外，在动态电路28A1和动态电路28AC1中，动态电路28AC1的负载电容较小，因此对于这两个动态电路的输出节点的电压转变而言，动态电路28AC1是较快的。因此，在动态电路28A1的输出节点N1、N2转变的过程中差动放大电路28A开始动作，因此具有即使在节点N1、N2间的电压差量小的情况下也能利用放大电路28A使该电压差高速放大的效果。另外，还具有可以无需特意形成图10那样的上下对称的布局的优点。

在本实施方式中，对于不具有图1所示的第三动态电路(非选择状态检测电路)1C的电路配置了差动放大电路28A，但是当然也可以对具有图1等所示的第三动态电路(非选择状态检测电路)1C的电路同样地配置差动放大电路28A。

(实施方式14)

图31示出本发明的实施方式14的半导体集成电路。本实施方式以图11所示的半导体集成电路的方式为前提，并且能用于以下情况的实施方式，即在物理设计半导体集成电路时，由于进行物理设计(布局设计)时的元件的高度的规格而无法实现图10那样的上下对称的布局。

在图31中，动态电路28A1具有第一动态电路28A1A和第二动态电路28A1B，输入数据信号D0～DN和选择信号S0～SN，输出节点N2和N1。另一方面，动态电路28A1C具有第三动态电路(非选择状态检测电路)28A1CA和第四动态电路28A1CB，仅输入选择信号S0～SN，输出节点N4、A1C-2的信号。在第一动态电路28A1A中，用于选择多个数据中的任何一个的N沟道晶体管即用于输入数据D、选择信号S及时钟CLK的晶体管的串联级数为3级，与此不同，第三动态电路(非选择状态检测电路)28A1CA中，用于检测多个选择信号全都没有选择数据的状态的晶体管即用于输入选择信号S和时钟CLK的晶体管的串联级数为2级，比第一动态电路28A1A中的上述串联级数(3级)少了一级。

在图31中，输出节点N2的反相数据和输出节点N1被输入“或非”电路30D，其节点OUTA30A连接在保持电路90的n型晶体管28Q的栅极上，输出节点N2连接在p型晶体管28N的栅极上。另外，输出节点N4的反相数据和输出节点A1C-2输入到“或非”电路30C，其节点OUT30B连接在N型晶体管28Q1的栅极上，其反相信号OUT30C连接在p型晶体管28N1的栅极上。N型晶体管28Q1、28Q串联连接，p型晶体管28N、28N1也串联连接，n型晶体管28Q和p型晶体管28N的漏极公共连接，其节点为NQ。

对上述结构的动作加以说明。时钟CLK为低电平时，动态电路28A1的节点N2和动态电路28A1的节点N4为高电平，节点OUT30A和OUT30B为低电平。

动态电路28A1被输入数据信号D0～DN和选择信号S0～SN。选择信号S0～SN中的一个以上被选择，数据信号D0～DN为高电平时，节点N2在时钟从低电平转变至高电平之后保持高电平。另外，节点N1从高电平转变至低电平。OUT30A从低电平转变至高电平。

在选择信号S0～SN中的任何一个均未选择的情况下，节点N2在时钟从低电平转变至高电平之后，从高电平转变至低电平，节点N1保持高电平。节点OUT30A保持低电平。数据信号和选择信号超过所期望的保持值之后，选择信号S0～SN中的任何一个变为高电平时，节点N1从高电平转变至低电平，但是节点N2依然保持低电平。即节点OUT30A依然保持高电平。

动态电路28A1C仅输入选择信号S0～SN。当选择信号S0～SN中的一个以上进行了选择时，节点N4在时钟从低电平转变至高电平之后，保持高电平。另外，节点A1C-2从高电平转变至低电平。节点OUT30B从低电平转变至高电平。

在选择信号S0～SN中的任何一个均未选择的情况下，节点N4在时钟从低电平转变至高电平之后，节点A1C-2保持高电平，因此从高电平转变至低电平。节点OUT30B保持低电平。选择信号S0超过所期望的保持值之后，例如成为高电平时，节点A1C-2从高电平转变至低电平，但是节点N4依然保持低电平。即节点OUT30B依然为低电平。因此，保持电路90在选择信号S0～SN都未被触发的情况下保持数据，在选择信号S0～SN的任何一个被触发的情况下输出数据信号D0～DN中被选择出的数据作为输出Q。

在动态电路28A1和动态电路28A1C中，动态电路28A1C的负载电容较小，因此对于这两个动态电路的输出节点的电压转变而言，动态电路28A1C比动态电路28A1快。因此，在动态电路28A1的输出节点N2和OUT30A转变前节点OUT30B和OUT30C发生转变或保持电位，因此能够在选择信号S0～SN均未被触发的情况下可靠地保持保持电路90中的数据。

如上所述，在动态电路28A1C中，也可以不进行需要虚设数据输入的晶体管的如图10那样的上下对称的物理设计(布局设计)(不需要对动态电路28A1C虚设数据输入的晶体管)，因此，能够使晶体管数量减少，使面积变小并实现低功耗。另外，动态电路28A1C的输出节点N4和节点A1C-2的充电时间也比动态电路28A1的输出节点N1、N2快，因此在时钟CLK从高电平转变至低电平时也难以在保持电路90中的节点NQ上产生短时脉冲波形干扰，具有难以引起半导体集成电路的误动作的效果。

另外，输入到p型晶体管28N1的栅极上的信号，是未被动态电路28A1C选择时为高电平、被选择时为低电平的逻辑结构的输出，能够以各种各样的逻辑结构使用节点N4和节点A1C-2来生成。

(实施方式15)

图32示出本发明的实施方式15的半导体集成电路。与图3(a)的不同之处在于，在第一动态电路28A1A的节点N1和第二动态电路28A1B的节点N2与保持电路90之间插入了准备吸收电路31A。

上述准备吸收电路31A包括开关电路31B、对节点21进行充电并将其保持在高电位电平的电路31C、n型晶体管31D。n型晶体管31D的栅极连接在节点N1上，n型晶体管31D的源极连接在节点N2上，n型晶体管31D的漏极连接在节点N21上。另外，开关电路31B由传输门构成，当节点N2变为低电平时，节点N21的电位经过由2个反相器31E1、31E2构成的缓存器31E和开关电路31B而传递至节点N2。节点N21在节点N2变为高电平后被充电。

使用图33的时序图说明准备吸收电路31A的动作。横轴为时间，纵轴为各信号、数据D、时钟CLK、节点N1、节点N2、节点N21、节点N22的电压值。

在图33(a)中，考虑如下情况，即时钟CLK为低电平时，数据D为低电平；时钟CLK从低电平转变至高电平后，数据D比规定的准备时间稍迟地从低电平转变至高电平。输出节点N1由于未遵守数据的准备时间，因此缓慢地从高电平转变至低电平。因此，输出节点N2从高电平转变至低电平。数据在规定的准备时间内到达时，原本输出节点N2必须保持高电平。之后，节点N22反相。在该时序图中，在节点N22反相期间，输出节点N1变为低电平，因此节点N21保持在高电平。因此，输出节点N2经由开关电路31B从低电平转变至高电平，保持电路90的输出Q输出高电平。图33(a)的虚线表示数据D比规定的准备时间大幅度延迟的情况，输出节点N2依然保持低电平，保持电路90的输出Q输出低电平，导致输出错误的数据。

在图33(b)中，考虑如下情况，即时钟CLK为低电平时，数据D为高电平，时钟CLK从低电平转变至高电平后，数据D比规定的准备时间稍迟地从高电平转变至低电平。节点N1由于未遵守数据D的准备时间，因此缓慢地从高电平转变至低电平。原本输出节点N2必须保持高电平。因此，节点N2从高电平缓慢地转变至低电平。原本输出节点N2必须急剧地转变至低电平。在该时序图中，在输出节点N1从高电平缓慢转变至低电平的期间，数据D转变至低电平，因此利用输出节点N1的保持电路，节点N1从中间电位缓慢地转变至高电平。之后，节点N22反相。在节点N22反相期间，输出节点N1变为高电平，因此节点N21从高电平转变至低电平。因此，输出节点N2经由开关电路31B原样保持低电平，保持电路90的输出为低电平。图33(b)的虚线表示数据D比规定的准备时间大幅度延迟的情况，此时输出节点N2依然保持高电平，保持电路90的输出Q输出高电平，导致输出错误的数据。

如上所述，即使数据D稍微违反准备时间，也能利用准备吸收电路31A使输出Q表示正常的值，因此能够实现足以应对处理偏差、电源电压变动等的电路。

如图34所示，将本实施方式的准备吸收电路31A的n型晶体管31D的源极连接在输出节点N2上，但是也可以连接在源极与接地连接的n型晶体管33E的漏极上。另外，也可以将利用反相器33C、33B使时钟CLK进一步延迟的信号线连接在n型晶体管33E的栅极上。此时，动态节点N21仅通过由使时钟延迟的信号线所控制的开关元件连接在输出节点N2上。由此，数据D比规定的准备时间稍迟地从低电平转变至高电平时，节点N2被快速充电，输出Q的电压转变也将变快。另外，也可以将输出节点N2的反相输出连接在上述N型晶体管33E的栅极上。

另外，也可以对n型晶体管33E的栅极利用精度更高地遵守数据的保持时间约束的时钟和相位不同的时钟。由此，具有能够在数据D的保持时间结束之前消除数据D的准备时间的违反的效果。可以通过使时钟CLK的占空比(高电平期间与低电平期间的比率)变化，使用该时钟的反相输出来生成所述那样的相位不同的时钟。

在本实施方式中，使用了具有图3(a)的由多个选择信号选择多个数据信号中的任一者的功能的动态电路28A1，但是具有仅传送1个数据信号的功能的动态电路等具有其他功能的逻辑功能的动态电路也能够发挥同样的效果。

另外，在本实施方式中，对于不具有图1所示的第三动态电路(非选择状态检测电路)1C的电路配置了准备吸收电路31A，但是当然也可以对具有图1等示出的第三动态电路(非选择状态检测电路)1C的电路同样地配置准备吸收电路31A。

产业上的可利用性

如上所述，在本发明中，即使处于选择信号均未被触发而所有数据都未被选择的状态下，也能够将保持电路的输出信号很好地保持为上次的值，因此作为带有数据选择功能的动态式触发电路等是有用的。

另外，在本发明中，在输入的数据已经与来自保持电路的输出信号的值一致的情况下，能够强制性地使动态式触发电路的至少一部分动作停止，因此有效地适用于抑制多余的动作来进一步降低功耗的半导体集成电路等。

Claims

1.一种半导体集成电路，输入时钟、多个数据以及选择上述各个数据的多个选择信号，当上述时钟转变时，将由上述选择信号选择出的1个数据输出到保持电路，其特征在于，

其包括：用于检测上述多个选择信号均未选择上述多个数据中的任何一个的状态的非选择状态检测电路，

当在上述非选择状态检测电路中检测出上述多个选择信号均未选择上述多个数据中任何一个的状态时，通过防止上一次选择出的数据发生变化来保持上述保持电路的输出数据，

并且，上述半导体集成电路被用于预定电路。

2.根据权利要求1所述的半导体集成电路，其特征在于：

上述预定电路是数据通路中的发送通路。

3.根据权利要求1所述的半导体集成电路，其特征在于：

上述预定电路是纵横总线接线器。

4.根据权利要求1所述的半导体集成电路，其特征在于：

上述预定电路是可重新配置的处理部件的输入部。

5.根据权利要求1所述的半导体集成电路，其特征在于，

还包括：

第一动态电路，输入上述多个数据和上述多个选择信号，由上述多个选择信号来选择上述多个数据中的任何一个；

第二动态电路，将上述第一动态电路的输出作为输入；以及

差动放大电路，由上述时钟进行触发，输入上述第一动态电路的输出和上述第二动态电路的输出，并对上述两个输入的电压差进行放大，

其中，上述差动放大电路的输出被输入到上述保持电路。

6.根据权利要求1所述的半导体集成电路，其特征在于，

还包括：

第二动态电路，将上述第一动态电路的输出作为输入；

第三动态电路，输入上述多个选择信号，确定上述多个选择信号中的任何一个是否被触发；

第四动态电路，将上述第三动态电路的输出作为输入；以及

差动放大电路，由上述第四动态电路的输出或上述第三动态电路的反相输出来进行触发，对上述第一动态电路的输出与上述第二动态电路的输出的电压差进行放大，

其中，上述差动放大电路的输出被输入到上述保持电路。

7.根据权利要求1所述的半导体集成电路，其特征在于，

其还包括：第一动态电路，输入上述多个数据和上述多个选择信号，由上述多个选择信号来选择上述多个数据中的任何一个，为选择上述多个数据中的任何一个而串联连接的晶体管的串联级数为预定级数，

上述非选择状态检测电路中的、为检测上述多个选择信号均未选择上述多个数据中任何一个的状态而串联连接的晶体管的串联级数，比上述第一动态电路的预定级数少至少一级。

8.根据权利要求1所述的半导体集成电路，其特征在于，

其还包括：

第二动态电路，将上述第一动态电路的输出作为输入；以及

堆备吸收电路，配置在上述第二动态电路和上述保持电路之间，吸收上述多个数据中的由上述多个选择信号所选择的数据的准备延迟。

9.根据权利要求8所述的半导体集成电路，其特征在于：

上述第二动态电路的输出被输入到上述保持电路，

准备吸收电路由使上述时钟延迟了预定时间的延迟时钟信号来触发，输入上述第一动态电路的输出，并且该准备吸收电路的输出侧经过由上述延迟时钟信号所控制的开关电路而连接在上述第二动态电路的输出侧上。

10.根据权利要求8所述的半导体集成电路，其特征在于：

上述第二动态电路的输出被输入到上述保持电路，

准备吸收电路由上述第二动态电路的输出信号来触发，输入上述第一动态电路的输出，并且该准备吸收电路的输出侧经过缓存器和由上述第二动态电路的输出信号所控制的开关电路而连接在上述第二动态电路的输出侧上。