CN108375724A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN108375724A
CN108375724A CN201810095346.2A CN201810095346A CN108375724A CN 108375724 A CN108375724 A CN 108375724A CN 201810095346 A CN201810095346 A CN 201810095346A CN 108375724 A CN108375724 A CN 108375724A
Authority
CN
China
Prior art keywords
ray method
protection circuit
undefined
semiconductor device
tested trial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810095346.2A
Other languages
English (en)
Other versions
CN108375724B (zh
Inventor
赵俊佑
权润周
金相佑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108375724A publication Critical patent/CN108375724A/zh
Application granted granted Critical
Publication of CN108375724B publication Critical patent/CN108375724B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318314—Tools, e.g. program interfaces, test suite, test bench, simulation hardware, test compiler, test program languages
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3209—Monitoring remote activity, e.g. over telephone lines or network connections
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test

Abstract

本发明提供一种半导体装置，可在确保半导体装置正常工作的同时降低半导体装置的功耗以及热量产生。一种半导体装置包括：受测试设计；处理核心，被配置成执行测试软件以确定所述受测试设计的最佳工作电压；以及保护电路，被配置成阻止在所述处理核心执行所述测试软件的同时由所述受测试设计产生的未定义信号的传输。

Description

半导体装置
本申请主张在2017年2月1日在韩国知识产权局提出申请的韩国专利申请第10-2017-0014217号的优先权、以及基于35U.S.C.§119而自所述韩国专利申请衍生出的所有权利，所述韩国专利申请的公开内容全文并入本申请供参考。
技术领域
本发明涉及一种半导体装置。
背景技术
例如系统芯片(System-on-Chip，SoC)装置等半导体装置包括各种元件(例如，处理核心、存储器控制器等)，且通过从外部源接收电源电压来被驱动。向半导体装置提供的电源电压一般来说被确定成具有预定裕量，这是由于考虑到各种环境条件，除非向半导体装置供应足以使半导体装置正常工作的电源电压，否则可能会出现系统故障。
然而，随着电源电压的裕量增大，由半导体装置所不必要地消耗的电力量可增加，且由半导体装置产生的热量也可增加。为解决这一问题，需要准确地确定半导体装置的最佳工作电压，从而使得半导体装置可稳定地工作且可使电源电压的裕量最小化。
发明内容
本发明的一些示例性实施例提供一种半导体装置，所述半导体装置能够执行测试以确定最佳工作电压，且也能够阻止可在测试期间产生的未定义信号的影响，所述最佳工作电压可在确保半导体装置正常工作的同时降低半导体装置的功耗以及热量产生。
然而，本发明的示例性实施例并非仅限于本文中所述的实施例。通过参照以下给出的本发明的详细说明，对本发明所属领域中的普通技术人员来说，本发明的以上及其他示例性实施例将变得更显而易见。
根据本发明的一些示例性实施例，提供一种半导体装置，所述半导体装置包括：受测试设计(design under test，DUT)；处理核心，执行测试软件，所述测试软件用于确定所述受测试设计的最佳工作电压；以及保护电路，阻止在所述测试软件执行期间由所述受测试设计产生的未定义信号的传输。
根据本发明的其他示例性实施例，提供一种半导体装置，所述半导体装置包括：受测试设计；第一保护电路，被配置成阻止在用于确定所述受测试设计的最佳工作电压的测试期间由所述受测试设计产生的第一未定义信号；以及第二保护电路，被配置成阻止在所述测试期间由所述受测试设计产生的第二未定义信号。
根据本发明的另一些示例性实施例，提供一种测试半导体装置的方法，所述方法包括：执行测试软件，以确定受测试设计的最佳工作电压；驱动保护电路，以阻止在所述测试软件的所述执行期间由所述受测试设计产生的未定义信号的传输；通过向所述受测试设计施加第一电压来执行第一测试；以及在所述受测试设计未能通过所述第一测试时通过向所述受测试设计施加第二电压来执行第二测试，所述第二电压高于所述第一电压。
根据本发明的其他示例性实施例，提供一种半导体装置，所述半导体装置包括：处理核心，被配置成执行测试软件以确定受测试设计(DUT)的最佳工作电压；以及至少一个保护电路，被配置成阻止在所述测试软件的执行期间由所述受测试设计产生的未定义信号。
通过阅读以下详细说明、图式及权利要求书，其他特征及示例性实施例可显而易见。
附图说明
通过参照附图详细阐述本发明的一些示例性实施例，本发明的以上及其它示例性实施例及特征将变得更显而易见，在附图中：
图1是根据本发明一些示例性实施例的半导体系统的方块图。
图2是根据本发明其他示例性实施例的半导体系统的方块图。
图3是根据本发明其他示例性实施例的半导体系统的方块图。
图4是根据本发明其他示例性实施例的半导体系统的方块图。
图5是根据本发明其他示例性实施例的半导体系统的方块图。
图6是说明根据本发明一些示例性实施例的测试半导体装置的方法的流程图。
[符号的说明]
1、2、3、4、5：半导体系统
10：系统芯片
20：动态随机存取存储器
30：电压供应电路
100：处理核心
110：受测试设计
112：保护电路
114：保护电路
120：动态随机存取存储器控制器
130：电压控制器
140：共用逻辑
150：总线
160：第一区
170：第二区
200：测试软件
RST：复位信号
S601、S603、S605、S607、S609、S611、S613：步骤
具体实施方式
图1是根据本发明示例性实施例的半导体系统的方块图。
参照图1，半导体系统1包括系统芯片(SoC)10、动态随机存取存储器(DynamicRandom Access Memory，DRAM)20及电压供应电路30。
系统芯片10是将具有多个功能的系统实现为单个芯片的半导体装置。在一些示例性实施例中，系统芯片10可为用于移动装置的应用处理器，但本发明并非仅限于此。
动态随机存取存储器20存储将由系统芯片10执行或处理的软件及数据。在图1中示出动态随机存取存储器20，但本发明并非仅限于此。根据半导体系统1的实现方式的用途，可由另一个易失性存储器装置来取代动态随机存取存储器20。在一些示例性实施例中，动态随机存取存储器20存储测试软件200(此后将结合本发明的发明概念对其加以阐述)，且系统芯片10可执行测试软件200。
电压供应电路30向系统芯片10供应电压。系统芯片10将由电压供应电路30供应的电压用于各种用途。举例来说，系统芯片10可使用由电压供应电路30供应的电压作为用于使在系统芯片10中实现的各种电路工作的电压或者作为用于提供在执行测试来得出受测试设计(DUT)的最佳工作电压时所需要的测试电压的电压，此后将对其加以阐述。
图2是根据本发明其他示例性实施例的半导体系统的方块图。
参照图2，半导体系统2包括系统芯片10，且系统芯片10包括处理核心100、受测试设计110、保护电路112、动态随机存取存储器控制器120、电压控制器130及共用逻辑140。处理核心100、受测试设计110、保护电路112及动态随机存取存储器控制器120可通过总线150电连接到彼此，且可因此向彼此传输数据或从彼此接收数据。
处理核心100可控制在系统芯片10中实现的各种元件且可执行存储在动态随机存取存储器20中的软件。具体来说，处理核心100可执行测试软件200以确定受测试设计110的最佳工作电压，此后将对其加以阐述。在一些示例性实施例中，处理核心100可被实现为单核心或多核心。
受测试设计110是将接受测试的电路元件。本文所用用语“测试”可表示例如用于确定受测试设计110的最佳工作电压的测试，但本发明并非仅限于此。也就是说，本文所用用语“测试”可包括具有各种其他用途的测试。在一些示例性实施例中，可通过接收复位信号RST来对受测试设计110进行复位。受测试设计110可从系统芯片10的另一个元件接收复位信号RST，或者经由系统芯片10的输入/输出(input/output，I/O)引脚从外部源接收复位信号RST。
动态随机存取存储器控制器120可控制动态随机存取存储器20且可作为系统芯片10与动态随机存取存储器20之间的输入/输出接口工作。举例来说，动态随机存取存储器控制器120可从处理核心100接收存储器存取命令且可根据存储器存取命令来对动态随机存取存储器20进行存取。动态随机存取存储器控制器120也可向处理核心100提供从动态随机存取存储器20接收的数据。
电压控制器130使用由电压供应电路30供应的电压产生用于驱动受测试设计110的测试电压。可使用所述测试电压来确定可在确保受测试设计110正常工作的同时使受测试设计110的功耗以及热量产生最小化的受测试设计110的最佳工作电压，且此后将对其加以阐述。
共用逻辑140可为电连接到受测试设计110以交换数据或信号的任何电路。具体来说，共用逻辑140被定义成与总线150区别开。举例来说，总线150可根据预定的总线协议来提供用于传送数据的连接，而共用逻辑140可以并不具体限制于总线协议的方式来提供用于传送数据的连接。
为确定可在确保受测试设计110正常工作的同时使受测试设计110的功耗以及热量产生最小化的受测试设计110的最佳工作电压，测试软件200会逐渐增大从电压控制器130施加到受测试设计110的测试电压的电平。更具体来说，从电压控制器130施加到受测试设计110的测试电压从使受测试设计110能够工作的被称为理论最小电平的电平逐渐增大到足以使得实现受测试设计110的实际正常工作的电平。所述足以使得实现受测试设计110的实际正常工作的电平可为在考虑到各种环境因素、条件及受测试设计110的工作变量的情况下确保受测试设计110的正常工作具有足够裕量的电压。
测试软件200在向受测试设计110施加电平逐渐增大的测试电压的同时反复地测试受测试设计110的工作。然后，响应于得出足以使得实现受测试设计110的实际工作的电平，测试软件200可将所得出的电压确定为受测试设计110的最佳工作电压。此后将参照图6阐述测试软件200的测试方法。
在测试软件200的执行期间，受测试设计110可能会产生未定义信号。响应于由受测试设计110产生的未定义信号被传输到例如总线150，系统芯片10的经由总线150接收到未定义信号的其他元件可能以非预期的方式工作，且结果，系统芯片10可出现故障或可被损坏。
为防止这种问题，系统芯片10包括保护电路112。保护电路112在测试软件200的执行期间阻止从受测试设计110传输未定义信号。在一些示例性实施例中，保护电路112可在测试软件200测试受测试设计110之前进入工作状态。
在一些示例性实施例中，保护电路112可将未定义信号的产生通知测试软件200。当被通知未定义信号的产生时，测试软件200可在产生未定义信号的条件下停止测试受测试设计110。
更具体来说，保护电路112可阻止在测试软件200的执行期间由受测试设计110产生的未定义信号中的未定义总线信号传输到总线150。未定义总线信号可为未在总线协议中定义但会影响连接到总线150的元件的工作的总线信号。
举例来说，未定义总线信号可为具有未在半导体系统2中定义的总线事务类型(bus transaction type)的总线信号，且保护电路112可阻止这种类型的总线信号传输到总线150，从而防止连接到总线150的元件出现故障。
在另一个实例中，未定义总线信号可为对尚未得到分配的存储器区进行存取的总线信号，且保护电路112可阻止这种类型的总线信号传输到总线150，从而防止连接到总线150的元件出现故障。
在此实例中，具体来说，保护电路112可将对尚未得到分配的存储器区进行存取的未定义总线信号的产生通知测试软件200。当被通知对动态随机存取存储器20中的尚未得到分配的存储器区进行存取的未定义总线信号的产生时，测试软件200可在产生未定义信号的条件下停止测试受测试设计110，从而保护动态随机存取存储器20中的尚未得到分配的存储器区并减少执行不必要的测试所花费的时间量。
在另一个实例中，保护电路112可清空已被输出到总线150上、但尚未接收到任何响应的总线事务。
在本示例性实施例中，保护电路112可配置在受测试设计110与总线150之间以阻止在测试软件200的执行期间由受测试设计110产生的未定义总线信号的传输，但保护电路112的布置方式也可有所变化。
根据本示例性实施例，可容易地确定可在确保受测试设计110正常工作的同时使受测试设计110的功耗以及热量产生最小化的受测试设计110的最佳工作电压。另外，可阻止在用于确定受测试设计110的最佳工作电压的测试期间可能产生的未定义总线信号的影响。
图3是根据本发明其他示例性实施例的半导体系统的方块图。
参照图3，半导体系统3包括系统芯片10，且系统芯片10包括处理核心100、受测试设计110、保护电路114、动态随机存取存储器控制器120、电压控制器130及共用逻辑140。处理核心100、受测试设计110、保护电路114及动态随机存取存储器控制器120可通过总线150电连接到彼此，且可因此向彼此传输数据或从彼此接收数据。以上已参照图2阐述了处理核心100、受测试设计110、动态随机存取存储器控制器120、电压控制器130及共用逻辑140，且因此将不再对其予以详细说明。
为确定可在确保受测试设计110正常工作的同时使受测试设计110的功耗以及热量产生最小化的受测试设计110的最佳工作电压，测试软件200会逐渐增大从电压控制器130向受测试设计110施加的测试电压的电平。更具体来说，从电压控制器130向受测试设计110施加的测试电压从使受测试设计110能够工作的被称为理论最小电平的电平逐渐增大到足以使得实现受测试设计110的实际正常工作的电平。
测试软件200在向受测试设计110施加电平逐渐增大的测试电压的同时反复地测试受测试设计110的工作。然后，响应于得出足以使得实现受测试设计110的实际工作的电平，测试软件200可将所得出的电压确定为受测试设计110的最佳工作电压。此后将参照图6阐述测试软件200的测试方法。
在测试软件200的执行期间，受测试设计110可能会产生未定义信号。响应于由受测试设计110产生的未定义信号被传输到例如共用逻辑140，共用逻辑140中所包含的元件或系统芯片10的经由共用逻辑140接收到未定义信号的其他元件可能以非预期的方式工作，且结果，系统芯片10可出现故障或可被损坏。
为防止这种问题，系统芯片10包括保护电路114。保护电路114阻止在测试软件200的执行期间从受测试设计110传输未定义信号。在一些示例性实施例中，保护电路114可在测试软件200测试受测试设计110之前进入工作状态。
在一些示例性实施例中，保护电路114可将未定义信号的产生通知测试软件200。当被通知未定义信号的产生时，测试软件200可在产生未定义信号的条件下停止测试受测试设计110。
更具体来说，保护电路114可阻止在测试软件200的执行期间由受测试设计110产生的未定义信号中的未定义边带信号(undefined sideband signal)传输到共用逻辑140。与以上参照图2阐述的未定义总线信号不同，未定义边带信号既不是总线信号也不是在半导体系统3中定义的信号，而是影响系统芯片10的元件的工作的信号。
举例来说，未定义边带信号可为未在半导体系统2中定义、但会影响连接到共用逻辑140的元件的工作的信号，且保护电路114可阻止这种类型的未定义边带信号传输到共用逻辑140，从而防止共用逻辑140中所包括的元件或连接到共用逻辑140的元件出现故障。
在本示例性实施例中，保护电路114可配置在受测试设计110与共用逻辑140之间以阻止在测试软件200的执行期间由受测试设计110产生的未定义边带信号的传输，但保护电路114的布置方式可有所变化。
保护电路114可被配置成将受测试设计110的一些端口固定成预定值或设定值。也就是说，将仅在测试期间使用的端口(例如，在总线事务中使用的端口)激活，且将其他端口(例如，输出边带信号的端口)固定成预定值或设定值且因而将其去激活。这样一来，可防止从受测试设计110输出未定义边带信号。
根据本示例性实施例，可容易地确定可在确保受测试设计110正常工作的同时使受测试设计110的功耗以及热量产生最小化的受测试设计110的最佳工作电压。另外，可阻止在用于确定受测试设计110的最佳工作电压的测试期间可能产生的未定义边带信号的影响。
图4是根据本发明另一个示例性实施例的半导体系统的方块图。
参照图4，半导体系统4包括系统芯片10，且系统芯片10包括处理核心100、受测试设计110、保护电路112、保护电路114、动态随机存取存储器控制器120、电压控制器130及共用逻辑140。处理核心100、受测试设计110、保护电路112及动态随机存取存储器控制器120可通过总线150电连接到彼此，且可因此向彼此传输数据或从彼此接收数据。以上已参照图2阐述了处理核心100、受测试设计110、动态随机存取存储器控制器120、电压控制器130及共用逻辑140，且因此，将不再对其予以详细说明。
在测试软件200的执行期间，受测试设计110可能会产生未定义信号。系统芯片10的接收到未定义信号的元件可能以非预期的方式工作，且结果，系统芯片10可出现故障或可被损坏。为防止这种问题，系统芯片10包括保护电路112及保护电路114。
在本示例性实施例中，未定义信号可包括第一未定义信号及第二未定义信号。保护电路112可阻止在用于确定受测试设计110的最佳工作电压的测试期间产生的第一未定义信号的传输，且保护电路114可阻止同样在用于确定受测试设计110的最佳工作电压的测试期间产生的第二未定义信号的传输。
第一未定义信号可包括以上参照图2所阐述的未定义总线信号，且保护电路112可阻止未定义总线信号向总线150的传输。第二未定义信号可包括以上参照图2所阐述的未定义边带信号，且保护电路114可阻止未定义边带信号向共用逻辑140的传输。
在一些示例性实施例中，保护电路112及保护电路114可在测试软件200测试受测试设计110之前进入工作状态。
在一些示例性实施例中，保护电路112及保护电路114可将第一未定义信号及第二未定义信号的产生通知测试软件200。当被通知第一未定义信号及第二未定义信号的产生时，测试软件200可在产生第一未定义信号及第二未定义信号的条件下停止测试受测试设计110。
在本示例性实施例中，保护电路112可配置在受测试设计110与总线150之间以阻止在测试软件200的执行期间由受测试设计110产生的第一未定义信号的传输，但保护电路112的布置方式可有所变化。
在本示例性实施例中，保护电路114可配置在受测试设计110与共用逻辑140之间以阻止在测试软件200的执行期间由受测试设计110产生的第二未定义信号的传输，但保护电路114的布置方式可有所变化。
根据本示例性实施例，可容易地确定可在确保受测试设计110正常工作的同时使受测试设计110的功耗以及热量产生最小化的受测试设计110的最佳工作电压。另外，可阻止在用于确定受测试设计110的最佳工作电压的测试期间可能产生的未定义信号的影响。
图5是根据本发明其他示例性实施例的半导体系统的方块图。
参照图5，半导体系统5包括系统芯片10，且系统芯片10包括处理核心100、受测试设计110、保护电路112、保护电路114、电压控制器130、第一区160及第二区170。以上已参照图2阐述了处理核心100、受测试设计110及电压控制器130，且因此，将不再对其予以详细说明。
在测试软件200的执行期间，受测试设计110可能会产生未定义信号。系统芯片10的接收到未定义信号的元件可能以非预期的方式工作，且结果，系统芯片10可出现故障或可被损坏。为防止这种问题，系统芯片10包括保护电路112及保护电路114。
在本示例性实施例中，未定义信号可包括第一未定义信号及第二未定义信号。保护电路112可阻止在用于确定受测试设计110的最佳工作电压的测试期间产生的第一未定义信号传输到第一区160，且保护电路114可阻止同样在用于确定受测试设计110的最佳工作电压的测试期间产生的第二未定义信号传输到第二区170。
第一未定义信号可包括以上参照图2所阐述的未定义总线信号，且第一区160可包括但不限于图2所示总线150。作为另外一种选择，第一区160可包括任意电路。
第二未定义信号可包括以上参照图2所阐述的未定义边带信号，且第二区170可包括但不限于图3所示共用逻辑140。作为另外一种选择，第二区170可包括任意电路。
在一些示例性实施例中，保护电路112及保护电路114可在测试软件200测试受测试设计110之前进入工作状态。
在一些示例性实施例中，保护电路112及保护电路114可将第一未定义信号及第二未定义信号的产生通知测试软件200。当被通知第一未定义信号及第二未定义信号的产生时，测试软件200可在产生第一未定义信号及第二未定义信号的条件下停止测试受测试设计110。
在一些示例性实施例中，保护电路112可配置在受测试设计110与第一区160之间以阻止在测试软件200的执行期间由受测试设计110产生的第一未定义信号的传输，但保护电路112的布置方式可有所变化。
在一些示例性实施例中，保护电路114可配置在受测试设计110与第二区170之间以阻止在测试软件200的执行期间由受测试设计110产生的第二未定义信号的传输，但保护电路114的布置方式可有所变化。
根据本示例性实施例，可容易地确定可在确保受测试设计110正常工作的同时使受测试设计110的功耗以及热量产生最小化的受测试设计110的最佳工作电压。另外，可阻止在用于确定受测试设计110的最佳工作电压的测试期间可能产生的未定义信号的影响。
图6是说明根据本发明一些示例性实施例的测试半导体装置的方法的流程图。
参照图6，准备并执行测试软件200(S601)，测试软件200用于确定受测试设计110的最佳工作电压。
之后，对用于确定受测试设计110的最佳工作电压的测试进行设定(S603)。在S603中，可驱动保护电路112及保护电路114，保护电路112及保护电路114阻止在测试软件200的执行期间可由受测试设计110产生的未定义信号的传输。
举例来说，保护电路112可阻止由受测试设计110产生的未定义信号中的未定义总线信号传输到总线150。
举例来说，保护电路114可阻止由受测试设计110产生的未定义信号中的未定义边带信号传输到共用逻辑140。
在保护电路112及保护电路114开始工作之后，通过向受测试设计110施加测试电压来执行电压校准测试(S605)。举例来说，通过向受测试设计110施加第一电压来执行第一测试。
检查第一测试的结果(S607)。如果第一测试的结果表明受测试设计110未能通过第一测试，则使用图2所示复位信号RST来对受测试设计110进行复位及恢复(S609)。一旦受测试设计110恢复，所述方法便返回到S603以使得可执行另一个测试，例如第二测试。
在一些示例性实施例中，受测试设计110可从系统芯片10的另一个元件接收复位信号RST，或者通过系统芯片10的输入/输出引脚来从外部源接收复位信号RST。
也就是说，在S605中，可通过向受测试设计110施加第二电压来执行第二测试，所述第二电压高于所述第一电压。
检查第二测试的结果(S607)。如果第二测试的结果表明受测试设计110未能通过第二测试，则再次使用复位信号RST来对受测试设计110进行复位及恢复，并执行另一个测试。
如果第一测试的结果表明受测试设计110已通过第一测试，判断是否为最后一个测试例(S611)，如果是最后一个测试例，则将第一电压确定为受测试设计110的最佳工作电压(S613)。如果受测试设计110未能通过第一测试、但通过第二测试，则将第二电压确定为受测试设计110的最佳工作电压(S613)。
之后，完成受测试设计110的测试，且将控制权移交到操作系统(OperatingSystem，OS)(S613)。
根据本示例性实施例，可容易地确定可在确保受测试设计110正常工作的同时使受测试设计110的功耗以及热量产生最小化的受测试设计110的最佳工作电压。另外，可阻止在用于确定受测试设计110的最佳工作电压的测试期间可能产生的未定义信号的影响。
尽管已出于说明目的公开了本发明的一些示例性实施例，然而所属领域中的技术人员应理解，在不背离所附权利要求书中所公开的本发明的范围及精神的条件下，可作出各种修改、增添、及替代。

Claims (20)

1.一种半导体装置，其特征在于，包括：
受测试设计；
处理核心，被配置成执行测试软件以确定所述受测试设计的最佳工作电压；以及
保护电路，被配置成阻止在所述处理核心执行所述测试软件的同时由所述受测试设计产生的未定义信号。
2.根据权利要求1所述的半导体装置，其特征在于，
所述受测试设计及所述处理核心通过总线进行电连接，
所述未定义信号包括未定义总线信号，且
所述保护电路被配置成阻止在所述处理核心执行所述测试软件的同时所述未定义总线信号传输到所述总线。
3.根据权利要求2所述的半导体装置，其特征在于，所述保护电路电连接在所述受测试设计与所述总线之间。
4.根据权利要求1所述的半导体装置，其特征在于，
所述受测试设计电连接到共用逻辑，
所述未定义信号包括未定义边带信号，且
所述保护电路被配置成阻止在所述处理核心执行所述测试软件的同时所述未定义边带信号传输到所述共用逻辑。
5.根据权利要求4所述的半导体装置，其特征在于，所述保护电路电连接在所述受测试设计与所述共用逻辑之间。
6.根据权利要求4所述的半导体装置，其特征在于，所述保护电路被配置成通过将所述受测试设计的一部分端口固定成设定值来阻止所述未定义边带信号传输到所述共用逻辑。
7.根据权利要求1所述的半导体装置，其特征在于，所述保护电路被配置成在所述处理核心执行所述测试软件以测试所述受测试设计之前进入工作状态。
8.根据权利要求1所述的半导体装置，其特征在于，所述保护电路被配置成将所述未定义信号的产生通知所述处理核心。
9.根据权利要求8所述的半导体装置，其特征在于，所述测试软件包括用于响应于将所述未定义信号的产生通知所述处理核心来停止测试所述受测试设计的指令。
10.根据权利要求1所述的半导体装置，其特征在于，还包括：
电压控制器，被配置成向所述受测试设计提供测试电压。
11.一种半导体装置，其特征在于，包括：
受测试设计；
第一保护电路，被配置成阻止在用于确定所述受测试设计的最佳工作电压的测试期间由所述受测试设计产生的第一未定义信号；以及
第二保护电路，被配置成阻止在所述测试期间由所述受测试设计产生的第二未定义信号。
12.根据权利要求11所述的半导体装置，其特征在于，
所述第一未定义信号包括未定义总线信号，且
所述第一保护电路被配置成阻止所述未定义总线信号传输到所述半导体装置的第一区。
13.根据权利要求12所述的半导体装置，其特征在于，
所述第一区包括总线，且
所述第一保护电路电连接在所述受测试设计与所述总线之间。
14.根据权利要求11所述的半导体装置，其特征在于，
所述第二未定义信号包括未定义边带信号，且
所述第二保护电路被配置成阻止所述未定义边带信号传输到所述半导体装置的第二区。
15.根据权利要求14所述的半导体装置，其特征在于，
所述第二区包括共用逻辑，且
所述第二保护电路电连接在所述受测试设计与所述共用逻辑之间。
16.根据权利要求15所述的半导体装置，其特征在于，所述第二保护电路被配置成通过将所述受测试设计的一部分端口固定成设定值来阻止所述未定义边带信号传输到所述共用逻辑。
17.根据权利要求11所述的半导体装置，其特征在于，所述第一保护电路及所述第二保护电路被配置成在测试开始之前进入工作状态。
18.一种半导体装置，其特征在于，包括：
处理核心，被配置成执行测试软件以确定受测试设计的工作电压；以及
至少一个保护电路，被配置成阻止在所述测试软件的执行期间由所述受测试设计产生的未定义信号。
19.根据权利要求18所述的半导体装置，其特征在于，还包括：
总线，被配置成从所述受测试设计及所述处理核心接收信号，
其中
所述处理核心被配置成通过所述总线与所述受测试设计进行通信，且
所述至少一个保护电路包括第一保护电路，所述第一保护电路被配置成阻止由所述受测试设计产生的未定义总线信号到达所述总线。
20.根据权利要求18所述的半导体装置，其特征在于，还包括：
共用逻辑，被配置成与所述受测试设计交换数据或信号，
其中，
所述至少一个保护电路包括第二保护电路，所述第二保护电路被配置成阻止由所述受测试设计产生的边带信号到达所述共用逻辑。
CN201810095346.2A 2017-02-01 2018-01-31 半导体装置 Active CN108375724B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0014217 2017-02-01
KR1020170014217A KR20180089632A (ko) 2017-02-01 2017-02-01 반도체 장치 및 반도체 장치의 테스트 방법

Publications (2)

Publication Number Publication Date
CN108375724A true CN108375724A (zh) 2018-08-07
CN108375724B CN108375724B (zh) 2022-03-01

Family

ID=62979760

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810095346.2A Active CN108375724B (zh) 2017-02-01 2018-01-31 半导体装置

Country Status (4)

Country Link
US (2) US11054462B2 (zh)
KR (1) KR20180089632A (zh)
CN (1) CN108375724B (zh)
TW (1) TWI775786B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113407408A (zh) * 2021-06-11 2021-09-17 海光信息技术股份有限公司 数据传输规则验证方法、装置、设备和存储介质

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1519859A (zh) * 2000-08-09 2004-08-11 富士通株式会社 半导体存储器件及其控制方法
CN1811726A (zh) * 2005-01-24 2006-08-02 惠普开发有限公司 用于总线验证的片上电路
CN101005207A (zh) * 2007-01-05 2007-07-25 华中科技大学 一种用于电源芯片的输出电压状态指示电路
CN101091314A (zh) * 2005-10-18 2007-12-19 松下电器产业株式会社 半导体集成电路
CN101176009A (zh) * 2005-05-12 2008-05-07 国际商业机器公司 确定最小操作电压的自测试电路
CN101173972A (zh) * 2006-10-31 2008-05-07 国际商业机器公司 用于测试确定电子设备中的最小运行电压的方法和装置
CN101247079A (zh) * 2007-02-17 2008-08-20 精工电子有限公司 半导体装置
US20090113245A1 (en) * 2007-10-30 2009-04-30 Teradyne, Inc. Protocol aware digital channel apparatus
CN101903865A (zh) * 2007-10-30 2010-12-01 泰拉丁公司 测试可重新配置测试器的方法
CN102148174A (zh) * 2010-12-24 2011-08-10 良率国际贸易（上海）有限公司 半导体缺陷信号抓取与统计系统及方法
US20120323506A1 (en) * 2010-11-23 2012-12-20 Andrew Payshin King Semiconductor Defect Signal Capturing and Statistical System and Method
CN102947719A (zh) * 2010-06-18 2013-02-27 阿尔卡特朗讯 用于提供扫描链安全性的方法及设备
CN104050063A (zh) * 2013-03-12 2014-09-17 鸿富锦精密工业（深圳）有限公司 Cpu电压检测装置和方法
CN104103311A (zh) * 2013-04-10 2014-10-15 爱思开海力士有限公司 包括加电复位电路的半导体器件及其操作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001034502A (ja) * 1999-07-23 2001-02-09 Hitachi Ltd 情報処理装置およびその電圧制御方法
US7112979B2 (en) * 2002-10-23 2006-09-26 Intel Corporation Testing arrangement to distribute integrated circuits
WO2005041007A1 (en) 2003-10-22 2005-05-06 Koninklijke Philips Electronics N.V. A method and a system for powering an integrated circuit, and an integrated circuit especially designed to be used therein
US7030794B2 (en) * 2003-11-12 2006-04-18 General Dynamics Advanced Information Systems, Inc. System, method, and software for testing electrical devices
US7577859B2 (en) 2004-02-20 2009-08-18 International Business Machines Corporation System and method of controlling power consumption in an electronic system by applying a uniquely determined minimum operating voltage to an integrated circuit rather than a predetermined nominal voltage selected for a family of integrated circuits
JP2005267538A (ja) 2004-03-22 2005-09-29 Nec Corp 電源電圧設定回路及び方法
JP4198644B2 (ja) 2004-06-21 2008-12-17 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7541835B1 (en) * 2005-12-08 2009-06-02 Nvidia Corporation Circuit technique to achieve power up tristate on a memory bus
US7721119B2 (en) 2006-08-24 2010-05-18 International Business Machines Corporation System and method to optimize multi-core microprocessor performance using voltage offsets
US7552028B2 (en) * 2006-12-01 2009-06-23 Advantest Corporation Recording medium, test apparatus and diagnostic method
US9134782B2 (en) 2007-05-07 2015-09-15 Nvidia Corporation Maintaining optimum voltage supply to match performance of an integrated circuit
US20120271586A1 (en) * 2011-04-19 2012-10-25 Ching-Cheng Wang Testing module for generating analog testing signal to external device under test, and related testing method and testing system thereof
US9606605B2 (en) 2014-03-07 2017-03-28 Apple Inc. Dynamic voltage margin recovery
TWI530701B (zh) * 2014-07-11 2016-04-21 國立成功大學 三維積體電路測試系統及其方法
KR20160023185A (ko) 2014-08-21 2016-03-03 에스케이하이닉스 주식회사 내부 전압 조정 장치 및 내부 전압 조정 시스템

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1519859A (zh) * 2000-08-09 2004-08-11 富士通株式会社 半导体存储器件及其控制方法
CN1811726A (zh) * 2005-01-24 2006-08-02 惠普开发有限公司 用于总线验证的片上电路
CN101176009A (zh) * 2005-05-12 2008-05-07 国际商业机器公司 确定最小操作电压的自测试电路
CN101091314A (zh) * 2005-10-18 2007-12-19 松下电器产业株式会社 半导体集成电路
CN101173972A (zh) * 2006-10-31 2008-05-07 国际商业机器公司 用于测试确定电子设备中的最小运行电压的方法和装置
CN101005207A (zh) * 2007-01-05 2007-07-25 华中科技大学 一种用于电源芯片的输出电压状态指示电路
CN101247079A (zh) * 2007-02-17 2008-08-20 精工电子有限公司 半导体装置
US20090113245A1 (en) * 2007-10-30 2009-04-30 Teradyne, Inc. Protocol aware digital channel apparatus
CN101903783A (zh) * 2007-10-30 2010-12-01 泰拉丁公司 协议感知数字通道装置
CN101903865A (zh) * 2007-10-30 2010-12-01 泰拉丁公司 测试可重新配置测试器的方法
CN102947719A (zh) * 2010-06-18 2013-02-27 阿尔卡特朗讯 用于提供扫描链安全性的方法及设备
US20120323506A1 (en) * 2010-11-23 2012-12-20 Andrew Payshin King Semiconductor Defect Signal Capturing and Statistical System and Method
CN102148174A (zh) * 2010-12-24 2011-08-10 良率国际贸易（上海）有限公司 半导体缺陷信号抓取与统计系统及方法
CN104050063A (zh) * 2013-03-12 2014-09-17 鸿富锦精密工业（深圳）有限公司 Cpu电压检测装置和方法
CN104103311A (zh) * 2013-04-10 2014-10-15 爱思开海力士有限公司 包括加电复位电路的半导体器件及其操作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HOPS, J，ET.: "Non-deterministic DUT behavior during functional testing of high speed serial busses: Challenges and solutions", 《INTERNATIONAL TEST CONFERENCE, PROCEEDINGS》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113407408A (zh) * 2021-06-11 2021-09-17 海光信息技术股份有限公司 数据传输规则验证方法、装置、设备和存储介质
CN113407408B (zh) * 2021-06-11 2024-01-26 海光信息技术股份有限公司 数据传输规则验证方法、装置、设备和存储介质

Also Published As

Publication number Publication date
CN108375724B (zh) 2022-03-01
TWI775786B (zh) 2022-09-01
US20180217202A1 (en) 2018-08-02
KR20180089632A (ko) 2018-08-09
US20210293876A1 (en) 2021-09-23
US11714122B2 (en) 2023-08-01
US11054462B2 (en) 2021-07-06
TW201830039A (zh) 2018-08-16

Similar Documents

Publication Publication Date Title
US7484188B2 (en) On-chip test circuit and method for testing of system-on-chip (SOC) integrated circuits
US20100262879A1 (en) Internally Controlling and Enhancing Logic Built-In Self Test in a Multiple Core Microprocessor
TWI607451B (zh) 與具錯誤校正碼保護之記憶體搭配之記憶體內建式自我測試裝置
US8140902B2 (en) Internally controlling and enhancing advanced test and characterization in a multiple core microprocessor
US20040186688A1 (en) Reusable, built-in self-test methodology for computer systems
US20230297151A1 (en) Multi-Element Memory Device with Power Control for Individual Elements
TW201617909A (zh) 實體介面模組
WO2020077107A1 (en) Test systems for executing self-testing in deployed automotive platforms
CN109684173A (zh) 一种移动设备的温度调控方法、电子设备及存储介质
CN108375724A (zh) 半导体装置
TWI778527B (zh) 單晶片系統、用於其之方法、及運算器件
EP3903196A1 (en) Aging tolerant system design using silicon resource utilization
CN105373495B (zh) 半导体装置、电池监视系统以及半导体装置的地址设定方法
US10996266B2 (en) System and method for testing voltage monitors
CN108241117B (zh) 用于测试半导体组件之系统及方法
TWI833653B (zh) 單晶片系統、用於其之方法、及運算器件
KR102388044B1 (ko) 테스트 장치 및 이를 포함하는 테스트 시스템
US20240036626A1 (en) Power management integrated circuit, electronic device having the same, and operating method thereof
US11334409B2 (en) Method and system for fault collection and reaction in system-on-chip
CN111309529B (zh) 依处理器信息完整测试处理器内通信链路的系统及方法
KR100445525B1 (ko) 테스트 핸들러 및 그 제어방법
CN114661610A (zh) 调试口复用方法、装置、计算机设备和存储介质
US20200132766A1 (en) Procedure for reviewing an fpga-program
US10438679B2 (en) Memory diagnosis apparatus and memory diagnosis program
KR20200050779A (ko) 통신 진단 장치 및 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant