CN1519859A - 半导体存储器件及其控制方法 - Google Patents

Abstract

自更新控制电路以预定循环自动更新存储单元。内电压发生器一接收到外部电源电压就产生要被供应到预定内电路的内电压。当接收外部的控制信号时，半导体存储器件阻止激活自更新控制电路并降低内电压发生器的供应能力，从而进入到低功率消耗方式中。当在低功率消耗方式中不需要保留存储单元的数据时。由于未执行更新，内电压发生器可以以足以补偿内电路消耗的电功率的功率进行操作。结果，可减小功率消耗方式中的功率消耗。

Description

半导体存储器件及其控制方法

本申请是申请日为2001年8月9目的中国专利申请01124583.2的分案申请。

技术领域

本发明涉及具有低功率消耗方式的半导体存储器件。

背景技术

近年来，移动电话不仅已经具有声通讯功能，而且具有传送字符串数据或图象数据的功能。而且，随着互联网服务的多样化，在将来希望移动电话成为一种信息终端(例如，便携式个人计算机)。因此，已大幅度增加要被移动电话处理的数据信息量。常规上，移动电话已使用具有大约4兆位存储容量的工作存储器SRAMs。工作存储器是在移动电话操作期间用于保留必需数据的存储器。显然，在将来，工作存储器的存储容量将是不足的。

另一方面，已正在提高移动电话的传送速度。移动电话变得越小，装配的电池变得越小。因此，用在移动电话中的工作存储器需要具有高速，低功率消耗和大容量。在移动电话严重的价格竞争中，使部件的成本变得尽可能的低是必要的。因此，工作存储器不得不具有低价格。

用在工作存储器中的常规SRAMs在成本上每位要高于DRAMs。SRAMs的生产数量小于DRAMs的数量，使得很难降低其价格。而且，从来没有开发出具有大存储容量(例如，64兆位)的SRAMs。

在这种情况下，已考虑在移动电话的工作存储器中用闪速(flash)存储器和DRAMs取代SRAMs。

在备用状态中，闪速存储器具有低到几μW的功率消耗，但是需要几μs至几十μs用于写数据。因此，当闪速存储器被用作移动电话的工作存储器时，难以以高速度传送/接收数据。闪速存储器在扇区的单元中执行写操作，使得它不适合逐位重写诸如活动图象数据的图象数据。

反之，DRAMs可在几十ns中执行读操作和写操作，并且可容易地处理活动图象的数据。在备用状态中功率消耗高于闪速存储器的功率消耗。在现有的DRAMs中，在用于保留已写数据的自更新方式中，备用状态中的功率消耗大约为1mW，在不需要保留已写数据的备用状态中，大约为300μW。

如果备用状态中的功率消耗能减至闪速存储器的功率消耗，DRAMs可被用作移动电话的工作存储器，但从未提议所述电路技术。

通过停止DRAMs的供电，DRAMs的功率消耗可减为零。然而，由于DRAMs的地址终端，数据终端等通过电路板上的布线图连接其它电子部件的终端，对于DRAMs电源的终止，需要大幅度地变化移动电话的系统(电路板的图案变化，重布置等)。

而且，在停止电源以停止备用状态中的内电路的操作后，在没有出现内电路故障时实现从备用状态中退出的技术还未被提议。

在器件里面产生要被用在内电路中的内电压的时候，当从备用状态(低功率消耗方式)中释放时，它必须快速返回到预定电压。然而，该技术从未被提议过。

发明内容

本发明的目的在于使器件进入低功率消耗方式并使器件从低功率消耗方式中可靠地退出。

本发明的另一目的在于提供一种半导体存储器件及其控制方法，与常规器件相比，该器件能够大幅度地减小备用状态中的电流消耗。

本发明的还一目的在于提供一种半导体存储器件及其控制方法，与常规器件相比，该器件能够大幅度地减小备用期间中的电流消耗。

本发明的另一目的在于通过外部的控制信号使器件容易地进入到低功率消耗方式中。

本发明的另一目的在于在低功率消耗方式中阻止内电路的引线电流(或渗漏通道)。

本发明的还一目的在于通过应用已有控制信号使器件容易地进入到低功率消耗方式中。

本发明的另一目的在于通过命令输入使器件容易地进入到低功率消耗方式中。

本发明的另一目的在于通过专用控制信号使器件容易地进入到低功率消耗方式中。

本发明的另一目的在于从低消耗功率方式中快速返回。

根据本发明半导体存储器件的一个方面和控制该半导体存储器件的控制方法，自更新控制电路以预定循环自动更新存储单元。内电压发生器一接收到外部的电源电压就产生要被施加到预定内电路的内电压。当接收到外部的控制信号时，半导体存储器件阻止激活自更新控制电路并降低内电压发生器的供给能力，从而进入到低功率消耗方式中。当在低功率消耗方式中不需要保留存储单元的数据时，自更新控制电路的操作是不必要的。由于未执行更新，内电压发生器可以以足以补偿被内电路消耗的电功率(漏电流)的电压进行操作。结果，可减小低功率消耗方式中的功率消耗。

即使在低功率消耗方式中内电压提供给内电路。因此，在从低功率消耗方式中释放后内电路可立即进行操作。

根据本发明半导体存储器件的另一方面，内电压发生器包括用于产生内电压的多个单元。在低功率消耗方式中，一部分单元可中止，使得可进一步减小低功率消耗方式中的功率消耗。

根据本发明半导体存储器件的另一方面，应外部控制信号的要求，进入电路停止升压器的操作和要被施加到字线的升压电压的发生。在低功率消耗方式中，停止稳定消耗电功率的升压器，使得大幅度地减小功率消耗。

根据本发明半导体存储器件的另一方面，应外部控制信号的要求，进入电路停止基底电压发生器的操作，以停止要被施加到基底上的基底电压的发生。在低功率消耗方式中，停止稳定消耗电功率的基底电压发生器，使得大幅度地减小功率消耗。

根据本发明的半导体存储器件的另一方面，应外部控制信号的要求，进入电路停止内电源电压发生器的操作，以停止要被施加到存储磁心上的内电源电压的发生。在低功率消耗方式中，停止稳定消耗电功率的内电源电压发生器，使得大幅度地减小功率消耗。

根据本发明半导体存储器件的另一方面，应外部控制信号的要求，进入电路停止预充电电压发生器的操作，以停止要被施加到位线上的预充电电压的发生。在低功率消耗方式中，停止稳定消耗电功率的预充电电压发生器，使得大幅度地减小功率消耗。

根据本发明半导体存储器件的另一方面，当从外部供应复位信号时，阻止激活预定内电路。应该复位信号的要求，进入电路使器件进入到低功率消耗方式中。在复位过程中，不需要操作该器件。因此，通过应用已有信号它可进入到低功率消耗方式中。外部终端的类型和数量同常规终端的相同，使得加入低功率消耗方式未降低可用性。

根据本发明半导体存储器件的另一方面，进入电路接收多个外部控制信号。当进入电路确认控制信号的状态为低功率消耗方式命令时，它使器件进入到低功率消耗方式中。因此，通过命令输入器件可进入到低功率消耗方式中。

根据本发明半导体存储器件的另一方面，进入电路接收外部复位信号和芯片起动信号。当进入电路确认这些控制信号的状态为低功率消耗命令时，它使器件进入到低功率消耗方式中。因此，通过命令输入器件可进入到低功率消耗方式中。

根据本发明半导体存储器件的另一方面，当在预定期间阻止激活复位信号，并且在这种状态下，在预定期间激活芯片起动信号时，器件进入到低功率消耗方式种。即使在由于电源噪声等，假信号发生在复位信号或芯片起动信号中时，能够阻止器件错误地进入到低功率消耗方式中。

根据本发明半导体存储器件的另一方面，在低功率消耗方式中进入电路接收多个外部控制信号。当控制信号的电平指示低功率消耗方式的退出时，进入电路从低功率消耗方式中退出该器件。因此，通过命令输入器件可从低功率消耗方式中退出。

当进入电路接收到低功率消耗方式信号的预定电平或转换边沿时，它使器件进入到低功率消耗方式。因此，通过应用专用信号器件可可靠地进入低功率消耗方式中。

根据本发明半导体存储器件的另一方面及该半导体存储器件的控制，当在低功率消耗方式中接收的控制信号的状态指示低功率消耗方式的退出时，退出低功率消耗方式。这就允许通过外部控制信号器件容易地从低功率消耗方式中退出。例如，通过控制进入电路执行从低功率消耗方式中的退出。

根据本发明半导体存储器件的另一方面及该半导体存储器件的控制，在退出低功率消耗方式后，在内电压低于预定电压的期间，激活用于初始内电路的复位信号。例如，在内电压低于通过降低电源电压产生的参考电压的期间，激活复位信号。因此，当低功率消耗方式转换为正常操作方式时，内电路可可靠地复位，阻止内电路故障的出现。

根据本发明半导体存储器件的另一方面，在退出低功率消耗方式后，在内部产生的升压电压低于预定电压的期间，激活用于初始内电路的复位信号。例如，在升压电压低于电源电压的期间，激活复位信号。另外，在升压电压低于通过降低电源电压产生的参考电压的期间，可激活复位信号。

根据本发明半导体存储器件的另一方面，在退出低功率消耗方式后，在内部产生的至少一个内电压和升压电压低于各自预定电压的期间，激活用于初始内电路的复位信号。因此，当低功率消耗方式转换为正常操作方式时，内电路可可靠地复位，阻止内电路故障的才出现。

根据本发明半导体存储器件的另一方面，在从低功率消耗方式退出时，当计时器正测量预定的持续时间时，激活用于初始内电路的复位信号。这就允许在低功率消耗方式转换为正常操作方式时，内电路可靠的复位，导致阻止内电路故障的出现。

根据本发明半导体存储器件的另一方面，计时器包括CR时间常数电路。在传播到CR时间常数电路的信号的传播延迟时间的基础上，计时器测量持续时间，使得可通过简单电路设置复位信号的激活期间。

根据本发明半导体存储器件的另一方面，在从低功率消耗方式退出时，当以正常操作操作的计数器计数预定数量时，激活用于初始内电路的复位信号。这就允许在低功率消耗方式转换为正常操作方式时，内电路可靠的复位，导致阻止内电路故障的出现。例如，用于指示存储单元等的更新地址的更新计数器被用作计数器。

根据本发明半导体存储器件的另一方面和该半导体存储器件的控制方法，连接电源线的稳定电容器存储要被供应到电源线的一部分电荷。当接收到外部控制信号时，半导体存储器件保持电源线和稳定电容器间的连接，但断开电源线和内电路，从而进入到低功率消耗方式中。因此，在低功率消耗方式中内电路的功率消耗可减至零。在从低功率消耗方式中释放后，当电源线和内电路连接时，与存储在稳定电容器中的电荷对应的电压通过电源线施加到内电路上。结果，在从低功率消耗方式释放后半导体存储器件可立即操作。

根据本发明半导体存储器件的另一方面，内电压发生器一接收到外部的电源电压就产生内电压。内电压通过电源线施加到内电路上。因此，在从低功率消耗方式释放后，与存储在稳定电容器中的电荷对应的电压可供应到内电路上。

根据本发明半导体存储器件的另一方面和该半导体存储器件的控制方法，内电压发生器一接收到外部电源电压就产生要被施加到预定内电路的内电压。内电压探测器探测内电压的电平并根据其探测结果控制内电压发生器。接收外部控制信号的半导体存储器件削弱内电压探测器的响应，从而进入到低功率消耗方式中。削弱内电压探测器的响应导致降低在内电压探测器控制下操作的内电压发生器的工作频率。结果，可减小低功率消耗方式中的功率消耗。

根据本发明半导体存储器件的另一方式，内电压发生器包括用于探测内电压电平的多个单元。在低功率消耗方式中，一部分单元中止它们的操作，使得可进一步减小在该功率消耗方式中的功率消耗。

根据本发明半导体存储器件的另一方面和该半导体存储器件的控制方法，内电压发生器一接收到外部电源电压就产生要被供应到预定内电路上的内电压。内电压探测器探测内电压的电平并根据其探测结果控制内电压发生器。接收外部控制信号的半导体存储器件降低内电压探测器中的内电压探测电平并减小内电压发生器产生的内电压的绝对值，从而进入到低功率消耗方式中。因此，可降低内电压发生器的驱动能力，减小了功率消耗。

根据本发明半导体存储器件的另一方面，参考电压发生器产生参考电压。通过比较内电压与参考电压，内电压探测器探测内电压的电平。接收外部控制信号的半导体存储器件降低参考电压发生器产生的参考电压的电平，从而减小内电压探测器中的内电压探测电平的绝对值。这就导致了减小内电路中的内电压电平的绝对值和晶体管的截止电流等，从而减小功率消耗。

根据本发明半导体存储器件的另一方面和该半导体存储器件的控制方法，自更新控制电路以预定循环自动更新存储单元。当半导体存储器件接收外部控制信号时，它阻止激活自更新控制电路并进入到低功率消耗方式中。由于在低功率消耗方式中未执行更新，可减小用于更新的消耗电流量。

根据本发明半导体存储器件的另一方面，自更新控制电路包括用于确定更新循环持续时间的计时器。在低功率消耗方式中中止计时器，使得可减小功率消耗。

根据本发明半导体存储器件控制方法的另一方面，接收外部的多个控制信号。当器件确认控制信号的状态为低功率消耗命令时，它进入到低功率消耗方式中。因此，通过命令输入器件可进入到低功率消耗方式中。

根据本发明半导体存储器件控制方法的另一方面，当接通电源时，芯片起动信号保持阻止激活直到电源电压达到预定电压。这就在接通电源时阻止错误进入低功率消耗方式变得可能。

附图说明

当联系附图，通过下面的详细描述，本发明的本质，原则和应用将变得明白，在附图中类似的部件用相同的参考符号指出，其中：

图1是本发明半导体存储器件的状态变换图；

图2是示出第一实施方案基本原则的框图；

图3是示出第一实施方案的框图；

图4是示出图3的升压器和预充电电压发生器详图的电路图；

图5是示出图3的内电源电压发生器和基底电压发生器详图的电路图；

图6是示出图3的存储磁心基本部分详图的电路图；

图7是示出第一实施方案在电源接通和在进入及退出低功率消耗方式时操作的时间图；

图8是示出第一实施方案的半导体存储器件被用在移动电话中的实施例的框图；

图9是示出使用图8的移动电话状态的说明图；

图10是示出控制图8的移动电话状态的流程图；

图11是示出第二实施方案的框图；

图12是示出图11的低电源进入电路详图的电路图；

图13是示出图12的低功率进入电路操作的时间图；

图14是示出第三实施方案的框图；

图15是示出第四实施方案中的VII启动器的电路图；

图16是示出第四实施方案中的VII启动器的电路图；

图17是示出第四实施方案中在进入和退出低功率消耗方式时的操作的时间图；

图18是示出第五实施方案中的电平探测电路的电路图；

图19是示出第五实施方案中进入和退出低功率消耗方式时的操作的时间图；

图20是示出第六实施方案中的起动信号发生器的电路图；以及

图21是示出第六实施方案中进入和退出低功率消耗方式时的操作的时间图；

图22是示出第七实施方案的框图；

图23是示出图22的参考信号发生器详图的电路图；

图24是示出图22的内电源电压发生器详图的电路图；

图25是示出升压器，VPP探测器，基底电压发生器和VBB探测器的框图；

图26是示出图25的升压器单元详图的电路图；

图27是示出图25的升压器单元详图的电路图；

图28是示出图22的VPP探测器详图的电路图；

图29是示出图25的基底电压发生器单元详图的电路图；

图30是示出图25的基底电压发生器单元详图的电路图；

图31是示出图22的VBB探测器详图的电路图；

图32是示出图22的预充电电压发生器详图的电路图；

图33是示出图22的振荡器详图的电路图；

图34是示出图23的发生器详图的电路图；以及

图35是示出第七实施方案中的振荡器和分频器操作的时间图。

具体实施方式

根据附图将描述本发明的实施方案。

图1示出了本发明半导体存储器件的状态变换图。

首先，当接通电源时半导体存储器件进入空闲方式。当在空闲方式中接收读命令或写命令时，该方式转换为操作方式，以执行读操作或写操作。在执行读操作或写操作后，空闲方式自动复原。当在空闲方式中接收自更新命令时，器件进入自更新方式以执行自更新。在此自更新方式中，自动产生更新地址以在存储单元中顺序执行更新操作。

通过在空闲方式中探测信号的预定状态，半导体存储器件进入到低功率消耗方式中。在下述的第一实施方案中，应芯片起动信号CE2的要求，器件进入到低功率消耗方式中。特别是，通过芯片起动信号CE2，阻止激活预定内电路并且器件进入到低功率消耗方式中。在下述的第二实施方案中，应由芯片起动信号/CE1和CE2输入的命令的要求，器件进入到低功率消耗方式中。在下述的第三实施方案中，应专用低功率消耗方式信号/LP的要求，器件进入到低功率消耗方式中。

在低功率消耗方式中，半导体存储器件探测信号的预定状态并退出该方式。

图2示出了本发明半导体存储器件的基本原则。

半导体存储器件包括进入电路1，内电压发生器2，外电源电压电路3和内电路4。

在接通电源后，内电压发生器2产生内电压，并将该内电压供给内电路4。进入电路1接收控制信号并在其探测控制信号的预定状态时阻止激活内电压发生器2。当阻止激活内电压发生器2时，停止内电压的发生。在同时，进入电路1激活外电源电压电路3。外电源电压电路3将电源电压作为内电压供给内电路4。并且，半导体存储器件进入到低功率消耗方式中。

图3示出本发明半导体存储器件第一实施方案及其控制方法。该实施方案的半导体存储器件是通过应用CMOS处理技术作为DRAM形成在p-型硅衬底上的。

DRAM装配有VII启动器10，VDD启动器12，低功率进入电路14，命令译码器16，内电压发生器18和主电路单元20。内电压发生器18具有低通过滤器22，参考电压发生器24，VDD充电电路26，升压器28，预充电发生器30，内电源电压发生器32，基底电压发生器34和VSS充电电路36。主电路单元20具有存储磁心38和外围电路40。在这里，低功率进入电路14相当于图2的进入电路1，VDD充电电路26和VSS充电电路36相当于图2的外电压充电(供应)电路3。

将外部电源电压VDD(例如2.5V)，地电压VSS，作为控制信号的芯片起动信号/CE1和CE2，多个地址信号AD，多个数据输入/输出信号DQ，和另一个控制信号CN供给DRAM。DRAM未采用地址多路通道方法。因此，在每次读操作和每次写操作时供应一次地址信号AD。将电源电压VDD和地电压VSS供给除了存储磁心38部分电路外的几乎所有的电路。在这里，以字母“/”开头的信号是负逻辑的信号。在下述中，通过省略它的信号名称，“地址信号AD”可被缩写为“AD信号”。

当执行读操作和写操作以激活DRAM时，/CE1信号变成低电平。当在低电平时，CE2信号作为复位信号以在主电路单元20中阻止激活预定内电路。

VII启动器10接收内电源电压VII和地电压VSS并将起动信号STTVII输出到主电路单元20。在电源接通后直到内电源电压VII达到预定电压，VII启动器10复位主电路单元20，并且它防止主电路单元20的故障。VDD启动器12接收电源电压VDD和地电压VSS并且输出起动信号STTCRX。在电源接通后直到电源电压达到预定电压，VDD启动器12阻止激活低功率进入电路14，并且它防止电路14的故障。

低功率进入电路14接收起动信号STTCRX和CE2信号并激活低功率信号ULP。

应/CE1信号和另一个控制信号CN的要求，命令译码器16译码命令并将作为内命令信号的该译码命令输出到外围电路40。

低通过滤器22具有滤出包含在电源电压VDD中的噪声的功能。如此清除掉噪声的电源电压VDD供给参考电压发生器24等。在低功率消耗方式中，在低通过滤器22中的开关被关闭并且不将电源电压VDD供给参考信号发生器24，使得未消耗电流。

参考电压发生器24接收电源电压VDD并产生参考电压VPREF(例如1.5v)，VPRREFL(例如0.8V)，VPRREFH(例如1.2V)和VRFV(例如2.0V)。

在低功率消耗方式中，VDD充电电路26将升压电压VPP和内电源电压VII变成电源电压VDD。

升压器28接收参考电压VPREF并产生升压电压VPP(例如3.7V)并将该升压电压VPP供给存储磁心38。

预充电电压发生器30接收参考电压VPRREFL和参考电压VPRREFH并产生要被供应到存储磁心38的预充电电压VPR(例如1.0V)。

内电源电压发生器32接收参考电压VRFV并产生要被供应到存储磁心38和外围电路40的内电源电压VII(例如2.0V)。

基底电压发生器34接收参考电压VRFV并产生要被馈送到基底和存储单元p-阱的基底电压VBB(例如-1.0V)。

低功率消耗方式中，VSS充电电路36将预充电电压VPR和基底电压VBB变成地电压VSS。

图4示出了升压器28和预充电发生器30的详图。

升压器28由串联连接的电阻器R1和R2，差动放大器28a，激励电路28b，nMOS28c，和用于控制nMOS28c栅的开关电路28d组成。将升压电压VPP供应到电阻器R1的一端，通过nMOS28c将地电压VSS供应到电阻器R2的一端。从电阻器R1和R2的连接节点处产生分配电压V1。在低功率消耗方式中，nMOS28c接收来自开关电路28d的电源电压VDD。差动放大器28a由使用例如作为电源的电流镜电路MOS差动放大器组成。当电压V1低于参考电压VPREF时，差动放大器28a输出高电平。激励电路28b接收来自差动放大器28a的高电平并开始激励操作。通过该激励操作，升高电压VPP，并升高电压V1。当电压V1与参考电压VPREF(例如1.5V)一致时，差动放大器28a的输出到达低电平，使得停止激励操作。通过重复这些操作，升压电压VPP保持在恒定电压。

预充电电压发生器30由在它们输出相互连接的两个差动放大器30a和30b组成。将参考电势VPRREFL和预充电电压VPR供给差动放大器30a。将参考电势VPRREFL和预充电电压VPR供给差动放大器30b。而且，差动放大器30a和30b以参考电压VPRREFL和VPRREFH间的中间值产生预充电电压VPR。

图5示出了内电源电压发生器32和基底电压发生器34的详图。内电源电压发生器32由负反馈型差动放大器32a，补偿电路32b，由nMOS做成的调节器32c，nMOS32d，和用于控制nMOS门的开关电路32e组成。差动放大器32a接收参考电压VRFV和补偿电路32b产生的电压V2，并将预定电压供给节点VG。在补偿电路32b中，在二极管连接中的nMOS和电阻器R3和R4被串联排列在节点VG和地线VSS之间。电压V2产生在电阻器R3和R4之间的连接节点上。调节器32c的门连接节点VG，在它的漏上接收电源电压VDD并在它的源上产生内电源电压。

nMOS32d的源连接到地并且它的漏连接节点VG。在低功率消耗方式中，开关电路32e将电源电压VDD供给nMOS32d的栅。在低功率消耗方式中，nMOS32d接收来自开关电路32e的电源电压VDD，并且在地电平固定节点VG。

在该内电源电压发生器32中，当调节器32c的阈电压由于在周围环境中温度的升高而降低时，例如，补偿电路32b的nMOS的阈电压也减小，使得电压V2升高。应电压V2的升高的要求，差动放大器32a降低节点VG的电压。而且，nMOS32c的源至漏电流保持恒定，使得内电源电压VII保持恒定。

基底电压发生器34由振荡器34a和激励电路34b组成。应控制信号VBBEN高电平的要求，振荡器34a开始振荡操作，以输出振荡信号OSC。激励电路34b具有响应振荡器34a的振荡信号OSC，用于重复充电和放电的电容器，和一端连接电容器的二极管连接的nMOS晶体管。通过激励操作，放电与阳极连接的p-型衬底的电荷，该激励操作降低基底电压VBB。使基底电压VBB为负，导致获得一些效果，诸如减小由于基底效应造成的存储单元阈电压的漂移的影响，使得可提高存储单元的性能。

图6示出了存储磁心38基本部分的详图。

存储磁心38具有存储单元MC，nMOS开关42a和42b，预充电电路44和读出放大器46。

存储单元MC由数据传送nMOS和电容器组成。nMOS的栅连接字线WL0(或WL1)。

nMOS开关42a和42b控制存储单元MC侧上的位线BL(或/BL)和读出放大器SA侧上的位线BL(或/BL)间的连接。nMOS开关42a和42b以它们的门接收控制信号BT。

预充电电路44由三个nMOS44a，44b和44c组成。nMOS44a的源和漏分别连接位线BL和/BL。nMOS44b和44c以它们的一个源和漏分别连接位线BL和/BL，预充电电压BPR供应到它们的另一个源或漏。nMOS44a和44b及44c以它们的栅接收位线控制信号BRS。

读出放大器46通过相互连接两个CMOS变换器的输入和输出而构成。每一个CMOS变换器的输出分别连接位线/BL和BL。pMOS的源和每一个cMOS变换器的nMOS的源分别连接电源线PSA和NSA。在备用状态和在读出放大器的阻止激活中，这些电源线PSA和NSA的电压分别达到VPR电平，并且在位线被放大时分别变为内电源电压VII和地电压VSS。

图7示出了关于上述半导体存储器件，电源接通，变为(进入)低功率消耗方式，和从低功率消耗方式中释放(退出)的操作。

首先，当电源接通时，电源电压VDD逐渐升高(图7(a))。图3中的VDD启动器12阻止激活起动信号STTCRX(到低电平)直到电源电压VDD达到预定电压(图7(b))。通过该控制，当电源接通时，可以阻止由于低功率进入电路14的故障而激活ULP信号。在电源电压VDD达到最小操作电压VDDmin后，用于控制DRAM的外控制器(例如，CPU或存储控制器)将在高电平的CE2信号变成预定时间T0的高电平(图7(c))。

此后，DRAM变成备用状态或执行普通操作。当DRAM进入低功率消耗方式时，外控制器将CE2信号变成低电平(图7(d))。当STTCRX信号在高电平时，应CE2信号下降的要求，低功率进入电路14激活ULP信号(到高电平)(图7(e))。

应ULP信号的高电平，内电压发生器18的低通过滤器22停止供应参考电压发生器24电源电压，而是供应来自VSS充电电路36的地电压VSS。响应地电压VSS，参考电压发生器24把参考电压VPREF，VPRREFL，VPRREFH和VRFV变成地电平。关闭图4中的升压器28的nMOS28b和图5中的内电源电压发生器32的nMOS32d。结果，升压器28，预充电电压发生器30，内电源电压发生器32和基底电压发生器34被阻止激活，以停止它们的操作。因此，在低功率消耗方式中保持操作的所有常规电路被停止。因此，与常规相比，在低功率消耗方式中的功率消耗大幅度地减小了。

当这激活些电路被阻止激励时，停止发生升压电压VPP，预充电电压VPR，内电源电压VII和基底电压VBB。然而，通过VSS充电电路36，升压电压VPP和内电源电压VII变成电源电压VDD，并且通过VSS充电电路36，基底电压VBB和预充电电路VPR变成地电压VSS。因此，阻止主电路单元20的内电路具有渗漏通道。

当释放低功率消耗方式时，外控制器把CE2信号变成高电平(图7(f))。应CE2信号高电平的要求，低功率进入电路14阻止激活ULP信号(到低电平)(图7(g))。应ULP信号的阻止激活，低通过滤器22将电源电压VDD供给参考电压发生器24。应ULP信号阻止激活的要求，VDD充电电路26和VSS充电电路36停止供应电源电压VDD和地电压VSS。然后，再次激活升压器28，预充电发生器30，内电源电压发生器32和基底电压发生器34，以开始它们的操作。

在这里，在CE2信号的高电平后的时间T1中，DRAM进入空闲方式。时间T1是各个内电压VPP，VPR，VII和VBB变得稳定所需的时间。

图8示出了一种实例，其中第一实施方案的半导体存储器件被用在移动电话中。

移动电话具有该实施方案的DRAM，安装在电路板上的CPU和闪速存储器。

CPU控制来自/在DRAM和闪速存储器中的数据的读/写操作。当移动电话关闭或处于等待状态时，DRAM被用作工作存储器，并且闪速存储器被用作备份存储器。

图9示出了图8中的移动电话的使用状态。

在该实施例中，当移动电话处于等待状态时，通过CPU的控制，DRAM处于低功率消耗方式。此时，DRAM的功率消耗如备用状态中的闪速存储器的消耗功率那样多。

当移动电话从等待状态进入服务状态时，CPU升高图8中的CE2信号到高电平。在DRAM进入空闲状态后，保留在闪速存储器中的数据传送到DRAM(图9(a))。在服务状态中，DRAM被用作工作存储器。在这里，服务状态不但包括交换声通讯的状态而且包括传送数据的状态。

当服务状态变成等待状态时，那些必要保留的DRAM的数据被存储在闪速存储器中(图9(b))。此后，CPU降低CE2信号到低电平并使DRAM进入到低功率消耗方式中。在低功率消耗方式中DRAM未执行更新操作，使得失去不必要的数据。

当关闭电源时，必要数据保留在闪速存储器中。通过将第一实施方案的DRAM应用到移动电话的工作存储器，在移动电话处于等待状态时的功率消耗大幅度地减小。

在这里，不是通过CPU而是通过专用存储控制器等控制DRAM和闪速存储器。如需要，不但在转换等待状态和服务状态时，而且在服务状态中同样进行数据传送。而且，用于备份数据的存储器不应该局限于闪速存储器，可为SRAM。数据可存储在诸如移动电话基站的服务器中。

图10是示出控制图8的移动电话的流程图。

在第一步骤S1，当接通电源时阻止进入低功率消耗方式。如图7所示，特别是，在VDD启动电路12的STTCRX信号的激活期间，阻止故障的出现。

接下来，在步骤S2，CPU把CE2信号变成低电平，以使DRAM进入低功率消耗方式中。在步骤S3，移动电话处于等待状态。

接下来，在步骤S4，CPU检测电源是否关闭。当关闭电源时，结束程序。当未关闭电源时程序前进到步骤S5。

在步骤S5，CPU重复等待状态直到它变成服务状态。当它变成服务状态时，程序前进到步骤S6。

在步骤S6，CPU升高CE2信号到高电平，以把DRAM从低功率消耗方式转换到空闲方式。然后，再次开始图3中的各个电源电路28，30，32和34。

接下来，在步骤S7，CPU将保留在闪速存储器(flash)中的数据传送到DRAM(返回数据)。

接下来，在步骤S8，执行服务或数据传送。

在步骤S9，CPU检测DRAM是否变成等待状态。当它未变成等待状态时，程序返回到步骤S7。当它处于等待状态，程序前进到步骤S10。

在步骤S10，CPU将那些必要保留的DRAM的数据传送到闪速存储器中(保存数据)。

然后，程序返回到步骤S2，在这里移动电话再次进入等待状态。DRAM进入到低功率消耗方式中。

在本发明半导体存储器件及其控制方法中，在低功率消耗方式中，停止升压器28，预充电电压发生器30，内电源电压发生器32和基底电压发生器34的操作。因此，与常规相比，可大幅度地减小低功率消耗方式中的功率消耗。

在低功率消耗方式中，分别在电源电压VDD和地电压VSS设置升压电压VPP和内电源电压VII，基底电压VBB和预充电电压VPR。因此，可阻止主电路单元20的内电路具有渗漏通道，从而减小功率消耗。

通过应用在常规中已有的CE2信号，DRAM进入到低功率消耗方式中，因此，外终端的种类和数量可与常规终端的相同。结果，DRAM的用户不需要由于增加低功率消耗方式而大幅度地变化电路。

当接通电源时，VDD启动器12阻止激活起动信号STTCRX(到低电平)，直到电源电压VDD达到预定电压。结果，当电源接通时，可阻止低功率进入电路14出现任何故障，以阻止激活ULP信号和DRAM进入到低功率消耗方式中。

当接通电源时，在电源电压VDD达到最小操作电压VDDmin后的预定时间T0中，CE2信号升高到高电平。这就使得在接通电源时可能阻止错误进入到低功率消耗方式中。

因此，通过将本发明的DRAM应用到移动电话的工作存储器中，可大幅度地减小移动电话在等待状态中的功率消耗。而且，可阻止故障的出现。

图11示出了本发明半导体存储器件的第二实施方案及其控制方法。与第一实施方案描述的相同的电路用相同参考号指出，并忽略它们的详细描述。

在该实施方案中，将/CE1信号和CE2信号供应到低功率进入电路50。将/CE1信号，CE2信号和另一个控制信号CN供应到命令译码器52。剩余结构和先前第一实施方案的相同。

图12示出了低功率进入电路50的详图。

低功率进入电路50具有定时调整电路54a和54b，电平转移电路56，RS触发器58和组合电路60。

通过连接多个串联的二输入或非门和二输入与非门，形成定时调整电路54a，或非门的一个输入连接延迟电路54c，与非门的一个输入连接延迟电路54c。每个延迟电路54c具有安排在串联连接的多个反相器间的MOS电容。定时调整电路54a以大约100ns延迟芯片起动信号CE2Z的下降沿并将它输出到节点ND1。CE2Z是从外部供应的并在输入缓冲器(未示出)上接收的CE2信号。

定时调整电路54b和定时调整电路54a相同。定时调整电路54b以大约100ns延迟传送到节点ND3的信号的下降沿。

电平转换电路56具有两套串联连接的pMOS和nMOS。每个nMOS的栅接收处于行地址选通信号RASX的同相和反相的信号。用于产生RASX信号的这些反相和未反相信号的反相器接收内电源电压VII和地电压VSS。RASX信号是在激活字线时变成低电平的控制信号。pMOS的栅各个连接相邻的pMOS的漏，并且用于接收RASX信号的正逻辑的nMOS的漏(或输出节点)连接RS触发器58。每个pMOS的源接收电源电压VDD，并且每个nMOS的源接收地电压VSS。

RS触发器58由两个二输入或非门组成。与输出节点ND2对应的一种输入接收起动信号STTCRX，另一输入接收电平转换电路56的输出信号。

组合电路60接收节点ND1，ND2和芯片起动信号CE1X的低电平并且它把输出节点ND3变成低电平。CE1X信号被产生在接收外部供应的信号/CE1的输入缓冲器(未示出)上，并且也是负逻辑信号。

在接收节点ND3的低电平后的大约100ns，定时调整电路54b通过反相器激活ULP信号(到高电平)。

图13示出了低功率进入电路50的操作。

首先，当接通电源时，STTCRX信号变成低电平，使得/CE1信号的电压随着电源电压VDD升高。因此，阻止了故障的出现。

在接通电源后的预定时间，STTCRX信号变成高电平(图13(a))。此后，用于控制DRAM的外控制器升高CE2信号到高电平(图13(b))。上述的时间和第一实施方案中的相同。响应CE2Z信号高电平，在图12中的节点ND1变成高电平(图13(c))。

执行初始循环以把RASX信号变成低电平(图13(d))。响应RASX信号低电平，RS触发器58升高ND2到高电平(图13(e))。此后，开始图11中的内电压发生器18的操作。

接下来，对进入低功率消耗方式提供进入命令。在该实施方案中，在把CE2信号变成低电平后的一预定时间，通过把/CE1信号变成低电平，DRAM进入到低功率消耗方式中。

在接收CE2Z信号后的大约100ns中，定时调整电路54a把节点ND1变成低电平(图13(f))。在CE2Z信号的下降沿后的100ns或更多的时间中，CE1X信号变成低电平(图13(g))。响应CE1Z信号低电平和节点ND1低电平，图12中的组合电路60将节点ND3变成低电平(图13(h))。在接收节点ND3低电平后的大约100ns中，定时调整电路54b升高ULP信号到高电平(图13(i))。DRAM进入到低功率消耗方式中。

因此，通过命令输入，DRAM进入到低功率消耗方式中。

此时，图12中的电平转换电路56的反相器接收电源电压VDD而不是内电源电压VII。结果，由于可靠关闭nMOS的栅，阻止电平转移电路56具有渗漏通道。

当释放低功率消耗方式时，CE1X信号首先变成高电平(图13(j))。组合电路60接收CE1X信号的高电平，以把节点ND3变成高电平(图13(k))和ULP信号变成低电平(图13(i))。在CE1X信号上升沿之后200μs，CE2Z信号变为高电平(图13(m))。应CE2Z信号高电平的要求，节点ND1的电平变成高电平。在200μs的期间中，激活内电压发生器18，以稳定在预定电平的各个内电压VPP，VPR，VII和VBB。

在这里，如同第一实施方案，执行内电压发生器18的激活和阻止激活。特别是，除了进入和退出低功率消耗方式由命令输入执行外，在该实施方案中的各个电路的控制和第一实施方案中的相同。

该实施方案可达到与先前第一实施方案相似的效果。而且，在该实施方案中，通过使用/CE1信号和CE2信号的命令输入，DRAM可进入到低功率消耗方式中并可从低功率消耗方式中释放出来。

图14示出了本发明半导体存储器件的第三实施方案。与第一和第二实施方案描述的相同的电路用相同的参考号指出，并省略它们的详细描述。

在该实施方案中，低功率进入电路62接收低功率消耗方式信号/LP。低功率消耗方式信号/LP是DRAM进入低功率消耗方式的专用信号。低功率进入电路62检测/LP信号的下降沿，以使DRAM进入到低功率消耗方式中。将/CE1信号，CE2信号和另一个控制信号CN供应到命令译码器52。剩余结构和先前第一实施方案的相似。

根据本发明，在接通电源和进入和退出低功率消耗方式时的操作时间和图7中时间图里的CE2信号被/LP信号取代的情况中的操作时间相似。

该实施方案可达到与先前第一实施方案相似的效果。而且，在该实施方案中，通过专用低功率消耗方式信号/LP，DRAM可可靠地进入到低功率消耗方式中和从该方式中释放出来。

图15和16示出了在本发明半导体存储器件第四实施方案中的VII启动器及其控制方法的第三实施方案。和第一实施方案描述相同的电路用相同参考号指出，并省略它们的详细描述。

在该实施方案中，形成VII启动器70以替换图3中的VII启动器10(第一实施方案)。另外的配置与图3中的相同。换言之，通过在/CE1信号的高电平过程中把CE2信号变成低电平，与图7中的相似的该实施方案的DRAM进入到低功率消耗方式中，并且通过将CE2信号变成高电平，从低功率消耗方式中释放出来。

VII启动器70包括图15中的释放探测电路72，图16中的电平探测电路74，通电电路76。在图15和16中，除了该电路具有指示的电源电压外，逻辑电路供应有电源电压VDD。

释放探测电路72包括探测电路72a，电平转换电路72b和触发器72c。探测电路72a接收图3中的低功率信号ULP并输出与ULP信号下降沿同步的脉冲LPLS的低电平。电平转移电路72b将行地址选通信号RASZ的高电平电压(内电源电压VII)转换成外电源电压VDD，并输出具有反相逻辑的行地址选通信号RASX1。电平转移电路72b与图12中的电平转移电路56相同。接收来自探测电路72a的低脉冲，触发器72c将释放信号REL变成高电平，并接收电平转移电路72b的低电平(RASZ＝高电平)，它将释放信号REL变成低电平。

在图16中，电平探测电路74包括差动放大器74a和反相器行74b，差动放大器74a包括电流镜电路，变换器行74b包括奇数个反相器并接收差动放大器74a的输出。在释放信号REL的高电平过程中，激活差动放大器74a，其比较内电源电压VII与参考电压VREF，并输出比较结果到反相器行74b。内电源电压VII的发生器产生内电源电压VII的恒定值，与外部供应的电源电压VDD的波动无关。另一方面，参考电压VREF依靠电源电压VDD的波动而变化。

当内电源电压VII低于参考电压VREF时，差动放大器74a的输出电压下降。差动放大器74a包括用于接收参考电压VREF以阻止对参考电压VREF低微波动的反应的MOS电容器74c。另外，用于接收参考电压VREF的nMOS74d被放置在到地线VSS的通路上，以限制流到地线VSS的电流并减小差动放大器74a操作过程中的功率消耗。nMOS74d用以高阻操作。在反相器行74b初始阶段的反相器74e具有串联连接的nMOS，以便具有与差动放大器74a输出一致的输入信号的逻辑阈值。

由于电源电压被供应给DRAM，通电电路76在预定期间将起动信号STT变成高电平。一接收到起动信号STTPZ高电平或起动信号STT的高电平，或(OR)电路78就输出起动信号STTVII(复位信号)的高电平。与图3中的起动信号相似的起动信号STTVII被供应到主电路单元20并初始预定内电路。

图17示出上述DRAM在进入和退出低功率消耗方式时的操作时间。

首先，当CE2信号(未示出)变成低电平时，通过图3中的低功率进入电路14，DRAM进入到低功率消耗方式中，并且内电源电压VII的发生器终止它的操作。内电源电压VII(例如，在正常操作中为2.0V)变得等于电源电压VDD(例如，2.5V)(图17(a))，并且ULP信号变成高电平(图17(b))。

随后，CE2信号正变成高电平，DRAM从低功率消耗方式中释放出来并且ULP信号变成低电平(图17(c))。换言之，按照在低功率消耗方式中接收的CE2信号的电平，DRAM从低功率消耗方式中释放出来。图3中的低功率进入电路14控制从低功率消耗方式中的退出。

接收ULP信号的下降沿，图15中的探测电路72a将LPLS信号变成低电平(脉冲)(图17(d))。接收LPLS信号的低电平，图15中的触发器72c将REL信号变成高电平(图17(e))。

由于从低功率消耗方式中的退出，内电源电压VII的电源线和电源电压VDD的电源线被断开，同时内电源电压VII的发生器开始它的操作。内电源电压VII从发生器的启动时下降一段时间(图17(f))。当内电源电压VII低于参考电压VREF(例如，1.25V)时，图16中的差动放大器74a输出低电平到反相器行74b。反相器行74b一接收到差动放大器74a的低电平就输出STTPZ信号的高电平(图17(g))。或电路78一接收到STTPZ信号的高电平就将起动信号STTVII变成高电平。起动信号STTVII作为复位信号并且图3中的主电路单元20的预定内电路被初始化。

在从低功率消耗方式中退出后，通过发出操作命令到DRAM，RASZ信号被变成高电平(图17(h))并且REL信号变成低电平(图17(i))。由于REL信号的低电平而阻止激活差动放大器74a。

如上述，在退出低功率消耗方式时，当由于内电源电压VII低于预定电压(参考电压VREF)，不能确保供应有内电源电压VII的内电路的操作时，内电路的初始化阻止它出现异常。

在上述的该实施方案中，当在低功率消耗方式中接收的CE2信号的状态指示低功率消耗方式的退出时，释放低功率消耗方式。这就通过外部的控制信号允许容易地将芯片从低功率消耗方式中退出。

在退出低功率消耗方式时，在内电源电压VII低于参考电压VREF的期间中，其为复位信号用于初始化内电路的起动信号STTVII被激活。这就在低功率消耗方式转换为正常操作方式时，使得安全地复位内电路和阻止内电路出现故障变得可能。

控制信号(CE2信号)使得芯片能够进入到低功率消耗方式中，并使芯片能够从低功率消耗方式中退出。

图18示出了本发明半导体存储器件的第五实施方案和第四实施方案的控制方法。与第一和第四实施方案描述相同的电路用相同参考号指出，并省略它们的详细描述。

在该实施方案中，形成电平探测电路80，替换第四实施方案中的电平探测电路74。其它配置与第四实施方案中的相同。

电平探测电路80包括：用于比较内电源电压VII和参考电压VREF的差动放大器80a；包括偶数个反相器的反相器行80b；用于比较字线(未示出)的升压电压VPP和外部电源电压VDD的差动放大器80c；包括偶数个反相器的反相器行80d；和与非门80e。由升压器产生的升压电压形成在芯片的内部。差动放大器80a和80c与图16中的差动放大器74a相同，并且一接收到REL信号的高电平就被激活。反相器行80b和80d由处于初始阶段的反相器和图16中反相器行74b的第二阶段的反相器组成。变换器行80b接收差动放大器80a的输出，并且输出接收的逻辑电平到与非门80e，作为起动信号STT1X。反相器行80d接收差动放大器80c的输出，并且输出接收的逻辑电平到与非门80e，作为起动信号STT2X。与非门80e作为负逻辑的或电路操作并且输出起动信号STTPZ。

图19示出了上述DRAM在进入和退出低功率消耗方式时的操作时间。

首先，当CE2信号(未示出)变成低电平时，DRAM进入到低功率消耗方式中并且内电源电压VII的发生器和升压电压VPP的发生器终止它们的操作。内电源电压VII(例如，在正常操作中为2.0V)和升压电压VPP(例如，在正常操作中为3.7V)变得等于电源电压VDD(例如，2.5V)(图19(a))并且ULP信号变成高电平(图18(b))。

随后，CE2信号正变成高电平，DRAM从低功率消耗方式中释放出来，并且ULP信号变成低电平(图19(c))。像在图17中的一样，LPLS信号变成低电平(图19(d))，并且REL信号变成高电平(图19(e))。

由于从低功率消耗方式中的退出，内电源电压VII的电源线和电源电压VDD的电源线被断开，并且内电源电压VII的发生器开始它的操作。从发生器的开始时内电源电压下降一段时间(图19(f))。在内电源电压VII低于参考电压VREF(例如，1.25V)期间中，输出STT1X的低电平(图19(g))。相似地，升压电压VPP的电源线和电源电压VDD的电源线间的连接被断开，并且升压电压VPP的发生器开始它的操作。从发生器开始时升压电压VPP下降一段时间(图19(h))。在升压电压VPP低于电源电压VDD的期间中，输出STT2X信号的低电平(图19(i))。

在STTIX信号或STT2X信号处于低电平的期间中，图18中的与非门80e输出STTPZ信号的高电平(图19(j))。在STTPZ信号的高电平中，起动信号STTVII(图16)变成高电平。起动信号STTVII作为复位信号并初始图3中的主电路单元20的预定内电路。

从低功率消耗方式中退出后，DRAM初始它的操作，从而RASZ信号变成高电平(图19(k))和REL信号变成低电平(图19(1))像图17中的一样。由于REL信号的低电平，阻止激活差动放大器80a和80c。

该实施方案可得到与先前第四实施方案相似的效果。而且，在该实施方案中，在从低功率消耗方式退出时，在内部产生的升压电压VPP低于外部电源电压VDD的期间中，用于初始内电路的起动信号STTVII被激活。特别是，在从低功率消耗方式中退出时，在至少一种内电源电压VII分别低于参考电压VREF和电源电压VDD的期间中，用于初始内电路的起动信号STTVII被激活。这就使得在低功率消耗方式转换为正常操作方式时，可能安全地复位内电路并阻止内电路出现故障(异常)。

图20示出了本发明第六实施方案中的半导体存储期间的起动信号发生器和第五实施方案的控制方法。与第一和第四实施方案描述相同的电路用相同参考号指出，并省略它们的详细描述。

在该实施方案的DRAM中，形成起动信号发生器82，替换第四实施方案描述的释放探测电路72和电平探测电路74。其它配置与图3(第一实施方案)中的相同。

起动信号发生器82由用于接收其为反相CE2信号的CE2X信号的CMOS反相器82a，连接CMOS变换器82a输出的MOS电容器82b，用于接收CMOS反相器82a的输入和参考电压VREF的差动放大器82c组成。当节点ND4的电压低于参考电压VREF时，包括电流镜电路的差动放大器82c将起动信号STTPZ变成高电平。

CMOS反相器82a的pMOS具有长的沟道长度，以具有高的开态电阻。CR时间常数电路由CMOS反相器82a的pMOS和MOS电容器82b组成。与使用扩散电阻的情况相比，使用晶体管的开态电阻以组成CR时间常数电路允许减小线路图的尺寸。

图21示出了上述DRAM在进入和退出低功率消耗方式时的操作时间。

首先，当CE2信号(未示出)变成低电平时，CE2X信号变成高电平并且DRAM进入到低功率消耗方式中。内电源电压VII的发生器和升压电压VPP的发生器终止它们的操作。图20中的CMOS反相器82a一接收到CE2X信号的高电平就将nMOS打开并将节点ND4变成低电平(图21(a))。当节点ND4的电压低于参考电压VREF时，差动放大器82c将STTPZ信号变成高电平(图21(b))。

随后，CE2信号正被变成高电平并且CE2X信号正变成低电平，DRAM从低功率消耗方式中释放出来(图21(c))。图20中的CMOS反相器82一接收到CE2X信号的低电平，就将pMOS打开并将节点ND4变成高电平(图21(d))。此时，根据pMOS的开态电阻和CMOS电容器确定的时间常数，节点ND4的电压逐渐升高。当节点ND4的电压高于参考电压VREF时，差动放大器82c将STTPZ信号变成低电平(图21(e))。

因此，在从低功率消耗方式退出的期间T2中，激活(高电平)STTPZ信号(复位信号)并初始内电路。在从低功率消耗方式中退出后，设置期间T2与内电源电压VII低于预定电压的期间相应，使得不能保证供应有内电源电压VII的内电路。换言之，起动信号发生器8作为计时器操作，用于确定期间T2的长度。

该实施方案可得到与先前第四实施方案相似的效果。而且，在该实施方案中，在从低功率消耗方式中退出时，起动信号发生器82作为计时器操作，以产生STTPZ信号，并且在从低功率消耗方式退出后的期间T2中，初始内电路。这就使得在低功率消耗方式变换成正常操作方式时，可能可靠地复位内电路并阻止内电路出现故障。

由于起动信号发生器82作为CR时间常数电路操作，在传播到CR时间常数电路的信号的传播延迟时间的基础上，设置期间T2是可能的。这就使得可能通过简单电路设置用于复位内电路的期间。

pMOS的开态电阻被用于形成CR时间常数电路，使得可减小起动信号发生器82的线路图的尺寸。

图22示出了本发明半导体存储器件的第七实施方案和控制方法。在这里，不再详细描述通过用相同参考号指出的与第一实施方案相同的电路。

在该实施方案中，DRAM包括VII启动器10，VDD启动器12，低功率进入电路84，命令译码器16，内电压发生器86和主电路单元88。内电压发生器86具有低通过滤器22，参考电压发生器24，VPP探测器90，升压器92，预充电电压发生器94，内电源电压发生器96，VBB探测器98和基底电压发生器100。主电路单元88具有存储磁心38，外围电路40，分频器102和振荡器104。这些分频器102和振荡器104是用于产生定时信号以在自更新方式中自动执行更新操作的控制电路。

图23示出了参考电压发生器24的详图。

参考电压发生器24装配有用于产生参考电压VREF的参考电压发生器24a，由pMOS组成的启动器24b，差动放大器24c和调节器24d。

参考电压发生器24a具有由pMOS做成的电流镜电路，分别串联连接电流镜电路的两个nMOS，和连接在一个nMOS源和地线VSS间的寄存器。参考电压发生器24a的输出连接到nMOS的栅和另一nMOS的漏上，从其中产生参考电压VREF。另一nMOS的栅连接另一nMOS的源。

当起动信号STTCRX在通电后被激活时，启动器24b升高参考电压VREF到高电平。

差动放大器24c具有由pMOS做成的电流镜部件，由nMOS做成的差动输入部件，并且一个nMOS把参考电压供应给栅并连接差动输入部件和地线VSS。将参考电压VREF供应到差动输入部件的一个nMOS的栅上，将参考电压VRFV供应到另一个nMOS的栅上。

通过连接pMOS和串联在电源线VDD和地线VSS间的五个电阻器而构成调节器24d。从各个元件的连接节点，分别输出参考电压VRFV，VPREF，VPRREFL和VPRREFH。以连接地线VSS的电阻器的两个终端，连接被低功率信号NAPX控制的nMOS的源和漏。当激活低功率信号NAPX(到低电平)时，连接地线VSS的电阻器被绕过。因此，在低功率消耗方式中，参考电压VRFV，VPREF，VPRREFL和VPRREFH的电平(绝对值)发生变化，从而与正常操作方式相比降低了电压。

图24示出了内电源电压发生器96的详图。

通过从图5中的第一实施方案VII内电源电压发生器32中消除开关电路32e和nMOS32d并通过增加稳定电容器96a，开关96b和nMOS96c而构成内电源电压发生器96。稳定电容器96a存储一部分供应到内电源线VII的电荷，以减小如否则可能被电源噪声引起的电源电压VII的漂移。例如，开关96b由COMS传输门组成。如排列在内电源线VII和地线VSS间的nMOS96c通过反相器在它的栅上供应低功率信号NAPX的反相逻辑。

当激活低功率信号NAPX时，开关96b关闭，以断开调节器32c和内电路。此时，关闭nMOS96c，使得内电源线VII下降到地电压(0V)。电源电压VII未供应到内电路上，使得在功率消耗方式中未发生内电路中的晶体管等的漏电流。特别是，内电路的功率消耗可降低至零。此时，保持调节器32c和稳定电容器96a间的连接，使得稳定电容器96a如在正常操作中存储电荷。

在释放低消耗方式后，当阻止激活低功率信号NAPX时打开开关96b。与此同时，关闭nMOS96c以连接调节器32c和内电路。此时，不但从调节器32c供应的电荷而且存储在稳定电容器96a中的电荷被供应到内电源线VII，使得内电源电压VII升高并供应到内电路上。结果，在释放低功率消耗方式后可立即操作内电路。

图25示出了升压器92，VPP探测器90，基底电压探测器100和VBB探测器98。

升压器92装配有在激活升压起动信号VPPEN时要被操作的振荡器106，和多个单元108和110。当激活低功率信号NAPX时，单元108接收来自振荡器106的脉冲信号PLS1-PLS6，以产生升压电压VPP。响应来自振荡器106的脉冲信号PLS1-PLS6，不管低功率信号NAPX，单元110在任何时候产生升压电压VPP。在低功率信号NAPX激活的基础上，单元108停止它的操作，使得在功率消耗方式中升压器92的功率消耗下降。在低功率消耗方式中，不执行更新操作，使得如以下将要描述的，即使升压器92的驱动能力下降也不出现问题。不管操作方式，根据时间期间(即时间特性)确定在任何时候要被操作的单元110的数目，直到从低功率消耗方式中返回后执行正常操作或更新操作。

基底电压发生器100装配有通过激活基底电压探测信号VBBDET和阻止激活低功率信号NAPX而被操作的多个单元112，通过激活基底电压探测信号VBBDET而被操作的多个单元114。当在低功率信号NAPX激活的基础上停止单元112的操作时，在功率消耗方式中基底电压发生器100的功率消耗下降。不管操作方式，根据从低功率消耗方式返回到正常操作方式或更新操作后的时间期间(即时间特性)确定要被操作的单元114的数目。

图26示出了升压器92的单元108的详图。

单元108包括每一个都由nMOS做成的四个电容器108a，108b，108c和108d，和作为开关操作的pMOS108e和108f。当阻止激活低功率信号NAPX时，电容器108a，108b，108c和108d分别在它们的一端接收脉冲信号PLS1，PLS2，PLS3和PLS4的反相逻辑。电容器108a-108d的另一端通过多个二极管连接的nMOS连接电源线VDD。当阻止激活低功率信号NAPPX时，pMOS108e和108f的栅通过逻辑门在它们的栅上分别接收脉冲信号PLS5和PLS6。

脉冲信号PLS1，PLS2和PLS5和脉冲信号PLS3，PLS4和PLS6是彼此反相的。低功率信号NAPX和脉冲信号PLS5和PLS6的高电平电压等于升压电压VPP，以便可靠地关闭pMOS108e和108f。

响应输入的脉冲信号PLS1，PLS2，PLS3和PLS4，电容器108a和108b，108c和108d交替充电和放电。与电容器108a和108b，和电容器108c和108d的激励操作同步，pMOS108e和108f交替打开。而且，通过这些激励操作，电源电压VDD被增加到升压电压VPP。当激活低功率信号NAPX时，单元108停止它的操作。

图27示出了升压器92的单元110的详图。

单元110是通过从单元108中消除掉低功率信号NAPX和NAPPX的逻辑而做成的电路。换言之，单元110在电源打开后的任何时候操作，以产生升压电压VPP。

图28示出了VPP探测器90的详图。

VPP探测器90装配有差动放大器90a和用于将它的电压供应到差动放大器90a的一个输入的电压发生器90b。

差动放大器90a具有由pMOS组成的电流镜部件90c，由nMOS组成的一对差动输入部件90d和90e。差动输入部件90d和90e的输入端接收参考信号VPREF和通过转换来自电压发生器90b的升压电压VPP的电平而产生的控制信号VPP2。差动输入部件90d通过总是打开的nMOS连接地线VSS，差动输入部件90e通过在阻止激活低功率信号NAPX时打开的nMOS连接地线VSS。

总之，差动输入部件90d在任何时候操作，差动输入部件90e只在阻止激活低功率信号NAPX时操作。在低功率消耗方式中差动输入部件90c停止它的操作，使得减小功率消耗。当控制电压VPP2低于参考电压VPREF时，差动放大器90a激活升压起动信号(到高电平)。

通过连接串联在用于产生升压电压VPP的节点和地线VSS间的三个电阻器而构成电压发生器90b。控制电压VPP2从用于供应升压电压VPP的节点一侧的电阻器的另一端输出。以连接地线VSS的电阻器的两端，分别连接用低功率信号NAPX控制的nMOS的源和漏。当激活低功率信号NAPX时，绕过连接地线VSS的电阻器。因此，在低功率消耗方式中，控制信号VPP2的电平下降。

图29示出了基底电压发生器100的单元112的详图。

单元112装配有振荡器112a和激励电路112b。

振荡器112a被构造成由逻辑门的奇数个级组成的环行振荡器。在基底电压探测信号VBBDET被激活而低功率信号NAPX被阻止激活时，振荡器112a进行操作。

激励电路112b包括具有串联连接在电源线VDD和激励节点PND间的三个pMOS和一个nMOS的电源电压部件112c，由栅连接激励节点PND的pMOS组成的电容器112d，用于在激励节点PND在高电平时连接激励节点PND和地线VSS的nMOS112e，和用于连接激励节点PND和基底节点VBB的二极管连接的nMOS112f。

在激励电路112b中，当电源部件112c和电容器112d的pMOS和nMOS接收来自振荡器112a的时钟信号时，激励节点PND可交换地具有地电压和负电压。而且，当激励节点PND具有负电压时，基底节点VBB的电荷被泵出，以设置基底节点VBB到负电压。在低功率消耗方式中(低功率信号NAPX激活时)，单元112停止它的操作。

图30示出了基底电压发生器100的单元114的详图。

单元114装配有振荡器114a和激励电路114b。

振荡器114a是通过从单元112的振荡器112a中消除掉低功率信号NAPX的逻辑而做成的电路。总之，即使在功率消耗方式中，振荡器114a响应基底电压探测信号VBBDET进行操作，以产生基底电压VBB。激励电路114b是与单元112的激励电路112b相同的电路。

图31示出了VBB探测器98的详图。

VBB探测器98装配有两个探测单元98a和98b，和用于输出作为基底电压探测信号VBBDET的单元98a和98b的探测结果的或逻辑的或电路98c。

探测单元98a包括：具有电阻器的参考电压发生部件98d；串联连接在内电源线VII和地线VSS间的pMOS和电阻器；具有两个串联连接的nMOS的电平探测部件98e；具有通过pMOS负载电路连接电源线VII的pMOS的CMOS反相器98f；和用于连接电平探测部件98f的输出节点NOUT1和地线VSS的nMOS98g。参考电压发生部件98d的pMOS的栅和nMOS98g的栅接收低功率信号NAPX。因此，在正常操作方式中阻止激活探测单元98a，但在功率消耗方式中被激活。当激活时，电平探测部件98e的输出节点NOUT1的电压随着基底电压VBB的升高而升高。在该实施方案中，当基底电压VBB升高到-0.5V时，CMOS反相器98f应电平探测部件98d的探测结果(即输出节点NOUT1的电压)的要求，输出低电平。当接收CMOS反相器98f的低电平时，或电路98c激活基底电压探测信号VBBDET。

在探测单元98b中，参考电压发生部件98d的pMOS的栅和nMOS98g的栅被供应低功率信号NAPX的反相逻辑。剩余结构与探测单元98a的相同。在该实施方案中，当在正常操作方式中基底电压VBB升高到-1.0V时，响应电平探测部件98e(即输出节点NOUT1的电压)探测结果，CMOS反相器98f输出低电平。当低功率信号NAPX处于低电平(在功率消耗方式中)时，探测单元98b的参考电压发生部件98d的输出具有地电压VSS(0V)。因此，在任何时候电平探测部件98e的输出节点NOUT2具有低电平。总之，在功率消耗方式中阻止激活探测单元98b。

因此，当基底电压VBB升高到-1.0V时，VBB探测器98在正常操作方式中只使用探测单元98b并激活基底电压探测信号VBBDET。当激活基底电压探测信号VBBDET时，如图29和30所示，基底电压发生电路100的单元112和114进行操作，使得基底电压VBB下降。

在低功率消耗方式中，另一方面，当激活低功率信号NAPX时，VBB探测器98激活探测单元98a但阻止激活探测单元98b。结果，减小VBB探测器98的功率消耗。在功率消耗方式中只通过探测电路98a探测基底电压VBB的电平，使得在基底电压VBB升高到-0.5V时激活基底电压探测信号VBBDET。基底电压VBB的探测电平(以绝对值)变低，使得要被基底电压发生器100产生的基底电压VBB的绝对值减小。换言之，与正常操作方式相比，在功率消耗方式中进一步抑制基底电压发生器100的操作。结果，可减小功率消耗。基底电压VBB和地电压VSS间的差值减小，从而减小基底渗漏。因此，基底电压探测信号VBBDET的出现频率降低，以减小基底电压发生器100的操作频率。结果，可进一步减小功率消耗。

图32示出了预充电电压发生器94的详图。

预充电电压发生器94装配有差动放大器94a和94b和VPR发生器94c。

差动放大器94a具有由pMOS组成的电流镜部件94d，和一对由nMOS组成的差动输入部件94e和94f。差动输入部件94e和94f的输入接收参考电压VPRREFL和预充电电压VPR。差动输入部件94e通过总是打开的nMOS连接地线VSS，差动输入部件94f通过在阻止激活低功率信号NAPX时打开的nMOS连接地线VSS。

总之，差动输入部件94e在任何时候进行操作，而差动输入部件94f只在阻止激活低功率信号NAPX时进行操作。在功率消耗方式中差动输入部件94f停止它的操作，使得减小功率消耗。当参考电压VPRREFL高于预充电电压VPR时，差动放大器94a设置输出节点NOUT3到低电平。

差动放大器94b具有由nMOS组成的电流镜部件94g，和一对由pMOS组成的差动输入部件94h和94i。差动输入部件94h和94i的输入端接收参考电压VPRREFH和预充电电压VPR。差动输入部件94g通过总是打开的pMOS连接电源线VDD，差动输入部件94i通过在阻止激活低功率信号NAPX时打开的pMOS连接电源线VDD。

差动输入部件94h在任何时候进行操作，而差动输入部件94i只在阻止激活低功率信号NAPX时进行操作。在低功率消耗方式中，差动输入部件94i停止它的操作，使得减小功率消耗。当参考电压VPRREFH低于预充电电压VPR时，差动放大器94b设置输出节点NOUT4到低电平。

VPR发生器94c具有串联连接在电源线VDD和地线VSS间的pMOS和nMOS。pMOS的栅连接输出节点NOUT3。nMOS的栅连接输出节点NOUT4。从pMOS和nMOS的漏上，输出预充电电压VPR。预充电电压VPR被用作配对位线的均衡电压和存储磁心38中的存储单元的板极电压。

在功率消耗方式中，差动输入部件94f和94i的阻止激活降低预充电电压发生器94对预充电电压漂移的响应。然而，如以下将要描述的，在功率消耗方式中不执行读操作和更新操作，使得即使降低预充电电压发生器94的响应，也不出现问题。

图33示出了振荡器104的详图。

振荡器104装配有具有串联连接的CMOS变换器奇数级的环行振荡器104a，用于从环行振荡器104a中抽取出振荡信号OSCZ的缓冲器104b。图33中的虚线框是用于调整环行振荡器104a级数(与自更新期间对应)的开关。通过多晶硅熔丝的烧端或通过布线层的光掩膜的布置模式，设置这些开关的开/关。在该实例中，环行振荡器104a的级数被置为“7”。CMOS反相器的pMOS和nMOS的源分别通过pMOS负载和nMOS负载连接内电源线VII和地线VSS。pMOS负载和nMOS负载的栅分别由控制电压PCNTL和NCNTL控制。振荡器104具有用于接收低功率信号NAPX的pMOS和nMOS。当激活低功率信号NAPX时，那些pMOS被打开，以固定环行振荡器104a的预定节点到高电平，但是当那些nMOS被关闭时，CMOS反相器的nMOS和地线VSS间的连接被断开。结果，振荡器104在功率消耗方式中停止它的操作。

图34示出了形成在振荡器104中用于产生控制电压PCNTL和NCNTL的发生器116。

发生器116装配有：串联连接在内电源线VII和地线VSS间的pMOS，pMOS二极管和电阻器；串联连接在内电源线VII和地线VSS间的电阻器，nMOS二极管和nMOS；排列在用于产生控制电压PCNTL的节点和内电源线VII间的MOS电容器；排列在用于产生控制电压NCNTL的节点和地线VSS间的MOS电容器。

控制电压PCNTL从pMOS二极管和电阻器间的连接节点处产生，并随着内电源电压VII的漂移而变化。控制电压NCNTL从nMOS二极管和电阻器间的连接节点处产生，并随着地电压VSS的漂移而变化。因此，图33中的CMOS变换器的pMOS和nMOS的栅至源电压总是恒定的，使得不管内电源电压VII的漂移，环行振荡器104a的振荡周期是恒定的。MOS电容器阻止发生在内电源线VII和地线VSS上的高频噪声影响控制电压PCNTL和控制电压NCNTL。结果，取消了内电源电压VII和地电压VSS的漂移，使得在激活振荡电路104(在自更新方式中)时，对预定期间总是产生振荡信号OSCZ。

当激活低功率信号NAPX时，关闭pMOS和nMOS。换言之，在功率消耗方式中阻止激活发生器116。此时，控制电压PCNTL和NCNTL分别变成低电平和高电平。

在如此描述的DRAM中，与第一实施方案相同，图22中的低功率进入电路84激活低功率信号NAPX(到低电平)，以在芯片接收外部低电平的芯片起动信号CE2时，使其进入到低功率消耗方式中。

当激活低功率信号NAPX时，图23中的参考电压发生器24降低参考电压VRFV，VPREF，VPREFL和VPREFH的电平。图28中的VPP探测器90阻止激活差动输入部件90e并同时降低要被供应到差动输入部件90d的控制电压VPP2的电平。如图25所示，升压器92的单元108和基底电压发生器100的单元112停止它们的操作。图31中的VBB探测器98阻止激活探测单元98b但激活探测单元98a，以升高基底电压VBB的探测电平。特别是，当基底电压VBB升高到-0.5V时，激活基底电压探测信号VBBDET。图32中的预充电电压发生器94的差动放大器94a和94b分别阻止激活差动输入部件94f和94i。图33中的振荡器104停止它的操作。图34中的发生器116被阻止激活。

图35示出了振荡器104和分频器102的操作。

当激活低功率信号NAPX时，振荡器104设置振荡信号OSCZ到低电平。由于振荡信号OSCZ停止它的振荡，分频器102的分频停止，使得自更新计时器信号SRTZ变成低电平。因此，分频器102的功率消耗基本为零。

因此，与常规技术相比，多个控制电路中止它们的操作或降低信号电平的探测能力，从而基本上减小低功率消耗方式中的功率消耗。一些控制电路以低探测状态继续它们的操作，使得在从低功率消耗方式中释放后可立即开始正常操作。

在该实施方案中，如上述，在功率消耗方式中停止用于自更新的振荡器104，以停止在自更新方式中执行的操作。结果，可减小功率消耗方式中的功率消耗。

由于未执行更新操作，内电压发生器86可以以足以补偿被外围电路40消耗的电功率(漏电流)的功率进行操作。结果，可减小功率消耗方式中的功率消耗。

即使在功率消耗方式中，内电压VPP，VBB和VPR被供应到内电路(包括外围电路40，存储磁心38等)上。因此，在刚刚从低功率消耗方式中释放出来后可操作外围电路40，存储磁心38等。

在低功率消耗方式中，停止升压器92的单元108和基底电压发生器100的单元112的操作，使得可进一步减小功率消耗方式中的功率消耗。

在低功率消耗方式中，保持内电源线VII和稳定电容器96a间的连接，并断开内电源线VII和内电路(外围电路40和存储磁心38)间的连接。停止供应到外围电路40的电源电压，使得到外围电路40的漏电流可消失，以减小功率消耗为零。从低功率消耗方式中释放出来后，连接内电源线VII和内电路时，与存储在稳定电容器96a中的电荷对应的电压通过内电源线VII供应到内电路上。因此，从低功率消耗方式释放出来后，在内电源电压发生器96产生预定内电源电压VII之前，与存储在稳定电容器96a中的电荷对应的电压可施加到内电路上。结果，在从低功率消耗方式中释放出来后内电路可立即进行操作。

在低功率消耗方式中，阻止激活VPP探测器90的差动放大器90a中的差动输入部件90e和预充电电压发生器94的差动放大器94a和94b中的差动输入部件94f和94i，使得可减小差动放大器90a，94a和94b的功率消耗。

在低功率消耗方式中，停止升压器92的单元108和基底电压发生器100的单元112的操作，使得抑制升压电压VPP和基底电压VBB的瞬变离散。换言之，可减小最大和最小升压电压VPP和基底电压VBB间的差值，以减小漏电流。

通过降低被参考电压发生器24产生的参考信号VPREF，VRFV(VII)，VPRREFH和VPRREFL的电平，减小VPP探测器90，VBB探测器98和预充电电压发生器94的探测电平的绝对值，并减小升压电压VPP，基底电压VBB和要被预充电电压发生器94产生的预充电电压VPR的电平(绝对值)。由于降低了电压，可减小漏电流以减小功率消耗。

在上述的实施方案中，本发明被应用到DRAM中。然而，本发明并不局限于该实施方案。例如，本发明可被应用到诸如SDRAMs(同步DRAMs)，DDR SDRAMs(双数据速率SDRAMs)，或FCRAMs(快速循环RAMs)的半导体存储器上。

应用本发明的半导体制造工艺并不局限于CMOS工艺，但它最好为Bi-CMOS工艺。

在通过串联连接多个延迟电路54c而形成低功率进入电路50的实例中，已描述先前的第二实施方案。然而，本发明并不局限于此，例如，通过使用被STTCRX信号控制的闩锁电路可形成低功率进入电路。在该修改中，减小了电路的尺度。

在使用专用低功率消耗方式信号/LP的实例中已描述了先前的第三实施方案。例如，通过停止芯片上的/LP信号和不为/LP信号提供终端，该DRAM甚至可被提供到不需要功率消耗方式的用户。通过连接或熔断熔丝，/LP信号可连接电源电压VDD。或者，通过选择布线层的光掩膜，/LP信号可连接电源电压VDD。

在比较升压电压VPP和电源电压VDD的实施例中已描述先前的第五实施方案。然而，本发明并不局限于该实施方案，例如，升压电压VPP尽可以与通过降低电源电压VDD产生的参考电压VREF进行比较。

在操作作为计时器的起动信号发生器82，用于确定在从低功率消耗方式中退出时的期间T2的持续时间，和用于在期间T2中激活初始化内电路的STTPZ信号(复位信号)的实例中已描述先前的第六实施方案。本发明并不局限于该实施方案。例如，在从低功率消耗方式中退出时，以正常操作的计数器作为计时器进行操作，以便计数预定数量。用于初始内电路的复位信号可以在计数器计数数量的期间被激活。指示存储单元等的更新地址的更新计数器可被用作计数器。

本发明并不局限于上述的实施方案，在不离开本发明精神和范围的基础上可做各种修改。可部分或全部地进行任何改进。

Claims (16)

1.一种包括动态存储单元的动态随机存取存储器的控制方法，该存储器具有低功率消耗方式和空闲方式，在低功率消耗方式中，动态存储单元通过阻止更新操作来不保留其中的数据，该方法包括步骤：

进入空闲方式；

响应包括空闲方式期间的多个控制信号的组合的外部命令而进入低功率消耗方式。

2.根据权利要求1的动态随机存取存储器的控制方法，进一步包括步骤：

响应第二命令而从低功率消耗方式中退出。

3.根据权利要求2的动态随机存取存储器的控制方法，其中

在从低功率消耗方式中退出之后，初始化该存储器。

4.一种包括动态存储单元的半导体存储器的控制方法，包括步骤

响应专用外部控制信号而进入低功率消耗方式，在低功率消耗方式中，动态存储单元通过阻止更新操作来不保留其中的数据。

5.根据权利要求4的半导体存储器的控制方法，其中

半导体存储器响应专用外部控制信号从第一电压到第二电压的电压变化而进入低功率消耗方式。

6.根据权利要求5的半导体存储器的控制方法，其中

当专用外部控制信号具有第二电压时维持低功率消耗方式。

7.根据权利要求5的半导体存储器的控制方法，其中

半导体存储器响应专用外部控制信号从第二电压到第一电压的反向电压变化而退出低功率消耗方式。

8.一种包括动态存储单元的半导体存储器的控制方法，包括步骤：

将专用控制信号输出到半导体存储器，使得半导体存储器进入低功率消耗方式，在低功率消耗方式中，动态存储单元通过阻止更新操作来不保留其中的数据。

9.根据权利要求8的半导体存储器的控制方法，进一步包括步骤：

当输出专用控制信号时，将专用控制信号的电压从第一电压改变成第二电压。

10.根据权利要求9的半导体存储器的控制方法，进一步包括步骤

保持专用控制信号的电压于第二电压，以维持半导体存储器的低功率消耗方式。

11.根据权利要求10的半导体存储器的控制方法，进一步包括步骤

将专用控制信号的电压从第二电压改变成第一电压，使得半导体存储器退出低功率消耗方式。

12.一种存储器系统，包括：

包括动态存储单元的第一存储器，其具有低功率消耗方式，在低功率消耗方式中，动态存储单元通过阻止更新操作来不保留其中的数据，并且第一存储器具有数据终端；以及

包括闪速存储单元的第二存储器，其具有与第一存储器的数据终端相连接的数据终端。

13.根据权利要求12的存储器系统，其中

在第一存储器进入低功率消耗方式之前，存储于第一存储器中的动态存储单元中的数据转移到第二存储器中的闪速存储单元。

14.根据权利要求12的存储器系统，其中

在第一存储器退出低功率消耗方式之后，存储于第二存储器中的闪速存储单元中的数据转移到第一存储器中的动态存储单元。

15.一种具有服务状态和等待状态的蜂窝电话，包括：

包括动态存储单元的第一存储器，其具有低功率消耗方式，在低功率消耗方式中，动态存储单元通过阻止更新操作来不保留其中的数据，并且第一存储器具有数据终端；

包括闪速存储单元的第二存储器，其具有与第一存储器的数据终端相连接的数据终端，其中

当从服务状态转换到等待状态时，存储于第一存储器中的动态存储单元中的数据转移到第二存储器中的闪速存储单元，然后第一存储器进入低功率消耗方式，并且其中

当从等待状态转换到服务状态时，第一存储器退出低功率消耗方式，然后存储于第二存储器中的闪速存储单元中的数据转移到第一存储器中的动态存储单元。

16.一种控制第一存储器和第二存储器的方法，第一存储器包括动态存储单元，第二存储器包括闪速存储单元，其中第一存储器具有低功率消耗方式，在低功率消耗方式中，动态存储单元通过阻止更新操作来不保留其中的数据，该方法包括步骤：

在第一存储器进入低功率消耗方式之前，将存储于第一存储器中的动态存储单元中的数据转移到第二存储器中的闪速存储单元；并且

在第一存储器退出低功率消耗方式之后，将存储于第二存储器中的闪速存储单元中的数据转移到第一存储器中的动态存储单元。

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