TWI607451B - 與具錯誤校正碼保護之記憶體搭配之記憶體內建式自我測試裝置 - Google Patents

與具錯誤校正碼保護之記憶體搭配之記憶體內建式自我測試裝置 Download PDF

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Description

與具錯誤校正碼保護之記憶體搭配之記憶體內建式自我測試裝置
本發明係關於記憶體，更詳而言之，係關於對於具錯誤校正碼所保護之記憶體進行記憶體內建自我測試的系統及其方法。
近期於半導體設計及組裝方法之發展，使電子電路更能夠有效微型化。完整的系統包括微處理器、通訊邏輯以及尤指記憶體，如今已可建置於單一半導體晶片上。此種系統晶片(SOC)所具有之多種技術，以往係有較高之空間需求，以各自作為獨立元件設置於一電路板上。
以往，半導體晶片係以邏輯函數與外部提供之獨立記憶體為主，而當代積體電路對於設置於半導體晶片本身的嵌入式記憶體需求越來越高。嵌入式記憶體可以不同尺寸與形態之記憶元件設置於半導體晶片中。將記憶體整合於半導體晶片上，可有效節省空間。此外，藉以消除或減少介面與降低速度之影響因子如電路板等，可提升記憶體存取之速度。
系統晶片中之嵌入式記憶體必須相當穩固且經過測試，故，記憶體自我測試裝置，亦即所謂的「記憶體內建自我測試(MBIST)裝置」係通常提供於一句有嵌入式記憶體之系統晶片上，該裝置可針對系統中的 嵌入式記憶體進行特製化。如此裝置可於對應之半導體晶片組裝完成後，進行一記憶體自我測試作業。
本發明於一方面係提供一種用於對於一記憶體，例如一半導體晶片中所嵌設之記憶體，進行記憶體自我測試之裝置(記憶體內建自我測試裝置)，該記憶體內建自我測試裝置具有一第一存取埠以及一第二存取埠。該第一存取埠係設置以於該裝置之一第一作業模式中，透過該第一存取埠與該記憶體之間之一第一通訊通道對該記憶體進行測試。該第二存取埠係設置以於該裝置之一第二作業模式中，透過該第二存取埠與該記憶體之間之一第二通訊通道對該記憶體進行測試。該第一通訊通道排除與該記憶體相關聯之錯誤校正碼(ECC)邏輯，該第二通訊通道則具有與該記憶體相關聯之該錯誤校正碼邏輯。於不同實施例中，於此所述之記憶體內建自我測試裝置可經提供為整合解決方案，例如經納入為系統晶片或積體電路包裝(IC package)之一部分或整體，或經提供為獨立解決方案，以獨立裝置之方式實施。
本發明另一方面提供一種實施一記憶體內建自我測試裝置之系統，例如一系統晶片或一積體電路。該系統具有一記憶體，例如嵌設一半導體晶片中之記憶體，以及與該記憶體相關聯之一錯誤校正碼邏輯，其係藉由直行至少一錯誤校正碼演算法，以校正或檢測對該記憶體讀取以及/或寫入資料之錯誤。該系統進一步具有一記憶體自我測試裝置，用以對該記憶體進行自我測試。該裝置具有一第一存取埠，其係透過一第一通訊 通道與該記憶體進行通訊連接，該第一通訊通道排除與該記憶體相關聯之錯誤校正碼，以及一第二存取埠，其係透過一第二通訊通道與該記憶體進行通訊連接，該第二通訊通道具有與該記憶體相關聯之錯誤校正碼。該裝置係設置以於該裝置之一第一作業模式中，透過該第一通訊通道對該記憶體進行測試。該裝置係進一步用以於該裝置之一第二作業模式中，透過該第二通訊通道對該記體進行測試。
於本發明揭露內容中所述之「通道」一詞，其用以敘述於一記憶體內建自我測試裝置之一特定存取埠以及該一記憶體間之一通道，其中該記憶體內建自我測試裝置係設置以進行測試，該通道係指用以透過如通訊位址、控制以及/或存取埠與記憶體間之資料訊號側是該記憶體之通訊通道。
於此所述，用以描述一記憶體內建自我測試裝置之一特定存取埠以及一記憶體間之一通道可具有一錯誤校正碼邏輯者，係指一通道，藉以使可通訊於該存取埠及該記憶體間之位址、控制以及/或資料訊號可穿越該錯誤校正碼邏輯，而該錯誤校正碼邏輯可作用於此等訊號上(例如於該存取埠與該記憶體間具有一錯誤校正碼邏輯)。
相似地，於此所述以敘述一記憶體內建自我測試裝置之一特定存取埠與一記憶體間之一通道可排除一錯誤校正碼邏輯者，係指一通道，藉以使可通訊於該存取埠及該記憶體間之位址、控制以及/或資料訊號不會穿越該錯誤校正碼邏輯，而該錯誤校正碼可經設置於或非設置於一晶片上。於此情形中，記使該記憶體具有此一錯誤校正碼邏輯，但該錯誤校正碼邏輯不會作用於該存取埠與該記憶體間所通訊之訊號上(例如該存取 埠及該記憶體間不具有錯誤校正碼邏輯)。
本發明另一方面係關於一種方法，其係使利用此處所述一記憶體內建自我測試裝置之一記憶體進行記憶體自我測試。
本發明另一方面係關於電腦程式與電腦可讀儲存媒體，較佳者係為非暫態媒體，其具有軟體碼部分(例如電腦可讀指示)，該軟體碼係當執行於一處理器上/由一處理器或任何種類控制器所執行時，可執行此處所述之記憶體自我測試方法。
100‧‧‧測試流程
102‧‧‧製造測試階段
104‧‧‧晶圓針測
106‧‧‧封裝IC測試
110‧‧‧系統製造階段
112‧‧‧系統測試
114‧‧‧應用測試階段
116‧‧‧自我測試
118‧‧‧自我測試
200‧‧‧系統
202‧‧‧記憶體
204‧‧‧記憶體內建自我測試裝置
206‧‧‧IC邏輯
208‧‧‧開關矩陣
210‧‧‧通訊通道、通道
212‧‧‧通訊通道、通道
214‧‧‧通訊通道、通道
300‧‧‧系統
302‧‧‧記憶體
304‧‧‧記憶體內建自我測試裝置
306‧‧‧IC邏輯
308‧‧‧開關矩陣
310‧‧‧錯誤校正碼邏輯
312‧‧‧通訊通道、通道
314‧‧‧通訊通道、通道
316‧‧‧通訊通道、通道
318‧‧‧通訊通道、通道
400‧‧‧系統
402‧‧‧記憶體
404‧‧‧記憶體內建自我測試裝置
410‧‧‧錯誤校正碼邏輯
420-1‧‧‧第一存取埠
420-2‧‧‧第二存取埠
430-1‧‧‧第一通訊通道
430-2‧‧‧第二通訊通道
432‧‧‧通訊通道、通道
434‧‧‧通訊通道、通道
440‧‧‧控制器
500‧‧‧系統
502-X‧‧‧記憶體
502-Y‧‧‧記憶體
502-Z‧‧‧記憶體
504‧‧‧記憶體內建自我測試裝置
510‧‧‧錯誤校正碼邏輯
510-X‧‧‧錯誤校正碼邏輯
510-Y‧‧‧錯誤校正碼邏輯
510-Z‧‧‧錯誤校正碼邏輯
520-1‧‧‧第一存取埠
520-2‧‧‧第二存取埠
530-1‧‧‧通訊通道
532‧‧‧通訊通道
534‧‧‧通訊通道
600‧‧‧系統
602‧‧‧記憶體
604‧‧‧記憶體內建自我測試裝置
606‧‧‧IC邏輯
608‧‧‧開關矩陣
610‧‧‧錯誤校正碼邏輯
614‧‧‧通訊通道、通道
616‧‧‧通訊通道、通道
618‧‧‧通訊通道、通道
620-1‧‧‧第一存取埠
620-2‧‧‧第二存取埠
650‧‧‧開關矩陣
652‧‧‧通訊通道、通道
654‧‧‧通訊通道、通道
656‧‧‧通訊通道、通道
700‧‧‧流程圖
702‧‧‧步驟
704‧‧‧步驟
706‧‧‧步驟
708‧‧‧步驟
800‧‧‧資料處理系統
802‧‧‧處理器
804‧‧‧記憶體元件
806‧‧‧系統匯流排
808‧‧‧本地記憶體
810‧‧‧大量儲存裝置
812‧‧‧輸入裝置
814‧‧‧輸出裝置
816‧‧‧網路配接器
818‧‧‧應用方式
圖1係為一標準IC測試之流程圖。
圖2係為實施一記憶體內建自我測試裝置以測試一記憶體之一系統示意圖。
圖3係為實施一記憶體內建自我測試裝置以測試一受錯誤校正碼所保護之記憶體之一系統示意圖。
圖4係為本發明所示之一實施例，其係為實施一記憶體內建自我測試裝置於一受錯誤校正碼所保護之記憶體之一系統示意圖。
圖5係為本發明所示之一實施例，其係為實施一記憶體內建自我測試裝置於多個受錯誤校正碼所保護之記憶體之一系統示意圖。
圖6係為本發明所示之另一實施例，其係為實施一記憶體內建自我測試裝置於一受錯誤校正碼所保護之記憶體之一系統示意圖。
圖7係為本發明所示之一方法實施例，其係為控制一記憶體內建自我 測試裝置之方法流程圖。
圖8係為本發明所示之一資料處理系統實施例之方塊圖。
積體電路(IC)測試流程基礎
圖1係為一標準IC測試流程100之流程圖，如圖1所示，一IC可進行多重階段測試。於一IC製造階段102中，其通常為第一階段，一IC製造商可透過測試一晶圓型態中之元件進行晶圓針測以及/或透過測試最終封裝IC型態以進行一封裝IC測試106。
當一封裝IC元件經組裝入一系統，其即可於一系統製造階段110經過一系統測試112以進行測試。於階段110中，由於複數次組件係整合入更高層級之系統中，可進行多重系統測試112。
當具有該積體電路(IC)之系統設置於特定最終用途時，該積體電路可於一應用測試階段114進行測試。於該測試階段，一積體電路常具有可進行自我測試以回報具有該積體電路之一電子系統如系統啟動時之測試通過/失敗狀態之功能，如圖1所示之啟動自我測試(POST)116以及/或如圖1所示正常作業中之週期性自我測試118，以確保該電子系統之持續性校正作業。
對於應用階段自我測試能力的需求逐漸增加，其係為使電子系統可符合如ISO26262之「道路車輛-功能性安全」(Road vehicles-Functional safety)功能性安全標準或IEC61508「電力/電子/可程式化電子安全相關系統」(Functional Safety of Electrical/Electronic/Programmable Electronic Safety-related Systems)之需求。
現行記憶體內建自我測試之用途
如圖2所示係為一系統200示意圖，例如其係實施為一積體電路，其具有如嵌入式記憶體202之記憶體，用以儲存資料，以及一記憶體內建自我測試裝置204。圖2進一步顯示數位IC邏輯206，其一般亦係納於該系統200中，例如將其納為一系統晶片之一部份，該系統具有記憶體202、記憶體內建自我測試裝置204，以及IC邏輯206，亦或可由外部實施於該系統200。
記憶體內建自我測試裝置204係設置以測試記憶體202，如下所述。然而，除測試如圖2所示之記憶體202之外，基於近似方式，記憶體內建自我測試裝置204亦可用以測試系統200中所可具有之其他記憶體，該等其他記憶體並未標示於圖2中。
記憶體內建自我測試裝置204以及IC邏輯206係可通訊連接於記憶體202，藉此，其等可存取(例如讀取或寫入)記憶體202中之資料。然而，記憶體內建自我測試裝置204係於系統200之記憶體202測試中存取記憶體202中之資料(通常係為前述IC製造測試階段102之一部分)時，而IC邏輯206係於系統200處於所謂「任務模式中」進行正常作業(例如非測試作業)時存取記憶體202之資料。為此，IC邏輯206具有可於該任務模式中存取(例如讀取或寫入)記憶體202中所儲存資料的系統與裝置。
於一實施例中，一開關矩陣208可用以將記憶體內建自我測 試裝置204以及IC邏輯206連接至記憶體202。如此開關矩陣可具有任何方法及包含任何可將記憶體內建自我測試裝置204以及IC邏輯206連接至記憶體202之裝置，藉此，該等相互連接之裝置可通訊資料，其中包含但不限於例如至少一包裝(wrapper)、封環(collar)或多工器(multiplexer)。於不同實施例中，該開關矩陣可納於記憶體內建自我測試裝置本身中，或實施為與記憶體內建自我測試裝置分離之一獨立元件。
於系統200之任務模式作業中，IC邏輯206可透過IC邏輯206與開關矩陣208間之一通訊通道210(如圖2中之通道「A」所示)以及開關矩陣208與記憶體202之間之一通訊通道212，進行通訊位址、控制及資料訊號，藉此存取記憶體202。於系統200之記憶體測試模式作業中，記憶體內建自我測試裝置204可透過記憶體內建自我測試裝置204與開關矩陣208之間之一通訊通道214(如圖2中之通道「B」所示)並同樣使用開關矩陣208與記憶體202之間之通訊通道212，進行通訊位址、控制及資料訊號，藉此存取記憶體202。
當該記憶體非為一受錯誤校正碼保護之記憶體時，通訊通道210、212及214可用以載送寬度為n位元之資料字(data words)(例如任何資料結構)，此係於圖2中以字母「n」表示於通訊通道210、212及214上。換言之，當該記憶體204非為一受錯誤校正碼保護之記憶體，則通訊通道210、212及214通常係設置為相同寬度(n位元)。
積體電路(IC)製造商一般係將如裝置204之記憶體內建自我測試裝置設置於與該記憶體內建自我測試裝置所用以測試之記憶體相同之半導體晶片上，然而，該記憶體內建自我測試裝置並非必須設置於所欲 測試之記憶體相同IC上。此一方式可使IC製造商於送達客戶端前(如於前述IC製造測試階段中)對於所製成之記憶體晶片實施精確、有效又符合經濟之測試作業。當此一記憶體晶片自IC製造商端送至客戶端，客戶即可利用其中所包含之記憶體內建自我測試裝置對於該等嵌入式記憶體進行進一步測試，例如可作為上述系統製造以及/或應用測試階段之一部分。
記憶體內建自我測試裝置搭配受錯誤校正碼保護記憶體之現存用途
需要更高穩定性之記憶體系統常使用錯誤校正碼邏輯，其可利用於不同錯誤校正碼演算法以檢測並亦可能校正在讀取以及/或寫入記憶體資料時發生之錯誤，藉以有益地增加系統之容錯性。如此受錯誤校正碼保護之記憶體可於多種設定中產生助益，而錯誤校正碼邏輯之設置可將該記憶體內建自我測試裝置之可用性限制於其所設置於記憶體晶片上之目前型態，尤其係於系統與應用測試階段中。利用記憶體內建自我測試裝置測置不具錯誤校正碼保護以及具有錯誤校正碼保護之記憶體的差別，可藉由比對圖2及圖3所示內容而明瞭。
圖3所示係為實施一記憶體內建自我測試裝置以測試受錯誤校正碼保護記憶體之一系統300示意圖。如圖3所示，系統300可具有一記憶體302、一記憶體內建自我測試裝置304、一數位邏輯IC306，以及一開關矩陣308，其等元件係分別同功於圖2所示之記憶體202、記憶體內建自我測試裝置204、IC邏輯206，以及開關矩陣208。故，對於圖2中該等元件202、204、206及208之敘述係可適用於圖3所示之元件302、304、306及308，因此，為達簡潔目的，於此不再贅述。
與圖2所示之記憶體202不同，記憶體302係為一受錯誤校正碼所保護之記憶體，因該系統300具有一錯誤校正碼邏輯310，用以實施錯誤校正碼演算法以檢測以及/或校正IC邏輯306讀取以及/寫入記憶體302資料時之錯誤。以下將敘述錯誤校正碼邏輯310之功能性。
於任務模式中，IC邏輯306下達命令以對記憶體302寫入及讀取n位元資料字。當IC邏輯306對記憶體302寫入一n位元資料字時，錯誤校正碼邏輯310透過IC邏輯306及錯誤校正碼邏輯310間之一通訊通道312，自該IC邏輯306接收該n位元資料字，並編碼同位位元之「pn」序連於n位元資料字上，產出寬度為「n+pn」之一資料值(其中「pn」中之下標「n」代表同位位元寬度之「p」係為該資料字寬度「n」之一函數)。所述該「pn」位元亦可實施於非同等基礎之錯誤校正方法，例如表決邏輯(voting logic)與冗餘邏輯(redundancy logic)，其中將額外之記憶體位元用於錯誤校正。寬度「n+pn」之資料值係再透過開關矩陣308之通道「A」經實體寫入於記憶體302中(例如寬度「n+pn」之資料值先自錯誤校正碼邏輯310透過一通訊通道314通訊至開關矩陣308，在透過一通訊通道316自開關矩陣308通訊至記憶體302)。當IC邏輯306實施一讀取執行(read transaction)時，(n+pn)位元係自記憶體302中受到讀取(透過通道3016及014)至錯誤校正碼邏輯310，隨後，錯誤校正碼邏輯310轉譯該讀取(n+pn)位元為寬度n之邏輯資料，其耳後透過通道312受提供至IC邏輯306。依據錯誤校正碼邏輯310所使用之特定錯誤校正碼演算法以及該項技術中所熟知，該同位位元「pn」可使錯誤校正碼邏輯310對於讀取自記憶體302之資料字中之至少一位元錯誤進行校正，並可檢測兩者以上之位元錯誤。
IC製造商需要可於IC製造測試階段控制並監測記憶體302任何位元單元(bit cell)之能力。由於錯誤校正碼之錯誤校正屬性緣故，若錯誤校正碼邏輯設於記憶體內建自我測試之測試通道中，則錯誤校正碼邏輯310會妨礙控制及觀察記憶體中每一實體位元之能力。因此，於現存使用錯誤校正碼保護記憶體之系統中，記憶體內建自我測試裝置304係透過開關矩陣308連接於記憶體302，使錯誤校正碼邏輯310非設於記憶體內建自我測試之測試通道中。此一設置係如圖3中所示，記憶體內建自我測試裝置304係透過一通訊通道318連接於開關矩陣308，再透過開關矩陣308與記憶體302間之通道316進一步連接至記憶體302，且錯誤校正碼邏輯310係排除於記憶體內建自我測試裝置304以及記憶體302間之通道外。於此一設置架構中，記憶體自我測試裝置可透過對寬度「n+pn」之實體資料進行作業，以對實體記憶體302之每一位元單元進行測試，且不進行錯誤校正碼編碼或解碼作業。
系統300中之記憶體內建自我測試裝置304可於IC製造測試階段102藉由測試記憶體302之每一位元單元發揮目標期望中之運作，而於IC製造之此早期測製階段所可能發現之錯誤並不會對系統製造測試階段110以及應用測試階段114造成負面影響，原因在於系統與應用層級中，此等錯誤皆係受錯誤校正碼邏輯310所校正。換言之，若用於系統300之系統與應用測試中，該記憶體內建自我測試裝置304對於可受錯誤校正碼邏輯310所校正之錯誤產生不正確訊息，因此，基於系統與應用層級之測試以及正常作業等目的，其不會被視為「錯誤」。
為克服此問題，對於受錯誤校正碼所保護之記憶體實施系統 與應用測試的方法之一，係包含實施一完全獨立之額外的記憶體內建自我測試裝置於該嵌入式記憶體中受錯誤校正碼保護之傳輸埠。然而，此方法具有一缺點，係於該晶片上需要額外之晶粒區，導致產品之成本增加。另一方法係需要客戶於其系統及應用測試階段中實施軟體以執行記憶體自我測試路徑。此一方法之缺點在於，相較於利用記憶體內建自我測試裝置進行硬體驅動記憶體內建自我測試作業，其需要額外之發展時間與更長之執行時間。此外，軟體驅動之自我測試幾乎不可能適用於深度嵌設之記憶體，因其無法直接透過軟體進行控制與觀測。
因此，該技術領域中需要改良之方法及系統，用以於一IC測試流程中之不同階段對於受錯誤校正碼保護之記憶體進行測試。
本發明所提出搭配受錯誤校正碼保護記憶體之記憶體內建自我測試用途
本發明所揭露之實施例可減少或消除至少部分之上述問題。更詳而言之，本發明之實施例之基礎在於將一記憶體內建自我測試裝置於IC製造測試階段中直接測試記憶體，因此設置於具有欲測試記憶體之一半導體晶片上，並且可經重新設置以測試與其錯誤校正碼保護邏輯搭配使用之相同記憶體。此一經再設置之記憶體內建自我測試裝置亦可接著用於一IC測試流程之系統製造及應用階段中，以去除為於系統製造及應用階段進行測試而實施一額外獨立記憶體內建自我測試裝置之需求，或消除顧客利用以軟體為基準之測試路徑以於該等階段中測試記憶體之需求。為此目的，本發明提出一種記憶體內建自我測試裝置，其具有至少一第一及第 二存取埠，其於作業中可於兩種模式中測試一嵌入式記憶體。於一第一模式中，該裝置係設置以利用透過一第一通訊通道與欲測試之嵌入式記憶體連接之第一存取埠，該第一通訊通道係排除與該記憶體相關聯(例如用以提供錯誤校正碼保護)之錯誤校正碼邏輯。於一第二模式中，該裝置係設置以利用透過一第二通訊通道與欲測試之嵌入式記憶體連接之第二存取埠，該第二通訊通道係具有與該記憶體相關聯之錯誤校正碼邏輯。以此方式，相同之記憶體內建自我測試裝置可共享於IC製造階段測試以及系統或應用階段測試，其中該製造測試可直接存取所有位元(於第一作業模式)，但系統/應用層級測試係將錯誤校正碼邏輯納入考量，故應用中(第二作業模式)之單一位元錯誤不會造成不正確訊息。此一裝置之範例係如圖4所示。
圖4所示係為本發明一系統400實施例之示意圖，其係對於一受錯誤校正碼保護之記憶體402實施一記憶體內建自我測試裝置404。
對於記憶體402之錯誤校正碼保護係透過一錯誤校正碼邏輯410提供，為此目的，當系統400作業於任務模式時，一IC邏輯(未標示於圖4中，但已標示於圖6所示範例中)可下達命令以對於記憶體402寫入及讀取n位元之資料字。當IC邏輯將一n位元資料字寫入記憶體402，錯誤校正碼邏輯410會自該IC邏輯接收該n位元資料字，並編碼「pn」同位位元序連於該n位元資料字上，以產出寬度為「n+pn」之一資料值，而該寬度為「n+pn」之資料值係隨後經物理寫入於記憶體402。當IC邏輯執行一讀取執行(read transaction)時，(n+pn)位元係自記憶體402讀取至錯誤校正碼邏輯410，爾後錯誤校正碼邏輯410將讀取之(n+pn)位元轉譯為寬度 n之邏輯資料並提供至該IC邏輯。依據錯誤校正碼邏輯410所使用之特定錯誤校正碼演算法，如此同位位元「pn」可使錯誤校正碼邏輯410得以校正由IC邏輯自記憶體402所讀取之資料字中之至少一位元錯誤，並可檢測兩者以上之位元錯誤。
如圖4所示，記憶體內建自我測試裝置404具有至少一第一存取埠420-1以及一第二存取埠420-2。該第一及第二存取埠可具有任何種類之傳輸埠，以接收與傳送資料，尤其係用於測試該記憶體402之資料，並可具有任何種類之例如包裝(wrapper)、封環(collar)等將一記憶體內建自我測試裝置設置於一記憶體之元件。
第一存取埠420-1係透過不會穿越錯誤校正碼邏輯410之一第一通訊通道430-1通訊連接於記憶體402，然而，第二存取埠420-2則係透過可穿越錯誤校正碼邏輯410之一第二通訊通道430-2連接至記憶體402。如圖4所示，第二通訊通道具有一通訊通道432，以於第二存取埠420-2以及錯誤校正碼邏輯410之間工訓資料，以及一通訊通道434，以於錯誤校正碼邏輯410以及記憶體402之間通訊資料。於測試中，於該裝置404一第一作業模式中，該裝置係設置以利用第一存取埠420-1測試記憶體402，並透過第一通訊通道430-1進行通訊，而於第二作業模式中，該裝置404係設置以利用第二存取埠420-2測試記憶體402，並透過第二通訊通道430-2進行通訊。
於該裝置404之任何作業模式中進行測試，可包括該裝置404實型記憶體內建自我測試，例如Checkerboard以及March演算法、資料記憶測試(Data Retention test)、鄰近樣型敏感錯誤測試(Neighborhood Pattern Sensitive Fault test)等。如裝置404之一裝置經設置以實型任何種類之自我測試者，皆在本發明揭露範圍之內。
於一實施例中，於測試嵌入式記憶體402時，該裝置404可設置以透過第一通訊通道430-1於第一存取埠420-1及嵌入式記憶體402之間通訊位址、控制及/或資料訊號，並透過第二通訊通道430-2於第二存取埠420-2以及嵌入式記憶體402間通訊位址、控制及/或資料訊號。
當系統400作業於記憶體測試模式且記憶體內建自我測試裝置404作業於第二模式時，記憶體內建自我測試裝置404係設置以作業於錯誤校正碼邏輯410所針對使用錯誤校正碼校正演算法之資料字上，就如同其於任務模式中對於IC邏輯之作業相似。亦即，作為測試之一部份時，當記憶體內建自我測試裝置404自第二存取埠420-2將一n位元資料字寫入記憶體402，則錯誤校正碼邏輯410可自第二存取埠420-2接收該n位元資料字，並編碼「pn」同位位元序連制該n位元資料字上，以產出一寬度為「n+pn」之一資料值，其中寬度「n+pn」之資料值係隨後經實體寫入至記憶體402。作為測試之一部份時，當記憶體內建自我測試裝置404執行一讀取執行(read transaction)，(n+pn)位元係自記憶體402讀取自錯誤校正碼邏輯410，爾後，錯誤校正碼邏輯410將所讀取之(n+pn)位元轉譯為寬度n之邏輯資料，其係隨後經提供至第二存取埠420-2。故，當記憶體內建自我測試裝置404作業於第二模式時，存取埠420-2係設置以通訊n位元之資料結構(例如字元)。
相反地，當系統400作業於記憶體測試模式且記憶體內建自我測試裝置404作業於第一模式時，記憶體內建自我測試裝置404，尤其該第一存取埠420-1係設置以通訊n+pn位元之資料架構(例如經寫入實體記憶 體之資料，其未經實施錯誤校正碼演算法)。
於一實施例中，記憶體內建自我測試裝置404可進一步具有一控制器440，用以控制該裝置404之作業模式(例如設置以轉換作業模式於第一及第二模式之間)。控制器440可經設置以根據不同因子轉換該裝置404之作業模式。舉例而言，於一實施例中，控制器440可經設置以確保裝置404周期性或於預設時間或以其他預設方式進入第二作業模式以測試記憶體402，以於系統或應用層級自動測試記憶體402。於一實施例中，控制器440可經設置以確保裝置404回應一接收指示以進入第二作業模式以測試記憶體402。此一指示可經例如使用者輸入之型態透過例如與控制器440整合之一使用者介面提供至控制器440，或可以進一步之系統或一裝置例如一感應器裝置提供，藉以驅動受錯誤校正碼保護之記憶體於系統/應用層級進行測試。
一資料處理系統之一範例係可設置以實施一記憶體內建自我測試控制器之功能性(例如於此所述任一記憶體內建自我測試裝置之控制器)，如圖8中所示之控制器440。然而，本領域精通技藝者可了解任何足以實施或具有於此所述記憶體內建自我測試控制器之任何技術特徵，其接係於本發明揭露範圍之內。再者，圖4所示之控制器440係納於記憶體內建自我測試裝置404之中，而於其他實施例中，此一記憶體內建自我測試控制器可自該記憶體內建自我測試裝置之外部實施，例如實施為與該記憶體內建自我測試裝置進行無線通訊，使該記憶體內建自我測試控制器可控制於此所述之測試流程。
於一實施例中，記憶體內建自我測試裝置404可經設置以測 試多個受錯誤校正碼保護之記憶體，其中各記憶體係如圖4中所示之單一記憶體進行測試。測試狀況係如圖5所示，依據本發明之一實施例，一系統500實施一記憶體內建自我測試裝置504於多個受錯誤校正碼保護之記憶體。圖5所示係為一範例，其中包含三個受錯誤校正碼保護之記憶體502-X、502-Y及502-Z，然而，任何具有任意數量記憶體之系統皆在本發明之揭露範圍內。各記憶體502係分別相關聯於具有與各記憶體相同索引號(X、Y或Z)之一錯誤校正碼邏輯510。通訊通道係標示為530-1、532及534，其等並具有對應於個別記憶體502-X、502-Y及502-Z之個別索引號(X、Y或Z)。圖5所示之元件係標示為元件5xx等，並可能具有不同索引號以對應於不同記憶體，該等元件係同功於圖4中所示具有相同對應標號4xx之元件，為達簡潔表示目的，該等元件之功能於此不再贅述。為避免圖5標號過於雜亂，各記憶體之第二通訊通道並未標於圖5中，然而，其等係同功於圖4中所示之第二通訊通道，此一通道可將各記憶體之第二存取埠520-2分別通訊連接於各記憶體，其中並包括對應之錯誤校正碼邏輯510。
如圖5所示之裝置504中以不同索引號x、y及z所指者，對應於不同記憶體502-X、502-Y及502-Z之第二存取埠520-2可經設置以通訊不同位元數之資料結構(例如x、y及z位元，以分別與記憶體502-X、502-Y及502-Z進行通訊)。故，對應於不同記憶體502-X、502-Y及502-Z之第一存取埠520-1可經設置以通訊不同位元數之資料結構(例如x+px、y+py及z+pz位元，以分別與記憶體502-X、502-Y及502-Z進行通訊)。
圖6所示為本發明一實施例之示意圖，其表示一系統600實施一記憶體內建自我測試裝置604於一受錯誤校正碼保護之記憶體602。如 圖6所示，系統600可具有一記憶體602、一錯誤校正碼邏輯610，以及一記憶體內建自我測試裝置604，該記憶體內建自我測試裝置604具有一第一存取埠620-1以及一第二存取埠620-2，該等元件係分別同功於圖4所示之記憶體402、錯誤校正碼邏輯410、記憶體內建自我測試裝置404以及其中所具有之第一存取埠420-1與第二存取埠420-2。事實上，與圖4相比對，圖6僅提供記憶體內建自我測試裝置404與受錯誤校正碼保護之記憶體402之實施範例之進一步細節。故，圖4相關說明中對於元件402、410、404、420-1以及420-1之敘述係可套用於圖6中之元件602、610、604、620-1以及620-2，為簡潔表示，於此不再贅述。
更詳而言之，圖6所示係為一數位IC邏輯606連接至記憶體602之結構，數位IC邏輯606之功能性係同功於圖3中所示之IC邏輯306，於此不再贅述。
為使於此所述之實施例得以進行通訊，故實施二開關矩陣，分別為開關矩陣608及開關矩陣650。開關矩陣608之功能性以及通訊通道614、616及618係同功於圖3所示之開關矩陣308及通訊通道314、316及318，於此不再贅述。
不同於圖3所示，圖6具有開關矩陣650，其係設置以將記憶體內建自我測試裝置604透過通訊通道652、654、614及616連接至記憶體602，並將IC邏輯606透過通訊通道656、654、614及616連接至記憶體202。此一開關矩陣可包括任何方法並包含可將記憶體內建自我測試裝置604及IC邏輯606連接至記憶體之裝置，藉以使該等相互連接之裝置可進行資料通訊，該等方法與裝置包括但不限於例如至少一包裝(wrapper)、封 環(collar)或多工器(multiplexer)。於不同實施例中，該開關矩陣可納於記憶體內建自我測試裝置本身中，或實施為與記憶體內建自我測試裝置分離之一獨立元件。
於系統600之任務模式作業中，IC邏輯606可透過IC邏輯606與開關矩陣650間之一通訊通道656(如圖6中之通道「A」所示)、開關矩陣650與錯誤校正碼邏輯610之間之通訊通道654、錯誤校正碼邏輯610與開關矩陣608之間之通訊通道614(如圖6中之通道「A」所示，相似於圖3所示之通道A)以及開關矩陣608與記憶體602之間之一通訊通道616，進行通訊位址、控制及資料訊號，藉此存取記憶體602。
於系統600之記憶體測試模式作業中，記憶體內建自我測試裝置604可透過兩種方式存取記憶體602，依照記憶體內建自我測試裝置604之作業模式而定。當作業於第一模式時，記憶體內建自我測試裝置604利用第一存取埠620-1存取記憶體602，而當作業於第二模式時，記憶體內建自我測試裝置604則利用第二存取埠620-2存取記憶體602。
第一存取埠620-1係透過不會穿越錯誤校正碼邏輯610之一第一通訊通道存取記憶體602。第一通訊通道具有通訊通道618(如圖6之通道「B」所示)，以於第一存取埠620-1與開關矩陣608之間通訊資料；以及通訊通道616，以於開關矩陣608(通道B)及記憶體602之間通訊資料。
第二存取埠620-2係透過不會穿越錯誤校正碼邏輯610之一第二通訊通道通訊連接於記憶體602。如圖6所示，第二通訊通道具有通訊通道652，以於第二存取埠620-2與開關矩陣650(通道B’)之間通訊資料；通訊通道654，以於開關矩陣650(通道B’)及錯誤校正碼邏輯610間通 訊資料；通訊通道614，以於錯誤校正碼邏輯610與開關矩陣608(通道A)之間通訊資料；以及通訊通道616，以於開關矩陣608(通道A)及記憶體602間通訊資料。
當系統600作業於記憶體測試模式且記憶體內建自我測試裝置604作業於第二模式時，記憶體內建自我測試裝置604係設置以作業於錯誤校正碼邏輯610所針對使用錯誤校正碼校正演算法之資料字上，就如同其於任務模式中對於IC邏輯之作業相似。亦即，作為測試之一部份時，當記憶體內建自我測試裝置604自第二存取埠620-2將一n位元資料字寫入記憶體602(透過通道B’)，則錯誤校正碼邏輯610可透過開關矩陣650自第二存取埠620-2接收該n位元資料字，並編碼「pn」同位位元序連制該n位元資料字上，以產出一寬度為「n+pn」之一資料值，其中寬度「n+pn」之資料值係隨後透過開關矩陣608之通道A經實體寫入至記憶體602。作為測試之一部份時，當記憶體內建自我測試裝置604執行一讀取執行(read transaction)，(n+pn)位元係透過開關矩陣608自記憶體602讀取自錯誤校正碼邏輯610，爾後，錯誤校正碼邏輯610將所讀取之(n+pn)位元轉譯為寬度n之邏輯資料，其係隨後經提供至第二存取埠620-2(透過開關矩陣650之通道B’)。故，當記憶體內建自我測試裝置604作業於第二模式時，存取埠620-2係設置以通訊n位元之資料結構(例如字元)。
相反地，當系統600作業於記憶體測試模式且記憶體內建自我測試裝置604作業於第一模式時，記憶體內建自我測試裝置604，尤其該第一存取埠620-1係設置以將n+pn位元之資料架構(例如經寫入實體記憶體之資料，其未經實施錯誤校正碼演算法)透過開關矩陣608之通道B通訊 至記憶體602。
圖7係為一流程圖700，表示控制一記憶體內建自我測試裝置之方法步驟實施例。圖7所示之方法步驟係可由一記憶體內建自我測試控制器(例如一記憶體內建自我測試裝置之一控制器)所利用，例如記憶體內建自我測試裝置604之控制器440或記憶體內建自我測試裝置504或604之一同功控制器(該等控制器並未標於圖5及圖6中)。該方法可以一選擇性步驟702作為開端，其中該記憶體內建自我測試控制器可接收代表記憶體內建自我測試裝置作業模式之指示，該指示可例如包含由使用者輸入以指出目標作業模式。於步驟704中，記憶體內建自我測試控制器可設定該記憶體內建自我測試裝置於目標作業模式，例如藉由啟動記憶體內建自我測試裝置之存取埠以用於該作業模式中(且亦可能關閉於該作業模式所未使用之存取埠)。該方法可繼續進行至步驟706或步驟708，其中步驟706表示該記憶體內建自我測試控制器可確保記憶體內建自我測試裝置透過一第一存取埠以及一第一通道對於至少一嵌入式記憶體進行測試，而步驟708表示記憶體內建自我測試控制器可確保記憶體內建自我測試裝置透過一第二存取埠及一第二通道對至少一嵌入式記憶體進行測試。
本發明所揭露之實施例可藉由提供記憶體內建自我測試裝置一特殊錯誤校正碼存取埠，使於IC製造測試階段所使用之記憶體內建自我測試裝置亦可受系統及應用層級自我測試所存取，藉以使自我測試作業可利用於此所述錯誤校正碼邏輯之容錯技術特徵。根據本發明所揭露之實施例，具有記憶體內建自我測試裝置之系統，其中一項優點包括可只需少許額外晶粒區域，即可使產品製造測試階段就需要的記憶體內建自我測試 邏輯(於此所述之第二作業模式)重複利用於客戶端所進行之系統或應用層級測試(於此所述之第二作業模式)。其他優點並包括使客戶端得以符合功能性安全(例如IEC 61508標準)之業界要求或其他硬體驅動自我測試之自我測試要求，藉以消除或縮短客戶之軟體開發循環，並藉由確保於客戶所進行之記憶體自我測試中利用錯誤校正碼邏輯，以避免產品之錯誤回報。
圖8所示係為本發明一實施例之方塊圖，表示一資料處理系統800範例，此一資料處理系統可經設置以作為於此所述之記憶體內建自我測試裝控制器。
如圖8所示，資料處理系統800可具有至少一處理器802，其透過一系統匯流排806耦合於記憶體元件804。依此，資料處理系統可儲存程式碼於記憶體元件804中。再者，處理器802可執行透過系統匯流排806自記憶體元件804所存取之程式碼。於一方面，資料處理系統可實施為適用於儲存以及/或執行程式碼之一電腦。然而，此處應理解為資料處理系統800可實施為任何具有一處理器以及一記憶體並可具有於此所述作用之任何系統。
記憶體元件804可具有至少一實體記憶體裝置，舉例而言，例如本地記憶體808以及至少一大量儲存裝置810。本地記憶體可指隨機存取記憶體(random access memory)或其他非持久記憶體裝置(non-persistent memory device)，其通常係使用於程式碼之實際執行中。一大量儲存裝置可實施為一硬碟(hard drive)或其他持久資料儲存裝置(persistent data storage device)。資料處理系統800亦可具有至少一快取記憶體(cache memory)(未標於圖中)，其可提供至少部分程式碼之暫存空間，以減少程式碼執行時需 要自大量儲存裝置810取得程式碼之次數。
輸入/輸出(I/O)裝置於此標示為輸入裝置812以及輸出裝置814，係可選擇性耦合於該資料處理系統。輸入裝置之範例可包含但不限於一鍵盤、一指向性裝置如一滑鼠或類似者。輸出裝置之範例可包含但不限於一螢幕或醫顯示器、揚聲器或類似者。輸入及/或輸出裝置係可直接耦合或透過中間I/O控制器耦合於該資料處理系統。
於一實施例中，輸入及輸出裝置係可結合實施為輸入/輸出裝置(如圖8中框起輸入裝置812及輸出裝置814之虛線所示)，此一結合裝置之範例係為一觸感式顯示器，有時亦可指一「觸控式螢幕顯示器」或單純之「觸控式螢幕」。於此一實施例中，對於該裝置之輸入可藉由一實體物件之一動作所提供，例如以一筆尖或一使用者之手指於觸控式螢幕顯示器上或其附近進行動作。
一網路配接器816亦可選擇性耦合於該資料處理系統，使其可透過插入私人或公共網路之方式耦合於其他系統、電腦系統、遠端網路裝置以及/或遠端儲存裝置。網路配接器可具有一資料接收器，以接收由該等系統、裝置以及/或網路傳遞至資料處理系統800之資料；以及一資料傳送器，以自資料處理系統800傳送資料至該等系統、裝置以及/或網路。數據機、纜線數據機以及乙太網路卡(Ethernet card)係為不同類型網路配接器之範例，皆可搭配資料處理系統800使用。
如圖8所示，記憶體元件804可儲存一應用方式818。於不同實施例中，應用方式818可經儲存於本地記憶體808、其中之一大量儲存裝置810或獨立於本地記憶體與大量儲存裝置之外。於此應理解為，資料 處理系統800可進一步執行可有利實施應用方式818之一作業系統(未標於圖8中)，應用方式818以可執行程式碼之型態實施時，可藉由資料處理系統800執行，例如由處理器802執行。資料處理系統800係反應於執行應用方式之作業，可經設置以實施於此所述之至少一作業或方法步驟。
不同實施方式與變化
如圖4至圖8所示係為本發明揭露之範例實施範例之實施例，而該領域精通技藝者可了解於此所述之各項教示係可廣泛適用於其他實施用途。更詳而言之，本發明揭露內容之某些敘述係指「嵌入式記憶體」，但此等敘述亦可同等適用於非嵌入式記憶體。
於既定條件下，於此討論之技術特徵可適用於汽車系統、安全攸關工業用途、醫療系統、科學工具、無線及有線通訊、雷達、工業流程控制、影音設備、電流感應器、工具(具高精確度)以及其他數位處理系統。
再者，上述所論及之實施例可經提供於醫療成像、病患監測、醫療工具及居家照護之數位訊號處理技術內，此可包含肺部監測、加速儀、心律監測器、起博器等。其他應用方式可包含安全系統(如穩定控制系統、駕駛協助系統、剎車系統、資訊娛樂及任何內部用途)之汽車技術。
於其他範例中，本發明之教示可用於工業市場中，包含協助提升生產力、能源效率及穩定性之流程控制系統。於消費者應用方面，上述官於訊號處理電路之教示可用於影像處理、自動對焦及影像穩定作業(例 如數位靜態相機、攝錄影機等)。其他消費者應用方式可包括家庭劇院系統之影音處理器、DVD錄影機與高解析度電視機。
於上述論及之實施例中，一系統之元件例如時脈、多工器、緩衝器以及/或其他元件可依照所適配之特定電路需求進行替換、取代或修改。再者，應注意可互補之電子裝置、硬體及軟體等之用途係可同樣為實施本發明教示內容之選擇。
利用記憶體內建自我測試裝置以測試受錯誤校正碼保護之記憶體的不同系統之部件，可包含用以實施於此所述目的之電子電路。於某些案例中，該系統之至少一部件可經由一特別設置以實行此處所述功能之處理器所提供。舉例而言，該處理器可包含至少一特定用途元件，或可包含用以實施於此所述功能之可程式化邏輯閘(programmable logic gate)。該電路可作業於類比域(analog domain)、數位域(digital domain)或混合訊號域(mixed signal domain)。於某些範例中，該處理器可經設置藉由執行儲存於一非暫態電腦可讀儲存媒體之至少一指示，藉以實施於此所述之功能。
於一實施例中，圖4至圖6及圖8之電子電路可以任何數量實施於一相關聯電子裝置之板材上，該板材係可為可設置電子裝置之內部電子系統不同元件之一普通電路板，並進一步提供與其他周邊之連接結構。更詳而言之，該板材可提供電性連接，使系統之其他元件可藉以進行電子通訊。任何適用之處理器(包括數位訊號處理器、微處理器及之元晶片組等)、電腦可讀非暫態記憶體元件等，皆可一具特定配置需求、處理需求及電腦設計等適當耦合於該板材。其他元件例如外部儲存裝置、額外感應器、影音顯示控制器以及周邊裝置皆可以插件卡、纜線連接或整合至板 材本身之方式附接於該板材。於不同實施例中，於此所述之功能性的實施型態係可模擬為軟體型態，或模擬為韌體型態搭配支援此等功能之結構的至少一可設置(可程式化)元件進行運作。提供該模擬運作之軟體或韌體可經提供於具有可使處理器運作此等功能性知指令的非暫態電腦可讀儲存媒體上。
於另一實施例中，圖4至圖6及圖8之電子電路可實施為獨立模組(例如一裝置，其具有相關聯元件及電路，經設至以實施一特定應用方式或功能)或實施為插件模組於電子裝置之特定用途硬體中。須注意本發明揭露之特定實施例係可為一系統晶片(SOC)包裝所內建，可能為部分或整體。一系統晶片代一積體電路，其整合電腦之元件或其他電子系統為一單一晶片，其可包含數位、類比、混合訊號及常具有射頻功能：該等皆可經提供於一單一晶片基材上。其他實施例可包含多晶片模組(MCM)，其具有複數獨立積體電路設置於一單一電子包裝中，並設至以透過電子包裝進行彼此互動。於不同其他實施例中，利用於此所提出之記憶體內建自我測試裝置對受錯誤校正碼保護之記憶體進行測試之功能性，係可實施於特殊應用積體電路(ASICs)、場式可程式閘陣列(FPGAs)及其他半導體晶片之至少一矽核中。
於此必須注意，於此所列之規格、尺寸及元件關係(例如處理器數量、邏輯作業等)僅係用於示範及教示用途。此等資訊可於不脫離本發明精神與申請專利範圍之前提下進行變化。該等規格僅適用於一非限定範例，依此，該範例係以此規格呈現。於前述說明書中，範例實施例係搭配特定處理器以及/或元件配置進行敘述。該等實施例可於不悖離申請專 利範圍之前提下進行不同修改與變化，因此，說明書與圖示僅係用於說明用途而非限制本發明實施條件。
須注意搭配於此所提供之數項範例時，結構間之互動係可以二者、三者或四者電子元件加以敘述，然而，此僅係用於說明與示範用途，應理解為該系統可以任何適當方式相互結合。搭配相似之設計變化，於圖4至圖8中之所述元件、模組及組件可以不同結構相互組合，其皆俱屬說明書之揭露範圍。於既定情況中，為更簡單敘述所提供之流程組合所達成之至少一功能性，係僅提及一定數量之電子元件用於說明，應理解為圖4至圖6及圖8之電子電路及其教示內容，係可直接套用於數量更大之元件組合或更複雜/繁複之配置與設置架構。因此，於此所提供之範例並非用以限制其揭露範圍或限制該等電子電路之廣義教示內容實施於任何數量之其他架構。
須注意於此說明書中，於「一實施例」、「範例實施例」、「另一實施例」、「某些實施例」、「不同實施例」、「其他實施例」與相似用語中指稱之不同技術特徵(例如元件、結構、模組、組件、步驟、作業、性質等)，係表示任何該等技術特徵係包含於本發明至少一實施例中，且係可包含於或不包含於同一實施例中。
亦須注意關於利用記憶體內建自我測試裝置對受錯誤校正碼保護之記憶體進行測試之相關功能，僅係某些可能實施之功能，其係可由圖4至圖6及圖8所示之系統所實施或實施於系統中。某些作業系可於適當情形下經刪除或移除，或該等作業係可於不悖離本發明揭露範圍內經修正或改變。另外，該等作業之時間點係可加以改變。前述作業流程係經 提供作為範例與討論用途，於此所述之實施例可提供實質上之彈性於任何適用配置、時間表及設置方式，且時間點之機制可於不悖離本發明教示內容之前提下提供。
該領域精通技藝之人士可了解更多其他改變、替換、變化、替代及修正方案，且本發明揭露內容係涵蓋所有於申請專利範圍內之改變、替代、變化及修正方案。
須注意前述裝置之所有選擇性技術特徵係可與於此所述之方法或流程搭配實施，且範例中所述之說明係可實施於至少一實施例中之任一部分。
400‧‧‧系統
402‧‧‧記憶體
404‧‧‧記憶體內建自我測試裝置
410‧‧‧錯誤校正碼邏輯
420-1‧‧‧第一存取埠
420-2‧‧‧第二存取埠
430-1‧‧‧第一通訊通道
430-2‧‧‧第二通訊通道
432‧‧‧通訊通道
434‧‧‧通訊通道
440‧‧‧控制器

Claims (20)

  1. 一種自我測試系統，其包含：一記憶體；一錯誤校正碼(ECC)邏輯，其係經設置以透過至少一錯誤校正碼演算法校正或檢測讀取以及/或寫入該記憶體時產生之錯誤，藉以相關聯於該記憶體；以及一裝置，對該記憶體進行記憶體自我測試(MBIST)，該裝置具有：一第一存取埠，透過一第一通道通訊連接於該記憶體，該第一通道排除與該記憶體相關聯之錯誤校正碼；以及一第二存取埠，透過一第二通道通訊連接於該記憶體，該第二通道具有與該記憶體相關聯之錯誤校正碼，其中該裝置係經設置以：於該裝置之一第一作業模式透過該第一通道測試該記憶體；以及於該裝置之一第二作業模式透過該第二通道測試該記憶體。
  2. 如請求項1所述之自我測試系統，其中該裝置之第一存取埠係經設置以通訊n+pn位元之資料結構，且該裝置之第二存取埠係經設置以通訊n位元之資料結構，其中n位元係經設置以編碼資料，該資料係儲存於該記憶體中，且pn位元係經設置以編碼至少一同位位元，該同位位元係加入該資料，並藉由與該記憶體相關聯之錯誤校正碼儲存於該記憶體中。
  3. 如請求項1所述之自我測試系統，進一步包含一控制器，其係設置以將該裝置之作業系統轉換於至少該第一模式與該第二模式之間。
  4. 如請求項3所述之自我測試系統，其中該控制器係設置以依照使用 者輸入關於該裝置目標作業模式之指示，轉換該裝置之作業模式。
  5. 如請求項1所述之自我測試系統，其中該裝置係設置以：透過該第一通道，於該第一存取埠及該記憶體之間通訊一第一位址、控制以及/或資料訊號；以及透過該第二通道，於該第二存取埠及該記憶體之間通訊一第二位址、控制以及/或資料訊號。
  6. 如請求項1所述之自我測試系統，其中該自我測試系統進一步包含一額外記憶體以及與該額外記憶體相關聯之一錯誤校正碼邏輯，該錯誤校正碼邏輯係經設置以透過使用至少一錯誤校正碼演算法校正或檢測於讀取以及/或寫入該額外記憶體之資料時所產生之錯誤，該裝置進一步包含：一第三存取埠，其透過一第三通道通訊連接於該額外記憶體，該第三通道排除與該額外記憶體相關聯之錯誤校正碼邏輯；以及一第四存取埠，其透過一第四通道通訊連接於該額外記憶體，該第四通道具有與該額外記憶體相關聯之錯誤校正碼邏輯，且該裝置係進一步經設置以：於該裝置之一第三作業模式中，透過該第三通道對該額外記憶體進行測試；以及於該裝置之一第四作業模式中，透過該第四通道對該額外記憶體進行測試。
  7. 如請求項1所述之自我測試系統，其中該自我測試系統係實施於選自由一特殊應用積體電路(ASIC)、一可程式閘陣列(PGA)、一微處理器、 一微控制器以及任何種類數位處理器所構成之群組中任一者之中。
  8. 如請求項1所述之自我測試系統，其中該自我測試系統之至少一部分係實施於一可程式硬體中。
  9. 一種自我測試裝置，其係用於對一記憶體進行記憶體自我測試，該自我測試裝置包含：一第一存取埠，於該自我測試裝置之一第一作業模式，透過該第一存取埠及該記憶體間之一第一通道測試該記憶體，該第一通道排除與該記憶體相關聯之錯誤校正碼(ECC)邏輯；以及一第二存取埠，於該自我測試裝置之一第二作業模式，透過該第二存取埠及該記憶體間之一第二通道測試該記憶體，該第二通道具有與該記憶體相關聯之該錯誤校正碼。
  10. 如請求項9所述之自我測試裝置，其中該第一存取埠係設置以通訊n+pn位元之資料結構，且該第二存取埠係設置以通訊n位元之資料結構，其中n位元係設置以編碼資料，該資料並係儲存於該記憶體中，且pn位元係設置已編碼至少一同位位元，該同位位元係用以透過與該記憶體相關聯之該錯誤校正碼邏輯，連接於將儲存於該記憶體之該資料。
  11. 如請求項9所述之自我測試裝置，進一步包含一控制器，其係設置以轉換該自我測試裝置之作業模式於至少該第一模式及該第二模式之間。
  12. 如請求項11所述之自我測試裝置，其中該控制器係設置以依照使用者輸入關於該自我測試裝置目標作業模式之指示，轉換該自我測試裝置之作業模式。
  13. 如請求項9所述之自我測試裝置，其中該自我測試裝置係設置以： 透過該第一通道，於該第一存取埠及該記憶體之間通訊一第一位址、控制以及/或資料訊號；以及透過該第二通道，於該第二存取埠及該記憶體之間通訊一第二位址、控制以及/或資料訊號。
  14. 如請求項9所述之自我測試裝置，進一步包含：一第三存取埠，於一第三作業模式中，透過該第三存取埠及一額外記憶體間之一第三通道對該額外記憶體進行測試，該第三通道排除與該額外記憶體相關聯之錯誤校正碼邏輯；以及一第四存取埠，於一第四作業模式中，透過該第四存取埠及該額外記憶體間之一第四通道對該額外記憶體進行測試，該第四通道具有與該額外記憶體相關聯之錯誤校正碼邏輯。
  15. 一種自我測試方法，其係利用具有一第一存取埠及一第二存取埠之一裝置，對一記憶體進行記憶體自我測試，該自我測試方法包含：於該裝置之一第一作業模式，透過該第一存取埠及該記憶體間之一第一通道，對該記憶體進行測試，該第一通道排除與該記憶體相關聯之錯誤校正碼(ECC)；以及於該裝置之一第二作業模式，透過該第二存取埠及該記憶體間之一第二通道，對該記憶體進行測試，該第二通道具有與該記憶體相關聯之錯誤校正碼。
  16. 如請求項15所述之自我測試方法，其中：該裝置之第一作業模式之測試作業，包含透過該裝置之第一存取埠通訊n+pn位元之資料結構；以及 該裝置之第二作業模式之測試作業，包含透過該裝置之第二存取埠通訊n位元之資料結構，其中n位元係設置以編碼資料，該資料並係儲存於該記憶體中，且pn位元係設置已編碼至少一同位位元，該同位位元係用以透過與該記憶體相關聯之該錯誤校正碼邏輯，連接於將儲存於該記憶體之該資料。
  17. 如請求項15所述之自我測試方法，進一步包含轉換該裝置之作業模式於至少該第一模式及該第二模式之間。
  18. 如請求項17所述之自我測試方法，其中該轉換作業包含依照使用者輸入關於該裝置目標作業模式之指示，轉換該裝置之作業模式。
  19. 如請求項15所述之自我測試方法，其中：該裝置之該第一模式中之測試作業包含透過該第一通道，於該第一存取埠及該記憶體之間通訊一第一位址、控制以及/或資料訊號；以及該裝置之該第二模式中之測試作業包含透過該第二通道，於該第二存取埠及該記憶體之間通訊一第二位址、控制以及/或資料訊號。
  20. 如請求項15所述之自我測試方法，其中該系統進一步包含一額外記憶體以及與該額外記憶體相關聯之一錯誤校正碼邏輯，該錯誤校正碼邏輯係經設置以透過使用至少一錯誤校正碼演算法校正或檢測於讀取以及/或寫入該額外記憶體之資料時所產生之錯誤，該裝置進一步包含：一第三存取埠，其透過一第三通道通訊連接於該額外記憶體，該第三通道排除與該額外記憶體相關聯之錯誤校正碼邏輯；以及一第四存取埠，其透過一第四通道通訊連接於該額外記憶體，該 第四通道具有與該額外記憶體相關聯之錯誤校正碼邏輯，且該裝置係進一步經設置以：於該裝置之一第三作業模式中，透過該第三通道對該額外記憶體進行測試；以及於該裝置之一第四作業模式中，透過該第四通道對該額外記憶體進行測試。
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