KR102131230B1 - 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법 및 장치 - Google Patents

파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법 및 장치 Download PDF

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Abstract

본 발명은 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법에 관한 것으로, 멀티코어 방식 마이크로컨트롤러(MCU)가 적용된 파워트레인 제어기의 램 에러 감지 로직의 자가진단을 위하여, 상기 멀티코어 중 제1 코어가 제2 코어의 동작을 정지(Idle)시키고, 상기 제2 코어에 연동되는 램에 대응하는 ECC(Error Correction Code) 모듈에 대한 테스트를 수행하는 단계; 및 상기 제2 코어가 아직 테스트가 수행되지 않은 코어 중 하나의 코어의 동작을 정지(Idle)시키고, 해당 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 단계;를 포함한다.

Description

파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법 및 장치{METHOD FOR SELF DIAGNOSIS OF RAM ERROR DETECTION LOGIC IN POWERTRAIN ECU SYSTEM AND APPARATUS THEREOF}
본 발명은 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법 및 장치에 관한 것으로, 보다 상세하게는 파워트레인 제어기(Powertrain ECU System)의 램(RAM : Random Access Memory) 에러 감지 로직(또는 ECC 모듈)에서 오류가 발생하는지를 진단할 수 있도록 하는, 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법 및 장치에 관한 것이다.
최근 차량이 전자제어화 되어 가면서 차량의 기능 안전이 중요시되고 있다.
특히 입력, 연산, 및 출력이 이루어지는 마이크로컨트롤러(MCU)의 메모리 에러 감지(검출) 기능은 제어 오작동을 방지하는데 있어서 아주 중요한 기술에 해당한다.
이에 따라 종래에는 메모리(즉, RAM)의 에러 검출을 위하여, 상기 마이크로컨트롤러(MCU)가 ECC(Error Correction Code) 모듈을 활성화(Enable)하면 상기 ECC 모듈이 메모리(즉 램)의 에러를 검출하는 방식으로 동작하였다.
다시 말해 종래에는 ECC 모듈(램 에러 감지 로직)에 대한 자가진단이 불가능하였으며, 메모리(즉, RAM) 테스트에서 발생하는 에러의 종류에 대한 분별(구별)도 불가능하였다. 즉, ECC 모듈(램 에러 감지 로직)의 정보에 의존하여서만 에러의 발생 여부를 알 수 있었다.
따라서 상기 ECC 모듈(램 에러 감지 로직)이 정상적으로 작동할 때는 문제가 없지만, 상기 ECC 모듈 자체에 대한 오동작 여부를 감지할 수 없다는 문제점이 있었다. 이에 따라 상기 ECC 모듈에 대한 오류 여부를 검증할 수 있도록 하는 방법이 요구되고 있다.
본 발명의 배경기술은 대한민국 공개특허 10-2015-0073717호(2015.07.01. 공개, 저장 장치 및 그것의 데이터 엔코딩 및 디코딩 방법들)에 개시되어 있다.
본 발명의 일 측면에 따르면, 본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 파워트레인 제어기(Powertrain ECU System)의 램(RAM) 에러 감지 로직(또는 ECC 모듈)에서 오류가 발생하는지를 진단할 수 있도록 하는, 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법 및 장치를 제공하는 데 그 목적이 있다.
본 발명의 일 측면에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법은, 멀티코어 방식 마이크로컨트롤러(MCU)가 적용된 파워트레인 제어기의 램 에러 감지 로직의 자가진단을 위하여, 상기 멀티코어 중 제1 코어가 제2 코어의 동작을 정지(Idle)시키고, 상기 제2 코어에 연동되는 램에 대응하는 ECC(Error Correction Code) 모듈에 대한 테스트를 수행하는 단계; 및 상기 제2 코어가 아직 테스트가 수행되지 않은 코어 중 하나의 코어의 동작을 정지(Idle)시키고, 해당 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 멀티코어 중 제 N코어에 대한 테스트가 완료되면, 상기 제 N코어가 아직 테스트가 수행되지 않은 코어 중 하나의 코어의 동작을 정지(Idle)시키고, 해당 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 테스트는, 지정된 특정 램의 오류를 감지하는 ECC 모듈에 대한 테스트인 것을 특징으로 한다.
본 발명에 있어서, 상기 테스트를 위한 초기화를 수행하는 단계;를 더 포함하고, 상기 초기화는, 상기 테스트를 수행하기 위한 테스트 모드에서의 테스트 동작이 상기 마이크로컨트롤러(MCU)의 파워트레인 제어에 영향을 미치지 않도록 하기 위한 설정, 및 멀티코어 시스템에서 테스트 환경을 설정하기 위한 코어의 정지(Idle) 및 ECC 모듈에 대한 설정을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 테스트 수행 시, 테스트를 수행하는 각 코어는, 코어 자신과 연동되는 램(RAM)에 대응하는 ECC 모듈에 대한 테스트를 수행할 수 없으며, 자신이 아닌 다른 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 것을 특징으로 한다.
본 발명에 있어서, 상기 테스트를 수행하는 각 코어는, 테스트 수행하기 전, 상기 코어가 테스트를 수행할 램에 연동하여 동작하는 해당 코어를 먼저 정지(Idle)시키고, 테스트가 완료되면 해당 코어를 다시 작동(RUN)시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 각 ECC 모듈에 대한 테스트 시, 테스트를 수행하는 각 코어는, ECC 비교기의 테스트 비트 입력 포트에 오류를 발생시킬 수 있도록 지정된 값을 오아(OR) 입력하는 작업 1을 통해 에러 검출 기능이 제대로 동작하는지 체크하는 과정; 상기 ECC 비교기의 입력 포트를 통해 실제 입력되는 입력 데이터의 1비트를 플립(Flip)시켜 입력하는 정정 가능 오류(Correctable Error)의 테스트를 위한 작업 2를 통해 에러 검출 기능이 제대로 동작하는지 체크하는 과정; 및 상기 ECC 비교기의 입력 포트를 통해 실제 입력되는 입력 데이터의 2비트를 플립(Flip)시켜 입력하는 정정 불가능 오류(Uncorrectable Error)의 테스트를 위한 작업 3을 통해 에러 검출 기능이 제대로 동작하는지 체크하는 과정;을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 ECC 모듈에 대한 테스트 시, 상기 코어에 의한 ECC 모듈의 테스트가 각기 완료되면, 각기 미리 지정된 플래그를 1로 설정하는 단계;를 더 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 멀티코어의 각 코어에 연동되는 램에 대응하는 ECC 모듈의 테스트가 모두 완료되면, 상기 테스트 결과를 출력하고, 상기 테스트를 위해 설정한 초기화를 해제하는 단계;를 더 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 램 에러 감지 로직은, ECC(Error Correction Code) 모듈인 것을 특징으로 한다.
본 발명의 다른 측면에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치는, 램 에러 감지 로직인 ECC 모듈을 포함하며, 멀티코어 방식 마이크로컨트롤러(MCU)가 적용된 파워트레인 제어기; 상기 멀티코어의 각 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 제어부; 및 상기 램 에러 감지 로직의 자가진단을 위한 프로그램이나 알고리즘을 저장하는 메모리;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제어부는, 상기 마이크로콘트롤러(MCU)의 멀티코어 중 어느 하나인 것을 특징으로 한다.
본 발명에 있어서, 상기 멀티코어 중 제1 코어가 제어부로서 제2 코어의 동작을 정지(Idle)시키고, 제2 코어에 연동되는 램에 대응하는 ECC(Error Correction Code) 모듈에 대한 테스트를 수행하며, 상기 제2 코어가 제어부로서 아직 테스트가 수행되지 않은 코어 중 하나의 코어의 동작을 정지(Idle)시키고, 해당 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 것을 특징으로 한다.
본 발명에 있어서, 상기 멀티코어 중 제 N코어에 대한 테스트가 완료되면, 상기 제 N코어가 제어부로서 아직 테스트가 수행되지 않은 코어 중 하나의 코어의 동작을 정지(Idle)시키고, 해당 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 것을 특징으로 한다.
본 발명에 있어서, 상기 테스트는, 상기 멀티코어의 각 코어에 지정된 특정 램의 오류를 감지하는 ECC 모듈에 대한 테스트인 것을 특징으로 한다.
본 발명에 있어서, 상기 제어부로서 상기 테스트를 수행하는 각 코어는, 테스트를 수행하기 전, 상기 코어가 테스트를 수행할 램에 연동하여 동작하는 해당 코어를 먼저 정지(Idle)시키고, 테스트가 완료되면 해당 코어를 다시 작동(RUN)시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 각 ECC 모듈에 대한 테스트 시, 상기 제어부로서 상기 테스트를 수행하는 각 코어는, ECC 비교기의 테스트 비트 입력 포트에 오류를 발생시킬 수 있도록 지정된 값을 오아(OR) 입력하는 작업 1을 통해 에러 검출 기능이 제대로 동작하는지를 체크하고, 상기 ECC 비교기의 입력 포트를 통해 실제 입력되는 입력 데이터의 1비트를 플립(Flip)시켜 입력하는 정정 가능 오류(Correctable Error)의 테스트를 위한 작업 2를 통해 에러 검출 기능이 제대로 동작하는지를 체크하며, 또한 상기 ECC 비교기의 입력 포트를 통해 실제 입력되는 입력 데이터의 2비트를 플립(Flip)시켜 입력하는 정정 불가능 오류(Uncorrectable Error)의 테스트를 위한 작업 3을 통해 에러 검출 기능이 제대로 동작하는지를 체크하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제어부로서 상기 테스트를 수행하는 각 코어는, 상기 ECC 모듈에 대한 테스트 시, 상기 코어에 의한 ECC 모듈의 테스트가 각기 완료되면, 각기 미리 지정된 플래그를 1로 설정하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제어부로서 상기 테스트를 수행하는 각 코어는, 상기 멀티코어의 각 코어에 연동되는 램에 대응하는 ECC 모듈의 테스트가 모두 완료되면, 상기 테스트 결과를 출력하고, 상기 테스트를 위해 설정한 초기화를 해제하는 것을 특징으로 한다.
본 발명의 일 측면에 따르면, 본 발명은 파워트레인 제어기(Powertrain ECU System)의 램(RAM) 에러 감지 로직(또는 ECC 모듈)에서 오류가 발생하는지를 진단할 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치의 개략적인 구성을 보인 예시도.
도 2은 본 발명의 일 실시예에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법을 설명하기 위한 흐름도.
도 3은 상기 도 2에 있어서, 램 테스트를 위한 3가지 테스트 작업에 대해서 설명하기 위한 흐름도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법 및 장치의 일 실시예를 설명한다.
이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치의 개략적인 구성을 보인 예시도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치는, 상기 파워트레인 제어기로 사용되는 마이크로콘트롤러(MCU, 100)는 복수의 코어(111, 121, 131)(예 : 코어0, 코어1, 코어2), 상기 복수의 코어(111, 121, 131)에 각기 연동하여 동작하는 메모리(112, 122, 132)(예 : 램0, 램1, 램2), 및 ECC(Error Correction Code) 모듈(140)을 포함한다.
또한 도면에는 도시되어 있지 않지만, 본 실시예에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치는, 램 에러 감지 로직의 자가진단을 위한 프로그램(또는 알고리즘)을 저장하는 메모리(미도시)를 포함한다.
또한 도면에는 도시되어 있지 않지만, 본 실시예에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치는, 상기 메모리(미도시)에 저장된 램 에러 감지 로직의 자가진단을 위한 프로그램(또는 알고리즘)에 기초하여 램 에러 감지 로직의 자가진단을 총괄하여 수행하는 제어부(미도시)를 포함한다.
여기서 상기 제어부(미도시)(또는 테스트 핸들러)는 상기 마이크로콘트롤러(MCU, 100)의 복수의 코어(111, 121, 131)(예 : 코어0, 코어1, 코어2) 중 어느 하나, 또는 도시되지 않은 또 다른 코어(미도시)를 포함할 수 있다.
상기 ECC(Error Correction Code) 모듈(140)은 내부에 적어도 하나 이상의 ECC 비교기를 포함하고 있으며, 본 실시예에서 상기 제어부(미도시)는, 상기 메모리(미도시)에 저장된 램 에러 감지 로직(즉, ECC 모듈)의 자가진단을 위한 프로그램(또는 알고리즘)에 기초하여 테스트 모드와 파워트레인 제어 모드를 선택한다. 이에 따라 테스트 모드에서의 테스트 동작이 파워트레인 제어에 영향을 미치지 않도록 한다.
참고로 멀티 코어 시스템에서 메모리(또는 램) 테스트(즉, 특정 램의 오류를 감지하는 ECC 모듈의 테스트)를 위해서는 해당 램과 연동되는 코어를 정지(또는 아이들)시킨 상태에서 테스트를 수행해야 한다.
따라서 상기 제어부(또는 테스트 핸들러)(미도시)는 램 테스트(즉, 특정 램의 오류를 감지하는 ECC 모듈의 테스트)를 위해서 해당 램에 연동하여 동작하는 해당 코어(예 : 코어0 ~ 코어2 중 하나)를 정지(또는 아이들)시킨 후, 테스트가 완료되면 상기 정지(또는 아이들)시켰던 해당 코어(예 : 코어0 ~ 코어2 중 하나)를 다시 구동(RUN) 시킨다.
이 때 본 실시예에서 상기 램 테스트(즉, 특정 램의 오류를 감지하는 ECC 모듈의 테스트)는 3가지 테스트 작업을 기본으로 수행한다(도 3 참조). 즉, 상기 마이크로콘트롤러(MCU)에 포함된 복수의 메모리(예 : 램0 ~ 램2) 중 어느 하나의 해당하는 램의 에러를 감지하는 램 에러 감지 로직(즉, ECC 모듈)에 대하여 각기 상기 3가지 테스트 작업을 기본으로 수행한다(도 3 참조).
상기 램 테스트(즉, 특정 램의 오류를 감지하는 ECC 모듈의 테스트)의 3가지 테스트 작업에 대해서는 도 3을 참조하여 보다 구체적으로 설명한다.
한편 본 실시예에서는 코어(core)가 3개인 멀티코어 시스템에서의 램 에러 감지 로직의 자가진단 방법에 대해서 설명하지만, 코어가 3개 이상인 멀티코어 시스템에도 적용할 수 있음에 유의한다.
도 2은 본 발명의 일 실시예에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법을 설명하기 위한 흐름도이고, 도 3은 상기 도 2에 있어서, 램 테스트를 위한 3가지 테스트 작업에 대해서 설명하기 위한 흐름도이다.
이하 도 2 및 도 3을 참조하여 본 실시예에 따른 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법에 대해서 설명한다.
도 2를 참조하면, 램 테스트 모드가 시작될 경우 제어부(미도시)는 기 지정된 설정에 따라 램 테스트(즉, 특정 램의 오류를 감지하는 ECC 모듈의 테스트)를 위한 초기화를 실시한다(S110).
예컨대 상기 테스트 모드에서의 테스트 동작이 파워트레인 제어에 영향을 미치지 않도록 하기 위한 설정(예 : 인터럽트, 트랩 백업 등), 및 멀티코어 시스템에서 테스트 환경을 설정하기 위한 코어(예 : 코어 Idle) 및 ECC 모듈에 대한 설정을 포함한다.
상기와 같이 램 테스트(즉, 특정 램의 오류를 감지하는 ECC 모듈의 테스트)를 위한 초기화가 완료되면, 멀티코어 중 제1 코어(Core0)(111)에 의한 램(예 : RAM1) 테스트를 수행한다(S120).
이 때 상기 제1 코어(Core0)(111)는 자신과 연동되는 램(RAM0)에 대한 램 테스트를 수행할 수 없으며, 다른 코어(예 : Core1, Core2)에 연동되는 램(RAM1, RAM2)에 대한 램 테스트를 수행할 수 있다. 또한 램 테스트를 수행할 램에 연동하여 동작하는 해당 코어(예 : 코어1 ~ 코어2 중 하나)를 정지(또는 아이들)시켜야 한다. 왜냐하면 코어를 정지(또는 아이들)시키지 않으면 이 코어에 연동되는 램이 계속해서 작동하기 때문이다.
상기 제1 코어(Core0)(111)에 의한 램(예 : RAM1) 테스트 수행 방법은 도 3에 도시된 3가지 테스트 작업(S210, S220, S230)을 통해 수행된다.
도 3을 참조하면, ECC 비교기의 테스트 비트 입력 포트에 오류를 발생시킬 수 있도록 지정된 값(예 : 1)을 오아(OR) 입력(이때 입력 포트를 통해 입력되는 입력 데이터는 모두 정상 데이터가 입력됨)하는 작업 1을 통해 에러 검출 기능이 제대로 동작하는지 체크한다(S210).
그리고 상기 ECC 비교기의 입력 포트를 통해 실제 입력되는 입력 데이터의 1비트를 플립(Flip)시켜 입력하는 Correctable Error(정정 가능 오류)의 테스트를 위한 작업 2를 통해 에러 검출 기능이 제대로 동작하는지 체크한다(S220).
그리고 상기 ECC 비교기의 입력 포트를 통해 실제 입력되는 입력 데이터의 2비트를 플립(Flip)시켜 입력하는 Uncorrectable Error(정정 불가능 오류)의 테스트를 위한 작업 3을 통해 에러 검출 기능이 제대로 동작하는지 체크한다(S230).
상기 테스트 작업 1,2,3(S210 ~ S230)을 통해 램 테스트에서 발생하는 ECC 모듈에 대한 에러의 종류를 판단할 수 있도록 한다.
다시 도 2를 참조하면, 상기 제1 코어(Core0)(111)에 의한 램(예 : RAM1) 테스트가 완료되면(S130의 예), 상기 제1 코어(Core0)(111)는 플래그0을 1로 설정한다(Set Flag_0=1)(S140). 상기 플래그0을 1로 설정하는 것(Set Flag_0=1)은 상기 제1 코어(Core0)(111)에 의한 램(예 : RAM1) 테스트가 완료되었음을 의미하는 것이다.
상기와 같이 제1 코어(Core0)(111)에 의한 램(예 : RAM1) 테스트가 완료되면, 제2 코어(Core1)(121)에 의한 램(예 : RAM2) 테스트를 수행한다(S150).
상기 제2 코어(Core1)(121)에 의한 램(예 : RAM2) 테스트가 수행될 때, 상기 제2 코어(Core1)(121)는 램 테스트 대상인 램(예 : RAM2)에 연동되는 제3 코어(Core2)(131)를 정지(또는 아이들)시킨다(S151).
그리고 제2 코어(Core1)(121)에 의한 램(예 : RAM2) 테스트를 수행한다(S152). 상기 제2 코어(Core1)(121)에 의한 램(예 : RAM2) 테스트 수행 방법은 도 3에 도시된 3가지 테스트 작업(S210, S220, S230)을 통해 수행된다. 상기 도 3에 도시된 3가지 테스트 작업(S210, S220, S230)은 이미 설명한 것과 동일하므로, 이하 이에 대한 설명은 생략한다.
또한 상기 제2 코어(Core1)(121)에 의한 램(예 : RAM2) 테스트가 완료되면(S153의 예), 상기 제2 코어(Core1)(121)는 상기 제3 코어(Core2)(121)를 다시 작동시키고(S154) 플래그1을 1로 설정한다(Set Flag_1=1)(S155). 상기 플래그1을 1로 설정하는 것(Set Flag_1=1)은 상기 제2 코어(Core1)(121)에 의한 램(예 : RAM2) 테스트가 완료되었음을 의미하는 것이다.
상기와 같이 제2 코어(Core1)(121)에 의한 램(예 : RAM2) 테스트가 완료되면(S160의 예), 제3 코어(Core2)(131)에 의한 램(예 : RAM0) 테스트를 수행한다(S170).
상기 제3 코어(Core2)(131)에 의한 램(예 : RAM0) 테스트가 수행될 때, 상기 제3 코어(Core2)(131)는 램 테스트 대상인 램(예 : RAM0)에 연동되는 제1 코어(Core0)(111)를 정지(또는 아이들)시킨다(S171).
그리고 제3 코어(Core2)(131)에 의한 램(예 : RAM0) 테스트를 수행한다(S172). 상기 제3 코어(Core2)(131)에 의한 램(예 : RAM0) 테스트 수행 방법은 도 3에 도시된 3가지 테스트 작업(S210, S220, S230)을 통해 수행된다. 상기 도 3에 도시된 3가지 테스트 작업(S210, S220, S230)은 이미 설명한 것과 동일하므로, 이하 이에 대한 설명은 생략한다.
또한 상기 제3 코어(Core2)(131)에 의한 램(예 : RAM0) 테스트가 완료되면(S173의 예), 상기 제3 코어(Core2)(131)는 상기 제1 코어(Core0)(111)를 다시 작동시키고(S174) 플래그2를 1로 설정한다(Set Flag_2=1)(S175). 상기 플래그2를 1로 설정하는 것(Set Flag_2=1)은 상기 제3 코어(Core2)(121)에 의한 램(예 : RAM0) 테스트가 완료되었음을 의미하는 것이다.
상기와 같이 제3 코어(Core2)(131)에 의한 램(예 : RAM0) 테스트가 완료되면(S180의 예), 즉, 멀티코어 시스템의 모든 램에 대응하는 ECC 모듈에 대한 램 테스트가 완료되면, 램 테스트 결과를 출력하고(S190), 상기 램 테스트를 위해 설정한 초기화를 해제한다(S200).
상기와 같이 본 실시예는 멀티코어 시스템에서 첫 번째 코어(즉, 제1 코어)는 다음 코어(즉, 제2 코어)의 동작을 정지(아이들)시키고 이 코어(즉, 제2 코어)에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하며, 상기 다음 코어(즉, 제2 코어)는 그 다음 코어(즉, 제3 코어)의 동작을 정지(아이들)시키고 이 코어(즉, 제3 코어)에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하며, 마지막 코어(즉, 제 N코어)는 첫 번째 코어(즉, 제1 코어)의 동작을 정지(아이들)시키고 이 코어(즉, 제1 코어)에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행한다.
한편 상기 실시예에서는 멀티코어 중 각 코어가 마치 지정된 순서에 의해서만 다른 코어에 연동되는 램 테스트를 수행하는 것처럼 도시되어 있으나, 실질적으로는 코어에 순서를 지정하여 램 테스트를 수행하는 것은 아니며, 상기 멀티코어 중 자신에 대한 테스트가 완료된 어느 하나의 코어가 자신을 제외한 다른 모든(또는 복수의) 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행할 수 있음에 유의한다.
상기와 같이 본 실시예는 파워트레인 제어기(Powertrain ECU System)의 램(RAM) 에러 감지 로직(또는 ECC 모듈)에서 오류가 발생하는지를 진단할 수 있도록 한다.
이상으로 본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다. 또한 본 명세서에서 설명된 구현은, 예컨대, 방법 또는 프로세스, 장치, 소프트웨어 프로그램, 데이터 스트림 또는 신호로 구현될 수 있다. 단일 형태의 구현의 맥락에서만 논의(예컨대, 방법으로서만 논의)되었더라도, 논의된 특징의 구현은 또한 다른 형태(예컨대, 장치 또는 프로그램)로도 구현될 수 있다. 장치는 적절한 하드웨어, 소프트웨어 및 펌웨어 등으로 구현될 수 있다. 방법은, 예컨대, 컴퓨터, 마이크로프로세서, 집적 회로 또는 프로그래밍가능한 로직 디바이스 등을 포함하는 프로세싱 디바이스를 일반적으로 지칭하는 프로세서 등과 같은 장치에서 구현될 수 있다. 프로세서는 또한 최종-사용자 사이에 정보의 통신을 용이하게 하는 컴퓨터, 셀 폰, 휴대용/개인용 정보 단말기(personal digital assistant: "PDA") 및 다른 디바이스 등과 같은 통신 디바이스를 포함한다.
100 : MCU 111 : 코어0
112 : 램0 121 : 코어1
122 : 램1 131 : 코어2
132 : 램2 140 : ECC 모듈

Claims (19)

  1. 멀티코어 방식 마이크로컨트롤러(MCU)가 적용된 파워트레인 제어기의 램 에러 감지 로직의 자가진단을 위하여,
    상기 멀티코어 중 제1 코어가 제2 코어의 동작을 정지(Idle)시키고, 상기 제2 코어에 연동되는 램에 대응하는 ECC(Error Correction Code) 모듈에 대한 테스트를 수행하는 단계; 및
    상기 제2 코어가 아직 테스트가 수행되지 않은 코어 중 하나의 코어의 동작을 정지(Idle)시키고, 해당 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 단계;를 포함하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법.
  2. 제 1항에 있어서,
    상기 멀티코어 중 제 N코어에 대한 테스트가 완료되면,
    상기 제 N코어가 아직 테스트가 수행되지 않은 코어 중 하나의 코어의 동작을 정지(Idle)시키고, 해당 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 단계;를 더 포함하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법.
  3. 제 1항에 있어서, 상기 테스트는,
    지정된 특정 램의 오류를 감지하는 ECC 모듈에 대한 테스트인 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법.
  4. 제 1항에 있어서,
    상기 테스트를 위한 초기화를 수행하는 단계;를 더 포함하고,
    상기 초기화는,
    상기 테스트를 수행하기 위한 테스트 모드에서의 테스트 동작이 상기 마이크로컨트롤러(MCU)의 파워트레인 제어에 영향을 미치지 않도록 하기 위한 설정, 및 멀티코어 시스템에서 테스트 환경을 설정하기 위한 코어의 정지(Idle) 및 ECC 모듈에 대한 설정을 포함하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법.
  5. 제 1항에 있어서,
    테스트를 수행하는 각 코어는,
    코어 자신과 연동되는 램(RAM)에 대응하는 ECC 모듈에 대한 테스트를 수행할 수 없으며, 자신이 아닌 다른 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법.
  6. 제 5항에 있어서, 테스트를 수행하는 상기 각 코어는,
    테스트 수행하기 전, 상기 각 코어가 테스트를 수행할 램에 연동하여 동작하는 해당 코어를 먼저 정지(Idle)시키고, 테스트가 완료되면 해당 코어를 다시 작동(RUN)시키는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법.
  7. 제 1항에 있어서, 상기 각 ECC 모듈에 대한 테스트 시,
    테스트를 수행하는 각 코어는,
    ECC 비교기의 테스트 비트 입력 포트에 오류를 발생시킬 수 있도록 지정된 값을 오아(OR) 입력하는 작업 1을 통해 에러 검출 기능이 제대로 동작하는지 체크하는 과정;
    상기 ECC 비교기의 입력 포트를 통해 실제 입력되는 입력 데이터의 1비트를 플립(Flip)시켜 입력하는 정정 가능 오류(Correctable Error)의 테스트를 위한 작업 2를 통해 에러 검출 기능이 제대로 동작하는지 체크하는 과정; 및
    상기 ECC 비교기의 입력 포트를 통해 실제 입력되는 입력 데이터의 2비트를 플립(Flip)시켜 입력하는 정정 불가능 오류(Uncorrectable Error)의 테스트를 위한 작업 3을 통해 에러 검출 기능이 제대로 동작하는지 체크하는 과정;을 포함하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법.
  8. 제 1항에 있어서, 상기 ECC 모듈에 대한 테스트 시,
    상기 코어에 의한 ECC 모듈의 테스트가 각기 완료되면,
    각기 미리 지정된 플래그를 1로 설정하는 단계;를 더 포함하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법.
  9. 제 1항에 있어서,
    상기 멀티코어의 각 코어에 연동되는 램에 대응하는 ECC 모듈의 테스트가 모두 완료되면, 상기 테스트 결과를 출력하고, 상기 테스트를 위해 설정한 초기화를 해제하는 단계;를 더 포함하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법.
  10. 제 1항에 있어서, 상기 램 에러 감지 로직은,
    ECC(Error Correction Code) 모듈인 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법.
  11. 램 에러 감지 로직인 ECC 모듈을 포함하며, 멀티코어 방식 마이크로컨트롤러(MCU)가 적용된 파워트레인 제어기;
    상기 멀티코어의 각 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 제어부; 및
    상기 램 에러 감지 로직의 자가진단을 위한 프로그램이나 알고리즘을 저장하는 메모리;를 포함하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치.
  12. 제 11항에 있어서, 상기 제어부는,
    상기 마이크로컨트롤러(MCU)의 멀티코어 중 어느 하나인 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치.
  13. 제 11항에 있어서,
    상기 멀티코어 중 제1 코어가 제어부로서 제2 코어의 동작을 정지(Idle)시키고, 제2 코어에 연동되는 램에 대응하는 ECC(Error Correction Code) 모듈에 대한 테스트를 수행하며,
    상기 제2 코어가 제어부로서 아직 테스트가 수행되지 않은 코어 중 하나의 코어의 동작을 정지(Idle)시키고, 해당 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치.
  14. 제 11항에 있어서,
    상기 멀티코어 중 제 N코어에 대한 테스트가 완료되면,
    상기 제 N코어가 제어부로서 아직 테스트가 수행되지 않은 코어 중 하나의 코어의 동작을 정지(Idle)시키고, 해당 코어에 연동되는 램에 대응하는 ECC 모듈에 대한 테스트를 수행하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치.
  15. 제 11항에 있어서, 상기 테스트는,
    상기 멀티코어의 각 코어에 지정된 특정 램의 오류를 감지하는 ECC 모듈에 대한 테스트인 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치.
  16. 제 11항에 있어서, 상기 제어부로서 상기 테스트를 수행하는 각 코어는,
    테스트를 수행하기 전,
    상기 코어가 테스트를 수행할 램에 연동하여 동작하는 해당 코어를 먼저 정지(Idle)시키고, 테스트가 완료되면 해당 코어를 다시 작동(RUN)시키는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치.
  17. 제 11항에 있어서, 상기 각 ECC 모듈에 대한 테스트 시,
    상기 제어부로서 상기 테스트를 수행하는 각 코어는,
    ECC 비교기의 테스트 비트 입력 포트에 오류를 발생시킬 수 있도록 지정된 값을 오아(OR) 입력하는 작업 1을 통해 에러 검출 기능이 제대로 동작하는지를 체크하고,
    상기 ECC 비교기의 입력 포트를 통해 실제 입력되는 입력 데이터의 1비트를 플립(Flip)시켜 입력하는 정정 가능 오류(Correctable Error)의 테스트를 위한 작업 2를 통해 에러 검출 기능이 제대로 동작하는지를 체크하며, 또한
    상기 ECC 비교기의 입력 포트를 통해 실제 입력되는 입력 데이터의 2비트를 플립(Flip)시켜 입력하는 정정 불가능 오류(Uncorrectable Error)의 테스트를 위한 작업 3을 통해 에러 검출 기능이 제대로 동작하는지를 체크하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치.
  18. 제 11항에 있어서, 상기 제어부로서 상기 테스트를 수행하는 각 코어는,
    상기 ECC 모듈에 대한 테스트 시,
    상기 코어에 의한 ECC 모듈의 테스트가 각기 완료되면,
    각기 미리 지정된 플래그를 1로 설정하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치.
  19. 제 11항에 있어서, 상기 제어부로서 상기 테스트를 수행하는 각 코어는,
    상기 멀티코어의 각 코어에 연동되는 램에 대응하는 ECC 모듈의 테스트가 모두 완료되면, 상기 테스트 결과를 출력하고, 상기 테스트를 위해 설정한 초기화를 해제하는 것을 특징으로 하는 파워트레인 제어기의 램 에러 감지 로직의 자가진단 장치.
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