CN114563692B - 基于锁存器的支持可测性设计的电路以及芯片测试方法 - Google Patents

Abstract

本公开涉及基于锁存器的支持可测性设计的电路以及芯片测试方法。提供一种基于锁存器的支持可测性设计的电路，能够在工作模式或测试模式下工作，包括时钟模块，配置为在测试模式下提供测试时钟信号；以及计算单元，包括至少一个锁存器链，每个锁存器链包括：串联耦接的多个锁存器，其中：在测试模式下，多个锁存器被划分为串联耦接的若干个锁存器对，在每个锁存器对中，第一锁存器和第二锁存器分别基于测试时钟信号的彼此不同的第一信号电平和第二信号电平进行锁存，以及至少一个多路选择器，每个多路选择器的输出端耦接到相应的一个第一锁存器对的输入端，并且与该第一锁存器对共同构成电路的支持可测性设计的扫描链的至少一部分。

Description

基于锁存器的支持可测性设计的电路以及芯片测试方法

技术领域

本发明涉及基于锁存器的支持可测性设计的电路以及芯片测试方法。

背景技术

芯片制造存在良率问题。可测性设计（Design for Test，DFT）是大规模芯片必备的技术。通过DFT能够将有错误的芯片筛除出去或者对芯片进行分级。DFT通过在芯片原始设计中插入各种用于提高芯片可测性（包括可控制性和可观测性）的硬件逻辑，从而使芯片变得容易测试，大幅度节省芯片测试的成本。

发明内容

根据本公开的一个方面，提供了一种基于锁存器的支持可测性设计的电路，能够在工作模式或测试模式下工作，所述电路包括：时钟模块，配置为在工作模式下提供工作时钟信号并且在测试模式下提供测试时钟信号；以及计算单元，包括至少一个锁存器链，每个锁存器链包括：串联耦接的多个锁存器，其中：所述多个锁存器中的前一个锁存器的输出端直接或经由组合逻辑电路耦接到后一个锁存器的输入端，在工作模式下，所述多个锁存器基于所述工作时钟信号的相同的信号电平进行锁存，并且在测试模式下，所述多个锁存器被划分为串联耦接的若干个锁存器对，在每个锁存器对中，第一锁存器和第二锁存器分别基于所述测试时钟信号的彼此不同的第一信号电平和第二信号电平进行锁存，以及至少一个多路选择器，所述若干个锁存器对包括至少一个第一锁存器对，每个多路选择器的输出端耦接到相应的一个第一锁存器对的输入端，并且与该第一锁存器对共同构成所述电路的支持可测性设计的扫描链的至少一部分。

根据本公开的又一个方面，提供了一种芯片测试方法，用于测试包括如本文中所述的基于锁存器的支持可测性设计的电路的芯片，所述方法包括如下步骤：对所述电路的网表执行如下操作，以得到等效电路的网表：删除每个锁存器对中的第二锁存器，和将所述第一锁存器替换为由第一锁存器和第二锁存器组成的寄存器；以及通过用于扫描测试的仿真软件对所述等效电路的网表进行仿真，以得到用于扫描测试的测试向量序列和相应的参考向量序列；使得所述电路工作在测试模式下，向所述电路输入所述测试向量序列，并得到相应的结果向量序列；将所述结果向量序列与所述参考向量序列进行比较，从而判断所述芯片的性能。

根据本公开的再一个方面，提供了一种用于实现人工智能算法的电子装置，包括如本文中所述的基于锁存器的支持可测性设计的电路。

本申请提出了使用锁存器作为支持DFT测试的片上系统（SOC）/集成电路（ASIC）的主要时序单元，实现了基于锁存器的支持可测性设计的电路以及相应的芯片测试方法，从而极大地改善了以锁存器作为时序逻辑单元的电路的实用性。

附图说明

当结合附图考虑实施例的以下具体描述时，可以获得对本发明内容更好的理解。

各附图连同下面的具体描述一起包含在本说明书中并形成说明书的一部分，用来例示说明本发明的实施例和解释本发明的原理和优点。

图1A示出了扫描替换步骤中将普通D触发器替换为扫描DFF的示意图，图1B示出了扫描拼接步骤中将扫描DFF耦接在一起形成扫描链的示意图。

图2A和2B分别示出了二选一多路选择器（MUX）的逻辑图和真值表。

图3A示出了根据本公开的实施例的基于锁存器的支持可测性设计的电路100的模块示意图。

图3B示出了图3A所示的基于锁存器的支持可测性设计的电路100的一种可能的实施方式的模块示意图。

图3C示出了图3A所示的基于锁存器的支持可测性设计的电路100的另一种可能的实施方式的模块示意图。

图4A示出了图3A、图3B和图3C中所示的计算单元120的一个具体实施例在工作模式下的电路结构示意图以及该计算单元采用的工作时钟信号。

图4B示出了图4A的计算单元120在测试模式下的电路结构示意图以及该计算单元采用的测试时钟信号。

图4C示出了图4A和图4B所示的计算单元120的等效电路的电路结构示意图以及该等效电路采用的工作时钟信号。

图5A示出了图3A、图3B和图3C中所示的计算单元120的另一个具体实施例在工作模式下的电路结构示意图以及该计算单元中的数据信号和所采用的工作时钟信号。

图5B示出了图5A的计算单元120在测试模式下的电路结构示意图以及该计算单元中的数据信号和所采用的测试时钟信号。

图5C示出了图5A和图5B所示的计算单元120的等效电路的电路结构示意图以及该等效电路中的数据信号和所采用的工作时钟信号。

图6示出了根据本公开的实施例的一种芯片测试方法200。

注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在一些情况中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，本公开并不限于附图等所公开的位置、尺寸及范围等。

具体实施方式

下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构及方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本公开的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

大规模芯片中，数字电路的主要构成是时序逻辑单元和组合逻辑单元。组合逻辑单元的测试过程比较简单，通常情况下只需要单个测试向量就可以检测到目标错误。时序逻辑单元的测试过程比较复杂。在绝大多数情况下，没办法只依靠一个测试向量，而是需要一个测试向量序列才能最终检测到目标错误。

扫描（Scan）技术能够把难以测试（difficult-to-test）的时序电路转变为容易测试（easy-to-test）的组合电路。扫描技术主要包括两步。第一步是扫描替换，其把电路中的普通寄存器（例如，D触发器（DFF））替换为扫描寄存器（例如，扫描DFF）。第二步是扫描拼接，其把第一步中的扫描寄存器耦接在一起形成扫描链。图1A示出了扫描替换步骤中将普通DFF替换为扫描DFF的示意图。图1B示出了扫描拼接步骤中将扫描DFF耦接在一起形成扫描链的示意图。

扫描DFF由二选一多路选择器和DFF组成。二选一多路选择器的逻辑表达式为

。sel为选择输入，a0为第一输入，a1为第二输入。图2A和2B分别示出了二选一多路选择器的逻辑图和真值表。当选择信号sel为逻辑0时，输出X为第一输入a0。当选择信号sel为逻辑1时，输出X为第二输入a1。

上述扫描技术的第一步和第二步通常由针对DFT的电子设计自动化（ElectronicDesign Automation，EDA）工具来进行。DFT EDA工具能够识别电路网表中的寄存器，从而执行上述第一步和第二步的操作，并且生成相应的测试向量序列。

本申请的发明人发现，上述DFT技术存在局限性：其仅能用于以寄存器作为时序逻辑单元的电路，而对于采用其他时序逻辑单元（例如锁存器）的电路无能为力。本领域技术人员将理解，本文中所述的寄存器是指边沿触发的时序逻辑单元，其在时钟信号的边沿处锁存数据，而本文中所述的锁存器是指电平触发的时序逻辑单元，其在时钟信号的特定电平（例如高电平或低电平）处锁存数据。

针对DFT技术的局限性，本申请的发明人想到，串联的两个锁存器可以构成一个寄存器，因此，以锁存器为时序逻辑单元并且包括多个串联的锁存器的电路也相当于具有寄存器，从而存在支持可测性设计的潜能。基于此，本申请提出了基于锁存器的支持可测性设计的电路以及相应的芯片测试方法。

图3A示出了根据本公开的实施例的基于锁存器的支持可测性设计的电路100的模块示意图。电路100能够在工作模式或测试模式下工作，并且包括时钟模块110和计算单元120。时钟模块110能够在工作模式下提供工作时钟信号并且在测试模式下提供测试时钟信号，计算单元120则可以接收来自时钟模块110的工作时钟信号和测试时钟信号。

图3B示出了图3A所示的基于锁存器的支持可测性设计的电路100的一种可能的实施方式的模块示意图。在根据本公开的一些实施例中，如图3B所示，电路100可以包括多个计算单元120。时钟模块110可以包括：锁相环PLL模块，以及耦接到PLL模块的一个时钟产生单元，该时钟产生单元为多个计算单元120产生工作时钟信号和测试时钟信号。

图3C示出了图3A所示的基于锁存器的支持可测性设计的电路100的另一种可能的实施方式的模块示意图。在根据本公开的一些实施例中，如图3C所示，电路100可以包括多个计算单元120。时钟模块110可以包括：锁相环PLL模块，以及耦接到PLL模块的多个时钟产生单元，其中每个时钟产生单元为相应的一个计算单元120产生工作时钟信号和测试时钟信号。

图4A示出了图3A、图3B和图3C中所示的计算单元120的一个具体实施例在工作模式下的电路结构示意图以及该计算单元采用的工作时钟信号，图4B示出了图4A的计算单元120在测试模式下的电路结构示意图以及该计算单元采用的测试时钟信号。为了清楚起见，图4A和图4B中示出了计算单元的电路结构和由时钟模块提供的时钟信号，而并未示出具体的时钟模块。

在基于锁存器的支持可测性设计的电路100中，计算单元120可以包括至少一个锁存器链，每个锁存器链包括串联耦接的多个锁存器。每个锁存器链中的多个锁存器中的前一个锁存器的输出端直接或经由组合逻辑电路耦接到后一个锁存器的输入端。在优选的实施例中，如图4A和图4B所示，计算单元120中的至少一个锁存器链可以包括第一锁存器链和第二锁存器链，第一锁存器链包括串联耦接的锁存器Latch1到Latch6，第二锁存器链包括串联耦接的锁存器Latch7到Latch10。第二锁存器链的输入端耦接到第一锁存器链中的一个锁存器的输出端。

本领域技术人员将理解，图4A和图4B中所示出的锁存器链的数量和布置方式仅用作例示，而并不意图构成限制，根据本公开的实施例的计算单元120可以包括任意数量的锁存器链，并且这些锁存器链可以以任意适宜的方式布置。

如图4A所示，在工作模式下，锁存器链的多个锁存器基于工作时钟信号Clk的相同的信号电平进行锁存，例如，基于工作时钟信号Clk的高电平进行锁存。在优选的实施方式中，工作时钟信号Clk可以是占空比小于50%的脉冲时钟信号。

在计算单元120中，在测试模式下，每个锁存器链的多个锁存器被划分为串联耦接的若干个锁存器对。如果某个锁存器链中的锁存器数量为奇数，则可以在该锁存器链的尾部增加一个锁存器，以使得每个锁存器都能够被划分进锁存器对中。每个锁存器对的输入端为第一锁存器的输入端，每个锁存器对的输出端为第二锁存器的输出端，并且第一锁存器的输出端直接或经由组合逻辑电路耦接到第二锁存器的输入端。以图4B中的第一锁存器链为例，其被分成了三个锁存器对：锁存器Latch1和Latch2组成的锁存器对，锁存器Latch3和Latch4组成的锁存器对，以及锁存器Latch5和Latch6组成的锁存器对。由Latch7到Latch10组成的第二锁存器链也可以类似的分为两个锁存器对。其中，锁存器Latch1、Latch3、Latch5、Latch7和Latch9是第一锁存器，以实线示出，锁存器Latch2、Latch4、Latch6、Latch8和Latch10是第二锁存器，以虚线示出。在每个锁存器对中，第一锁存器（以实线示出的锁存器）和第二锁存器（以虚线示出的锁存器）分别基于测试时钟信号的彼此不同的第一信号电平和第二信号电平进行锁存。

在优选的实施例中，测试时钟信号的第一信号电平为高电平且第二信号电平为低电平，或者第一信号电平为低电平且第二信号电平为高电平。可以通过不同的电路设计来使得每个锁存器对中的第一锁存器和第二锁存器分别基于测试时钟信号的彼此不同的第一信号电平和第二信号电平进行锁存。在一些实施例中，如图4B所示，可以由时钟模块提供相位相反的第一测试时钟信号Clkp和第二测试时钟信号Clkn，每个锁存器对的第一锁存器Latch1、Latch3、Latch5、Latch7和Latch9采用第一测试时钟信号Clkp，第二锁存器Latch2、Latch4、Latch6、Latch8和Latch10采用第二测试时钟信号Clkn，这使得第一锁存器和第二锁存器分别基于彼此不同的第一信号电平和第二信号电平进行锁存。在另一些实施例中，时钟模块提供仅一个测试时钟信号，在这种情况下，可以在每个锁存器对中的第二锁存器的时钟输入端处设置额外的反相器，以对测试时钟信号进行反相。在又一些实施例中，第一锁存器和第二锁存器结构可以不同，例如，第一锁存器可以采用高电平/低电平锁存器，而第二锁存器可以相应的采用低电平/高电平锁存器。

在优选的实施例中，每个锁存器链中的多个锁存器是静态锁存器，相应地，测试时钟信号可以是占空比等于50%的脉冲时钟信号。

计算单元120还包括至少一个多路选择器MUX，每个锁存器链中的若干个锁存器对包括至少一个第一锁存器对，每个多路选择器的输出端耦接到相应的一个第一锁存器对的输入端，并且与该第一锁存器对共同构成电路100的支持可测性设计的扫描链的至少一部分。具体而言，如果第一锁存器对中的第一锁存器的输出端直接耦接到第二锁存器的输入端，则该多路选择器与该第一锁存器对共同构成扫描寄存器；如果第一锁存器对中的第一锁存器的输出端经由组合逻辑电路耦接到第二锁存器的输入端，则该多路选择器、该第一锁存器对以及该组合逻辑电路在电路功能上等效为在其输出端处耦接有该组合逻辑电路的扫描寄存器。上述扫描寄存器基于测试时钟信号的从第一信号电平到第二信号电平的边沿进行锁存，其例如可以是图1A中所示的扫描DFF。本领域技术人员将理解，电路功能上等效是指，两者电路结构虽然可能不完全相同，但所实现的电路功能是一致的。

在根据本公开的一些实施例中，计算单元120的至少部分锁存器链中的每个锁存器链的若干个锁存器对还包括至少一个第二锁存器对，所述至少一个第二锁存器对构成所述电路的支持可测性设计的扫描链的一部分。具体而言，如果第二锁存器对中的第一锁存器的输出端直接耦接到第二锁存器的输入端，则该第二锁存器对构成寄存器；如果第二锁存器对中的第一锁存器的输出端经由组合逻辑电路耦接到第二锁存器的输入端，则该第二锁存器对以及该组合逻辑电路在电路功能上等效为在其输出端处耦接有该组合逻辑电路的寄存器。上述寄存器基于测试时钟信号的从第一信号电平到第二信号电平的边沿进行锁存，并且在扫描链中用作省略了多路选择器的扫描寄存器（将在下文中详细描述）。

扫描寄存器可以由多路选择器MUX和寄存器共同构成，或者可以由多路选择器MUX和锁存器对共同构成。注意，本文中所述的扫描寄存器涵盖扫描寄存器的等效电路的范畴。在扫描寄存器中，多路选择器MUX的多个输入端通常连接到不同的位置，以用于分别接收不同的输入，例如，在工作模式下所要接收的输入信号以及在扫描链中所要接收的输入信号。在电路100中，可能会出现扫描寄存器的多路选择器MUX的多个输入端连接到相同位置的情况，在这种情况下，可以省略多路选择器，从而形成前文中所述的省略了多路选择器的扫描寄存器。

以图4B为例，第一锁存器链包括三个锁存器对：锁存器Latch1和Latch2组成的第二锁存器对，锁存器Latch3和Latch4组成的第一锁存器对，以及锁存器Latch5和Latch6组成的第一锁存器对。锁存器Latch1和Latch2以及其间的组合逻辑电路在电路功能上等效为其输出端处耦接有该组合逻辑电路的寄存器，并且在扫描链中用作省略了多路选择器的扫描寄存器。一个多路选择器MUX被设置在由锁存器Latch3和Latch4组成的第一锁存器对之前，该多路选择器MUX与锁存器Latch3、Latch4以及其间的组合逻辑电路在电路上等效为其输出端处耦接有该组合逻辑电路的扫描寄存器，该扫描寄存器通过MUX以及由锁存器Latch3和Latch4构成的寄存器共同组成。另一个多路选择器MUX设置在由锁存器Latch5和Latch6组成的一个第一锁存器对之前，该多路选择器MUX与锁存器Latch5和Latch6共同构成扫描寄存器。

在优选的实施例中，如图4B所示，每个多路选择器MUX为二选一多路选择器，其可以包括第一输入端、第二输入端和选择输入端，该第一输入端耦接到相应的第一锁存器对的前一个锁存器对的输出端，该第二输入端用于接收扫描输入信号SI，并且该选择输入端用于接收扫描使能信号SE。二选一多路选择器的逻辑图和真值表如图2A和2B所示。二选一多路选择器和其输出端所耦接的相应的第一锁存器对可以构成或在电路功能上等效为例如扫描DFF。注意，图4B中所示的多个多路选择器MUX所接收的扫描输入信号SI并不是指同一个信号，而是可以各自不同。

在优选的实施例中，如何在电路中设置多路选择器从而形成扫描链需要遵循某些规则，例如：

规则1、默认在每个寄存器或寄存器的等效电路（例如锁存器对）之前都要加多路选择器，但存在某些可以省略多路选择器的特殊情况；

规则2、多路选择器的扫描输入信号SI必需来自另一个寄存器（或寄存器的等效电路）的输出端，而不能来自组合逻辑电路；

规则3、当寄存器或寄存器的等效电路（例如锁存器对）的输入端处有组合逻辑电路时，在该寄存器或寄存器的等效电路（例如锁存器对）之前必需设置多路选择器；

规则4、在满足前述规则2-3的基础上，如果有多路选择器MUX的多个输入端连接到相同的位置时，可以省略该多路选择器，但如下情况除外：如果多个寄存器或寄存器的等效电路（例如锁存器对）的输入端连接到相同的位置，则所述多个寄存器或寄存器的等效电路（例如锁存器对）中只能有至多一个寄存器或寄存器的等效电路（例如锁存器对）可以省略多路选择器。

以图4B为例来说明上述规则。锁存器Latch3和Latch4的锁存器对的输入端处有组合逻辑电路，因此设置有多路选择器MUX，锁存器Latch9和Latch10的锁存器对的情况相似。由于锁存器Latch3和Latch4的锁存器对之间的组合逻辑电路等效为连接在该锁存器对的输出端处，相当于连接在锁存器Latch5和Latch6的锁存器对的输入端处，因此，在锁存器Latch5和Latch6的锁存器对的输入端处也设置有多路选择器MUX。同理，由于锁存器Latch1和Latch2的锁存器对之间设置有组合逻辑电路，相当于连接在锁存器Latch7和Latch8的锁存器对的输入端处，因此在锁存器Latch7和Latch8的锁存器对的输入端处也设置有多路选择器MUX。锁存器Latch1和Latch2的锁存器对满足上述规则2-4，并且其多路选择器的多个输入端连接到相同的位置，因此省略了多路选择器。

在上述规则3的优选的实施例中，在计算单元120中，当一个锁存器对的输入端经由组合逻辑电路耦接到前一个锁存器对的输出端时，在该锁存器对的输入端处设置多路选择器，以使其构成或在电路功能上等效为扫描寄存器。这样设置的原因在于，每当在信号传输路径中出现组合逻辑电路，就提供由多路选择器和锁存器对所构成的或在电路功能上等效为的扫描寄存器，从而使得在扫描测试阶段每个扫描寄存器能够反馈对应的组合逻辑电路和串联的若干个锁存器的性能，进而以最小的硬件消耗代价对电路进行全覆盖的测试。

本领域技术人员将理解，以上所述的规则仅用作例示而并不意图构成限制，根据本公开的实施例的电路100可以根据需要遵循本领域已知或未来可能出现的任何在电路中设置多路选择器从而形成扫描链的规则。本领域技术人员还将理解，图4B中所示出的设置多路选择器的方式仅用作例示而并不意图构成限制，在根据本公开的实施例的电路100中，可以根据需要在任意一个锁存器对之前设置或者不设置多路选择器。

在根据本公开的实施例中，计算单元120可以采用具有多个运算级的流水线结构，该流水线结构包括并行的多个锁存器链，并且每个锁存器链的多个锁存器分别设置在不同的运算级中。在优选的实施例中，每个运算级包括N个并联的锁存器（N为正整数），流水线结构可以包括N个并行布置的锁存器链，其中每个锁存器链包括多个运算级中的每个运算级中的一个锁存器。在测试模式下，相邻的运算级中的锁存器可以分别基于测试时钟信号的彼此不同的第一信号电平和第二信号电平进行锁存，从而使得每个锁存器链的每个锁存器对中的第一锁存器和第二锁存器分别基于第一信号电平和第二信号电平进行锁存。

根据本公开的一些实施例中，当电路100工作在测试模式下时，其接收用于扫描测试的测试向量序列，并输出相应的结果向量序列，其中，测试向量序列用作至少部分多路选择器的扫描输入信号。通过将结果向量序列和参考向量序列进行比较，能够判断电路100的性能。测试向量序列例如可以通过如下步骤得到：

对电路100的网表执行如下操作，以得到等效电路的网表：删除每个锁存器对中的第二锁存器，并将第一锁存器替换为由第一锁存器和第二锁存器组成的寄存器；以及

通过扫描测试仿真软件对该等效电路的网表进行仿真，以得到测试向量序列和相应的参考向量序列。

在优选的实施例中，删除每个锁存器对中的第二锁存器包括：从网表中删除第二锁存器，并且将输入该第二锁存器的输入端的信号直接提供给该第二锁存器的输出端所耦接到的端口。

图4C示出了图4A和图4B所示的计算单元120的等效电路的电路结构示意图以及该等效电路采用的工作时钟信号，其中，删除了第二锁存器，并将第一锁存器替换为了由第一锁存器和第二锁存器组成的寄存器Reg1到Reg5。

图5A示出了图3A、图3B和图3C中所示的计算单元120的另一个具体实施例的在工作模式下的电路结构示意图以及该计算单元中的数据信号和所采用的工作时钟信号，图5B示出了图5A的计算单元120在测试模式下的电路结构示意图以及该计算单元中的数据信号和所采用的测试时钟信号。为了清楚起见，图5A和图5B中示出了计算单元的电路结构和由时钟模块提供的时钟信号，而并未示出具体的时钟模块。本领域技术人员将理解，图5A和5B中所示出的计算单元120是图3A、图3B和图3C中所示的计算单元120的具体实施例，并且是图4A和图4B中所示出的计算单元120的变形例，因此，前述关于图3A、图3B、图3C、图4A、图4B以及图4C的描述均适用于图5A和5B中所示出的计算单元120。

图5A和图5B中所示的计算单元120可以用于实现例如SHA-256算法。如图5A和图5B所示，计算单元120采用具有多个运算级Pipe1、Pipe2、Pipe3和Pipe4的流水线结构。每个运算级都以锁存器作为时序逻辑单元，例如，每个运算级包括多个并联的锁存器A-H和W0-W15。本领域技术人员将理解，虽然图5A和5B中仅示意性地示出了四个运算级Pipe1、Pipe2、Pipe3和Pipe4，但根据本公开的计算单元120可以包括任意数量的运算级，例如64个运算级或32个运算级。

如图5A和5B所示，计算单元120的流水线结构包括并行的多个锁存器链，其中每个锁存器链的多个锁存器分别设置在不同的运算级中。在优选的实施例中，如图5A和5B所示，每个锁存器链都包括多个运算级中的每个运算级中的一个锁存器。下表1示意性地示出了计算单元120的流水线结构中的部分锁存器链所包括的锁存器：

表1：部分锁存器链所包括的锁存器

注意，表1仅用作例示而并不意图构成限制，计算单元120的流水线结构还可以包括其他锁存器链，并且锁存器链还可以采用其他结构。

在工作模式下，流水线结构的每个运算级中的锁存器都基于工作时钟信号的相同的信号电平进行锁存，从而使得每个锁存器链的多个锁存器基于工作时钟信号的相同的信号电平进行锁存。图5A中示出了工作时钟信号Clk1、Clk2和Clk3以及运算级Pipe1、Pipe2和Pipe3的数据信号。其中，运算级Pipe1基于工作时钟信号Clk1的高电平进行锁存，运算级Pipe2基于工作时钟信号Clk2的高电平进行锁存，并且运算级Pipe3基于工作时钟信号Clk3的高电平进行锁存。

如图5B所示，在测试模式下，流水线结构的相邻的运算级中的锁存器可以分别基于测试时钟信号的彼此不同的第一信号电平和第二信号电平进行锁存，例如，运算级Pipe1和Pipe3采用时钟信号Clkp，运算级Pipe2和Pipe4采用Clkp的反相时钟信号Clkn。这使得每个锁存器链的多个锁存器可以被划分为串联耦接的若干个锁存器对，并且每个锁存器对中的第一锁存器和第二锁存器分别基于第一信号电平和第二信号电平进行锁存。例如，锁存器链Chain1包括：由运算级Pipe1中的锁存器C和运算级Pipe2中的锁存器D组成的一个锁存器对，以及由运算级Pipe3中的锁存器A和运算级Pipe4中的锁存器B组成的另一个锁存器对，其中，运算级Pipe1中的锁存器C和运算级Pipe3中的锁存器A为各自的锁存器对中的第一锁存器，并且运算级Pipe2中的锁存器D和运算级Pipe4中的锁存器B为各自的锁存器对中的第二锁存器。

计算单元120还可以包括：至少一个多路选择器，每个多路选择器的输出端耦接到相应的一个锁存器对的输入端，并且与该锁存器对共同构成支持可测性设计的扫描链的至少一部分。如图5B所示，锁存器链Chain1包括耦接到由运算级Pipe3中的锁存器A和运算级Pipe4中的锁存器B组成的锁存器对的输入端的多路选择器MUX，该多路选择器与该锁存器对共同构成电路100的支持可测性设计的扫描链的至少一部分。具体而言，由于运算级Pipe3中的锁存器A的输出端直接耦接到运算级Pipe4中的锁存器B，所以多路选择器MUX与该锁存器对共同构成扫描寄存器。如果在其他实施例中，运算级Pipe3中的锁存器A的输出端经由组合逻辑电路耦接到运算级Pipe4中的锁存器B，则多路选择器MUX与该锁存器对和相应的组合逻辑电路在电路功能上等效为在其输出端处耦接有组合逻辑电路的扫描寄存器。

根据本公开的一些实施例中，当电路100工作在测试模式下时，其接收用于扫描测试的测试向量序列，并输出相应的结果向量序列，其中，测试向量序列用作至少部分多路选择器的扫描输入信号。通过将结果向量序列和参考向量序列进行比较，能够判断电路100的性能。用于包括如图5A和图5B所示的计算单元120的电路100的测试向量序列例如可以通过以下步骤得到：

对电路100的网表执行如下操作，以得到等效电路的网表：删除基于第二信号电平进行锁存的运算级的锁存器，并将基于第一信号电平进行锁存的运算级的锁存器替换为寄存器；以及

通过扫描测试仿真软件对所述等效电路的网表进行仿真，以得到所述测试向量序列和相应的参考向量序列。

图5C示出了图5A和图5B所示的计算单元120的等效电路的电路结构示意图以及该等效电路中的数据信号和所采用的工作时钟信号Clkp，其中，删除了运算级Pipe2和Pipe4中的锁存器，并将运算级Pipe1和Pipe3中的锁存器替换为了寄存器。基于图5C的等效电路得到的测试向量序列和相应的参考向量序列可以用于包含图5A和图5B所示的计算单元120的电路100的扫描测试。

图6示出了根据本公开的实施例的一种芯片测试方法200，其用于测试包括如前文中所述的基于锁存器的支持可测性设计的电路100的芯片。方法200包括如下步骤：

步骤S210：对电路100的网表执行如下操作，以得到等效电路的网表：

删除每个锁存器对中的第二锁存器，和

将第一锁存器替换为由第一锁存器和第二锁存器组成的寄存器；以及

步骤S220：通过用于扫描测试的仿真软件对等效电路的网表进行仿真，以得到用于扫描测试的测试向量序列和相应的参考向量序列；

步骤S230：使得电路100工作在测试模式下，向电路100输入测试向量序列，并得到相应的结果向量序列；

步骤S240：将结果向量序列与参考向量序列进行比较，从而判断芯片的性能。

根据本公开的实施例，还提供有用于实现人工智能算法的电子装置，其包括如前文中所述的基于锁存器的支持可测性设计的电路100。

以上结合特定实施例描述了本公开的基于锁存器的支持可测性设计的电路以及芯片测试方法。然而，应该理解，任何一个实施例的任何特征可以与任何其它实施例的任何其它特征组合和/或替换。

本公开的各方面可以在各种电子设备中实现。电子设备的示例可以包括但不限于消费电子产品、消费电子产品的部件、电子测试设备、诸如基站的蜂窝通信基础设施等。电子设备的示例可以包括但不限于诸如智能电话的移动电话、诸如智能手表或耳机的可穿戴计算设备、电话、电视、计算机监视器、计算机、调制解调器、手持式计算机、膝上型计算机、平板计算机、个人数字助理（PDA）、微波炉、冰箱、如汽车电子系统的车载电子系统、立体声系统、DVD播放器、CD播放器、如MP3播放器的数字音乐播放器、收音机、便携式摄像机、如数码相机的相机、便携式存储芯片、洗衣机、烘干机、洗衣机/烘干机、外围设备、时钟等。此外，电子设备可以包括非完整产品。

在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。

如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。

如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和\或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪声以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。

另外，前面的描述可能提及了被“耦接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“耦接”意指一个元件\节点\特征与另一种元件\节点\特征在电学上、机械上、逻辑上或以其它方式直接地耦接（或者直接通信）。类似地，除非另外明确说明，“耦接”意指一个元件\节点\特征可以与另一元件\节点\特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接耦接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的耦接。

另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。

还应理解，“包括\包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和\或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和\或组件以及\或者它们的组合。

在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备\制造”、“布置\设置”、“安装\装配”、和\或“订购”对象等。此外，除非另有明确说明或者在所使用的上下文中以其它方式理解，否则本文使用的条件语言，例如“可以”、“可能”、“例如”、“诸如”等等通常旨在表达某些实施例包括，而其它实施例不包括某些特征、元素和/或状态。因此，这种条件语言通常不旨在暗示一个或多个实施例以任何方式需要特征、元素和/或状态，或者是否包括这些特征、元素和/或状态或者在任何特定实施例中执行这些特征、元素和/或状态。

虽然已经描述了某些实施例，但是这些实施例仅作为示例呈现，并且不旨在限制本公开的范围。实际上，这里描述的新颖设备、方法和系统可以以各种其它形式体现。此外，在不脱离本公开的精神的情况下，可以对这里描述的方法和系统的形式进行各种省略、替换和改变。例如，虽然以给定布置呈现块，但是替代实施例可以执行具有不同组件和/或电路拓扑的类似功能，并且可以删除、移动、添加、细分、组合和/或修改一些块。这些块中的每一个可以以各种不同的方式实现。可以组合上述各种实施例的元件和动作的任何合适组合以提供进一步的实施例。上述各种特征和过程可以彼此独立地实现，或者可以以各种方式组合。本公开的特征的所有合适的组合和子组合旨在落入本公开的范围内。

Claims (15)

1.一种基于锁存器的支持可测性设计的电路，能够在工作模式或测试模式下工作，所述电路包括：

时钟模块，配置为在工作模式下提供工作时钟信号并且在测试模式下提供测试时钟信号；以及

计算单元，包括至少一个锁存器链，每个锁存器链包括：

串联耦接的多个锁存器，其中：

所述多个锁存器中的前一个锁存器的输出端直接或经由组合逻辑电路耦接到后一个锁存器的输入端，

在工作模式下，所述多个锁存器基于所述工作时钟信号的相同的信号电平进行锁存，并且

在测试模式下，所述多个锁存器被划分为串联耦接的若干个锁存器对，在每个锁存器对中，第一锁存器和第二锁存器分别基于所述测试时钟信号的彼此不同的第一信号电平和第二信号电平进行锁存，以及

至少一个多路选择器，所述若干个锁存器对包括至少一个第一锁存器对，每个多路选择器的输出端耦接到相应的一个第一锁存器对的输入端，并且与该第一锁存器对共同构成所述电路的支持可测性设计的扫描链的至少一部分。

2.根据权利要求1所述的电路，其中：

至少部分锁存器链中的每个锁存器链的若干个锁存器对还包括至少一个第二锁存器对，所述至少一个第二锁存器对构成所述电路的支持可测性设计的扫描链的一部分；

如果第二锁存器对中的第一锁存器的输出端直接耦接到第二锁存器的输入端，则所述第二锁存器对构成寄存器；

如果第二锁存器对中的第一锁存器的输出端经由组合逻辑电路耦接到第二锁存器的输入端，则所述第二锁存器对以及所述组合逻辑电路在电路功能上等效为在其输出端处耦接有所述组合逻辑电路的寄存器；以及

所述寄存器基于所述测试时钟信号的从第一信号电平到第二信号电平的边沿进行锁存，并且在扫描链中用作省略了多路选择器的扫描寄存器。

3.根据权利要求1所述的电路，其中：

如果第一锁存器对中的第一锁存器的输出端直接耦接到第二锁存器的输入端，则所述多路选择器与所述第一锁存器对共同构成扫描寄存器；

如果第一锁存器对中的第一锁存器的输出端经由组合逻辑电路耦接到第二锁存器的输入端，则所述多路选择器、所述第一锁存器对以及所述组合逻辑电路在电路功能上等效为在其输出端处耦接有所述组合逻辑电路的扫描寄存器；以及

所述扫描寄存器基于所述测试时钟信号的从第一信号电平到第二信号电平的边沿进行锁存。

4.根据权利要求3所述的电路，其中：

每个多路选择器包括第一输入端、第二输入端和选择输入端，所述第一输入端耦接到相应的第一锁存器对的前一个锁存器对的输出端，所述第二输入端用于接收扫描输入信号，并且所述选择输入端用于接收扫描使能信号。

5.根据权利要求4所述的电路，其中：

当一个锁存器对的输入端经由组合逻辑电路耦接到前一个锁存器对的输出端时，在该锁存器对的输入端处设置所述至少一个多路选择器中的一个多路选择器。

6.根据权利要求4所述的电路，当工作在测试模式下时，所述电路接收用于扫描测试的测试向量序列，并输出相应的结果向量序列，其中：

所述测试向量序列用作至少部分多路选择器的扫描输入信号，以及

通过将所述结果向量序列和参考向量序列进行比较，能够判断所述电路的性能。

7.根据权利要求6所述的电路，所述测试向量序列通过如下步骤得到：

对所述电路的网表执行如下操作，以得到等效电路的网表：

删除每个锁存器对中的第二锁存器，和

将所述第一锁存器替换为由第一锁存器和第二锁存器组成的寄存器；以及

通过扫描测试仿真软件对所述等效电路的网表进行仿真，以得到所述测试向量序列和相应的参考向量序列。

8.根据权利要求1所述的电路，其中：

所述至少一个锁存器链包括第一锁存器链和第二锁存器链，所述第二锁存器链的输入端耦接到所述第一锁存器链中的一个锁存器对的输出端。

9.根据权利要求1所述的电路，其中：

所述电路包括多个计算单元，以及

所述时钟模块包括：

锁相环PLL模块，以及

耦接到PLL模块的多个时钟产生单元，每个时钟产生单元为相应的一个计算单元产生工作时钟信号和测试时钟信号，或者

耦接到PLL模块的一个时钟产生单元，该时钟产生单元为所述多个计算单元产生工作时钟信号和测试时钟信号。

10.根据权利要求1-9中的任一项所述的电路，其中：

所述多个锁存器是静态锁存器，

所述工作时钟信号是占空比小于50%的脉冲时钟信号，

所述测试时钟信号是占空比等于50%的脉冲时钟信号，以及

所述测试时钟信号的第一信号电平为高电平/低电平，第二信号电平为低电平/高电平。

11.根据权利要求1-9中的任一项所述的电路，其中：

所述计算单元采用具有多个运算级的流水线结构，所述流水线结构包括并行的多个锁存器链，并且每个锁存器链的多个锁存器分别设置在不同的运算级中；以及

在测试模式下，相邻的运算级的锁存器分别基于所述测试时钟信号的彼此不同的第一信号电平和第二信号电平进行锁存，从而使得每个锁存器链的每个锁存器对中的第一锁存器和第二锁存器分别基于第一信号电平和第二信号电平进行锁存。

12.根据权利要求11所述的电路，其中，用于所述电路的测试向量序列通过如下步骤得到：

对所述电路的网表执行如下操作，以得到等效电路的网表：

删除基于第二信号电平进行锁存的运算级的锁存器，和

将基于第一信号电平进行锁存的运算级的锁存器替换为寄存器；以及

通过扫描测试仿真软件对所述等效电路的网表进行仿真，以得到所述测试向量序列和相应的参考向量序列。

13.根据权利要求1-9中的任一项所述的电路，其中，所述计算单元用于实现SHA-256算法。

14.一种芯片测试方法，用于测试包括权利要求1-13中的任一项所述的基于锁存器的支持可测性设计的电路的芯片，所述方法包括如下步骤：

对所述电路的网表执行如下操作，以得到等效电路的网表：

删除每个锁存器对中的第二锁存器，和

将所述第一锁存器替换为由第一锁存器和第二锁存器组成的寄存器；

通过用于扫描测试的仿真软件对所述等效电路的网表进行仿真，以得到用于扫描测试的测试向量序列和相应的参考向量序列；

使得所述电路工作在测试模式下，向所述电路输入所述测试向量序列，并得到相应的结果向量序列；以及

将所述结果向量序列与所述参考向量序列进行比较，从而判断所述芯片的性能。

15.一种用于实现人工智能算法的电子装置，包括根据权利要求1-13中的任一项所述的基于锁存器的支持可测性设计的电路。

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