JPH0694800A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH0694800A JPH0694800A JP4243267A JP24326792A JPH0694800A JP H0694800 A JPH0694800 A JP H0694800A JP 4243267 A JP4243267 A JP 4243267A JP 24326792 A JP24326792 A JP 24326792A JP H0694800 A JPH0694800 A JP H0694800A
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- JP
- Japan
- Prior art keywords
- test
- circuit
- terminal
- signal
- control pulse
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、集積回路のテストを行うためのテ
スト信号を印加するテスト端子の数を削減することを目
的とする。 【構成】 第１のテスト端子１に印加されたテスト信号
をシステムクロックＣＬＫによって保持するテスト信号
保持回路Ｄ−ＦＦ１と、テスト信号保持回路Ｄ−ＦＦ１
にテスト信号が保持された状態で第２のテスト端子２に
印加された信号に基づいて制御パルス及びラッチパルス
を作成する制御パルス発生回路３と、通常の使用状態で
使用される入力端子５あるいは出力端子６に印加された
テストモードデータをラッチパルスによって保持するテ
ストモードデータ保持回路１０と、テストモードデータ
保持回路１０のデータに基づき機能ブロック１２毎にテ
スト状態を制御するデコーダ１１と、制御パルスに従っ
て、入力端子５から内部回路への信号の伝達、あるい
は、内部回路から出力端子６への信号の伝達を禁止する
ゲート回路７、８を備えたテスト回路である。
スト信号を印加するテスト端子の数を削減することを目
的とする。 【構成】 第１のテスト端子１に印加されたテスト信号
をシステムクロックＣＬＫによって保持するテスト信号
保持回路Ｄ−ＦＦ１と、テスト信号保持回路Ｄ−ＦＦ１
にテスト信号が保持された状態で第２のテスト端子２に
印加された信号に基づいて制御パルス及びラッチパルス
を作成する制御パルス発生回路３と、通常の使用状態で
使用される入力端子５あるいは出力端子６に印加された
テストモードデータをラッチパルスによって保持するテ
ストモードデータ保持回路１０と、テストモードデータ
保持回路１０のデータに基づき機能ブロック１２毎にテ
スト状態を制御するデコーダ１１と、制御パルスに従っ
て、入力端子５から内部回路への信号の伝達、あるい
は、内部回路から出力端子６への信号の伝達を禁止する
ゲート回路７、８を備えたテスト回路である。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路のテスト回路
に関し、特に、多くの機能を内蔵する集積回路内部を機
能ブロック毎に分割して、各ブロック毎にテストするテ
スト回路に関する。
に関し、特に、多くの機能を内蔵する集積回路内部を機
能ブロック毎に分割して、各ブロック毎にテストするテ
スト回路に関する。
【０００２】
【従来の技術】一般に、集積回路の製造が終了した段階
で、集積回路が正しく動作するか否かをウエハの状態で
テストしている。そのために、集積回路の回路設計をす
る際には、どのようなテストをするかによって、いろい
ろなテストモードが設定され、これに必要なテスト端子
やテスト回路が設計される。
で、集積回路が正しく動作するか否かをウエハの状態で
テストしている。そのために、集積回路の回路設計をす
る際には、どのようなテストをするかによって、いろい
ろなテストモードが設定され、これに必要なテスト端子
やテスト回路が設計される。
【０００３】そこで、回路規模が大きくなり、多くの機
能を内蔵するような集積回路の場合には、集積回路の内
部回路を細かな機能ブロック毎に分け、その各機能ブロ
ック毎にテストを行っている。この場合には、各機能ブ
ロックをテストモードとするためのテスト信号が印加さ
れるテスト端子を数多く設けていた。また、通常の動作
状態で使用される入力端子及び出力端子をテスト信号を
印加するテスト端子に兼用し、端子を削減することも行
われている。
能を内蔵するような集積回路の場合には、集積回路の内
部回路を細かな機能ブロック毎に分け、その各機能ブロ
ック毎にテストを行っている。この場合には、各機能ブ
ロックをテストモードとするためのテスト信号が印加さ
れるテスト端子を数多く設けていた。また、通常の動作
状態で使用される入力端子及び出力端子をテスト信号を
印加するテスト端子に兼用し、端子を削減することも行
われている。
【０００４】このようなテスト回路を内蔵した集積回路
のテストを行う場合には、テストを行う機能ブロックを
テスト状態にすべく、所定のテスト端子にテスト信号を
印加する。そして、テストされる機能ブロックに応じた
入力信号を入力端子から与え、その結果を出力端子から
取り出して、動作の良否を判定している。
のテストを行う場合には、テストを行う機能ブロックを
テスト状態にすべく、所定のテスト端子にテスト信号を
印加する。そして、テストされる機能ブロックに応じた
入力信号を入力端子から与え、その結果を出力端子から
取り出して、動作の良否を判定している。
【０００５】
【発明が解決しようとする課題】上述の如く、集積回路
の機能ブロックが多くなると、テスト信号を印加するた
めのテスト端子の数が非常に多くなり、集積回路上のパ
ッド面積が増加し、チップサイズが大きくなってしまう
不都合がある。一方、通常動作状態で使用する入力端子
及び出力端子をテスト端子として兼用する場合には、テ
スト状態で入力信号を印加する入力端子、及び、その結
果を取り出す出力端子の数が不足する場合があり、不都
合が生じる。
の機能ブロックが多くなると、テスト信号を印加するた
めのテスト端子の数が非常に多くなり、集積回路上のパ
ッド面積が増加し、チップサイズが大きくなってしまう
不都合がある。一方、通常動作状態で使用する入力端子
及び出力端子をテスト端子として兼用する場合には、テ
スト状態で入力信号を印加する入力端子、及び、その結
果を取り出す出力端子の数が不足する場合があり、不都
合が生じる。
【０００６】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、集積回路内に形成された
回路を複数の機能ブロックに分け、各機能ブロック毎に
動作テストを行うためのテスト回路において、第１のテ
スト端子と、該第１のテスト端子に印加されたテスト信
号を前記集積回路内部のシステムクロックに従って保持
するテスト信号保持回路と、第２のテスト端子と、前記
テスト信号保持回路にテスト信号が保持された状態で前
記第２のテスト端子に印加された信号に基づいて制御パ
ルス及びラッチパルスを作成する制御パルス発生回路
と、通常の使用状態で使用される入力端子あるいは出力
端子に印加されたテストモード指定データを前記ラッチ
パルスによって保持するテストモードデータ保持回路
と、該テストモードデータ保持回路のデータに基づき前
記機能ブロック毎にテスト状態を制御するデコーダと、
前記制御パルスに従って、前記入力端子から内部回路へ
の信号の伝達、あるいは、内部回路から前記出力端子へ
の信号の伝達を禁止するゲート回路とを備えたテスト回
路である。
鑑みて創作されたものであり、集積回路内に形成された
回路を複数の機能ブロックに分け、各機能ブロック毎に
動作テストを行うためのテスト回路において、第１のテ
スト端子と、該第１のテスト端子に印加されたテスト信
号を前記集積回路内部のシステムクロックに従って保持
するテスト信号保持回路と、第２のテスト端子と、前記
テスト信号保持回路にテスト信号が保持された状態で前
記第２のテスト端子に印加された信号に基づいて制御パ
ルス及びラッチパルスを作成する制御パルス発生回路
と、通常の使用状態で使用される入力端子あるいは出力
端子に印加されたテストモード指定データを前記ラッチ
パルスによって保持するテストモードデータ保持回路
と、該テストモードデータ保持回路のデータに基づき前
記機能ブロック毎にテスト状態を制御するデコーダと、
前記制御パルスに従って、前記入力端子から内部回路へ
の信号の伝達、あるいは、内部回路から前記出力端子へ
の信号の伝達を禁止するゲート回路とを備えたテスト回
路である。
【０００７】
【作用】上述の手段によれば、第１のテスト端子にテス
ト信号を印加すると、集積回路の内部システムクロック
によってテスト信号保持回路にテスト信号が保持され、
集積回路がテスト可能状態になる。テスト可能状態にお
いて、第２のテスト端子にパルス信号を印加した際に制
御パルス発生回路から制御パルスとラッチパルスが発生
し、制御パルスによって入力端子あるいは出力端子と内
部回路との間に介在するゲート回路が閉じられ、この状
態で入力端子あるいは出力端子に印加されたテストモー
ドデータがラッチパルスによってテストモードデータ保
持回路に保持される。そして、デコーダはテストモード
データで指示される機能ブロックをテスト状態に制御す
る。機能ブロックがテスト状態になると入力端子及び出
力端子はテストのための信号入力及び信号出力として使
用される。
ト信号を印加すると、集積回路の内部システムクロック
によってテスト信号保持回路にテスト信号が保持され、
集積回路がテスト可能状態になる。テスト可能状態にお
いて、第２のテスト端子にパルス信号を印加した際に制
御パルス発生回路から制御パルスとラッチパルスが発生
し、制御パルスによって入力端子あるいは出力端子と内
部回路との間に介在するゲート回路が閉じられ、この状
態で入力端子あるいは出力端子に印加されたテストモー
ドデータがラッチパルスによってテストモードデータ保
持回路に保持される。そして、デコーダはテストモード
データで指示される機能ブロックをテスト状態に制御す
る。機能ブロックがテスト状態になると入力端子及び出
力端子はテストのための信号入力及び信号出力として使
用される。
【０００８】
【実施例】図１は、本発明の実施例を示すブロック図で
ある。１は第１のテスト端子、２は第２のテスト端子で
あり、第１のテスト端子１はテスト信号保持回路を構成
するＤ−ＦＦ１の入力Ｄに接続され、第２のテスト端子
２は制御パルス発生回路３に接続される。制御パルス発
生回路３は、Ｄ−ＦＦ１の出力と第２のテスト端子２が
入力に接続されたＡＮＤゲート４と、ＡＮＤゲート４の
出力を入力とし各々継続接続されたＤ−ＦＦ２及びＤ−
ＦＦ３とから構成され、Ｄ−ＦＦ２の出力は制御パルス
として出力され、Ｄ−ＦＦ３の出力はラッチパルスとし
て出力される。これらＤ−ＦＦ１、Ｄ−ＦＦ２、Ｄ−Ｆ
Ｆ３は集積回路内部のシステムクロックＣＬＫに基づい
て動作する。
ある。１は第１のテスト端子、２は第２のテスト端子で
あり、第１のテスト端子１はテスト信号保持回路を構成
するＤ−ＦＦ１の入力Ｄに接続され、第２のテスト端子
２は制御パルス発生回路３に接続される。制御パルス発
生回路３は、Ｄ−ＦＦ１の出力と第２のテスト端子２が
入力に接続されたＡＮＤゲート４と、ＡＮＤゲート４の
出力を入力とし各々継続接続されたＤ−ＦＦ２及びＤ−
ＦＦ３とから構成され、Ｄ−ＦＦ２の出力は制御パルス
として出力され、Ｄ−ＦＦ３の出力はラッチパルスとし
て出力される。これらＤ−ＦＦ１、Ｄ−ＦＦ２、Ｄ−Ｆ
Ｆ３は集積回路内部のシステムクロックＣＬＫに基づい
て動作する。
【０００９】また、５は入力端子、６は出力端子であ
り、集積回路の通常の動作状態において、内部回路に信
号を供給するため及び内部回路の信号を出力するために
使用される。この入力端子５の一部あるいは出力端子６
の一部は、テスト状態においてテストモードデータを印
加するための端子として使用される。そのために、入力
端子５はＡＮＤゲート７を介して内部のデータバス９に
接続され、出力端子６はＡＮＤゲート８を介して内部の
データバス９に接続される。このＡＮＤゲート７及び８
は、Ｄ−ＦＦ２から出力される制御パルスの反転信号に
よって制御され、Ｄ−ＦＦ２の出力が“Ｈ”レベルの期
間、信号の伝達が禁止される。さらに、入力端子５及び
出力端子６は、テストモードデータ保持回路１０の入力
に接続され、Ｄ−ＦＦ３からラッチパルスが出力された
ときに、入力端子５及び出力端子６に印加されたテスト
モードデータがテストモードデータ保持回路１０に保持
される。テストモードデータ保持回路１０の出力が供給
されたデコーダ１１は、Ｄ−ＦＦ１の出力が“Ｈ”とな
った時に動作状態となり、テストモードデータによって
指示される機能ブロック１２の１つを選択し、これをテ
スト状態にする。機能ブロック１２は、集積回路の内部
回路を機能毎にテストしやすいように分割したものであ
り、各々データバス９によって接続され、信号及びデー
タの送受が行われる。
り、集積回路の通常の動作状態において、内部回路に信
号を供給するため及び内部回路の信号を出力するために
使用される。この入力端子５の一部あるいは出力端子６
の一部は、テスト状態においてテストモードデータを印
加するための端子として使用される。そのために、入力
端子５はＡＮＤゲート７を介して内部のデータバス９に
接続され、出力端子６はＡＮＤゲート８を介して内部の
データバス９に接続される。このＡＮＤゲート７及び８
は、Ｄ−ＦＦ２から出力される制御パルスの反転信号に
よって制御され、Ｄ−ＦＦ２の出力が“Ｈ”レベルの期
間、信号の伝達が禁止される。さらに、入力端子５及び
出力端子６は、テストモードデータ保持回路１０の入力
に接続され、Ｄ−ＦＦ３からラッチパルスが出力された
ときに、入力端子５及び出力端子６に印加されたテスト
モードデータがテストモードデータ保持回路１０に保持
される。テストモードデータ保持回路１０の出力が供給
されたデコーダ１１は、Ｄ−ＦＦ１の出力が“Ｈ”とな
った時に動作状態となり、テストモードデータによって
指示される機能ブロック１２の１つを選択し、これをテ
スト状態にする。機能ブロック１２は、集積回路の内部
回路を機能毎にテストしやすいように分割したものであ
り、各々データバス９によって接続され、信号及びデー
タの送受が行われる。
【００１０】図２は、図１に示されたテスト回路の動作
を説明するためのタイミング図であり、以下に動作を説
明する。まず、集積回路の電源を投入することによって
内部回路を初期設定した後、テストを行う。第１のテス
ト端子１に“Ｈ”レベルのテスト信号ＴＥＳＴ１を印加
する。このテスト信号ＴＥＳＴ１は、集積回路のシステ
ムクロックＣＬＫの立ち上がりによってＤ−ＦＦ１に取
り込まれ、その出力が“Ｈ”レベルとなる。この状態に
なるとＡＮＤゲート４は、第２のテスト端子２に印加さ
れたテスト信号ＴＥＳＴ２を入力可能とし、また、デコ
ーダ１１は動作状態になる。第２のテスト端子２のテス
ト信号ＴＥＳＴ２が“Ｈ”レベルになると、この信号は
ＡＮＤゲート４を介してＤ−ＦＦ２に供給され、システ
ムクロックＣＬＫの立ち上がりによりＤ−ＦＦ２に取り
込まれ、更に、次のシステムクロックＣＬＫの立ち上が
りによりＤ−ＦＦ３に取り込まれる。Ｄ−ＦＦ２の出力
が“Ｈ”レベルとなると、ＡＮＤゲート７及び８は、遮
断され入力端子５と出力端子６は、データバス９と分離
される。従って、この時に入力端子５及び出力端子６に
テストモードデータを供給することが可能となり、供給
されたテストモードデータは、Ｄ−ＦＦ３の出力が
“Ｈ”レベルとなることによってテストモードデータ保
持回路１０に保持される。これにより、デコーダ１１
は、テストモードデータが指定する機能ブロック１２を
テスト状態にする。
を説明するためのタイミング図であり、以下に動作を説
明する。まず、集積回路の電源を投入することによって
内部回路を初期設定した後、テストを行う。第１のテス
ト端子１に“Ｈ”レベルのテスト信号ＴＥＳＴ１を印加
する。このテスト信号ＴＥＳＴ１は、集積回路のシステ
ムクロックＣＬＫの立ち上がりによってＤ−ＦＦ１に取
り込まれ、その出力が“Ｈ”レベルとなる。この状態に
なるとＡＮＤゲート４は、第２のテスト端子２に印加さ
れたテスト信号ＴＥＳＴ２を入力可能とし、また、デコ
ーダ１１は動作状態になる。第２のテスト端子２のテス
ト信号ＴＥＳＴ２が“Ｈ”レベルになると、この信号は
ＡＮＤゲート４を介してＤ−ＦＦ２に供給され、システ
ムクロックＣＬＫの立ち上がりによりＤ−ＦＦ２に取り
込まれ、更に、次のシステムクロックＣＬＫの立ち上が
りによりＤ−ＦＦ３に取り込まれる。Ｄ−ＦＦ２の出力
が“Ｈ”レベルとなると、ＡＮＤゲート７及び８は、遮
断され入力端子５と出力端子６は、データバス９と分離
される。従って、この時に入力端子５及び出力端子６に
テストモードデータを供給することが可能となり、供給
されたテストモードデータは、Ｄ−ＦＦ３の出力が
“Ｈ”レベルとなることによってテストモードデータ保
持回路１０に保持される。これにより、デコーダ１１
は、テストモードデータが指定する機能ブロック１２を
テスト状態にする。
【００１１】一方、テスト状態になった機能ブロック１
２のテストを行うために、入力信号の印加とテスト結果
の出力を入力端子５と出力端子６を利用して行うため、
第２のテスト端子２のテスト信号ＴＥＳＴ２を“Ｌ”レ
ベルとして、Ｄ−ＦＦ２の出力を“Ｌ”レベルとするこ
とにより、ＡＮＤゲート７及び８を導通させる。これに
よって、機能ブロックのテストに必要な入力信号を入力
端子５に印加し、そのテスト結果を出力端子６から取り
出すことが可能となる。
２のテストを行うために、入力信号の印加とテスト結果
の出力を入力端子５と出力端子６を利用して行うため、
第２のテスト端子２のテスト信号ＴＥＳＴ２を“Ｌ”レ
ベルとして、Ｄ−ＦＦ２の出力を“Ｌ”レベルとするこ
とにより、ＡＮＤゲート７及び８を導通させる。これに
よって、機能ブロックのテストに必要な入力信号を入力
端子５に印加し、そのテスト結果を出力端子６から取り
出すことが可能となる。
【００１２】
【発明の効果】本発明によれば、集積回路のテスト制御
が２つの端子で制御でき、テストのための信号入力とテ
スト結果の出力も、通常の動作状態で使用する入力端子
と出力端子を利用できるため、テストのための端子数が
削減でき、チップ面積の減少となる利点を有する。
が２つの端子で制御でき、テストのための信号入力とテ
スト結果の出力も、通常の動作状態で使用する入力端子
と出力端子を利用できるため、テストのための端子数が
削減でき、チップ面積の減少となる利点を有する。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の動作を示すタイミング図である。
１ 第１のテスト端子 ２ 第２のテスト端子 ３ パルス発生回路 ４ ＡＮＤゲート ５ 入力端子 ６ 出力端子 ７、８ ＡＮＤゲート ９ データバス １０ テストモードデータ保持回路 １１ デコーダ １２ 機能ブロック
Claims (1)
- 【請求項１】 集積回路内に形成された回路を複数の機
能ブロックに分け、各機能ブロック毎に動作テストを行
うためのテスト回路において、第１のテスト端子と、該
第１のテスト端子に印加されたテスト信号を前記集積回
路内部のシステムクロックに従って保持するテスト信号
保持回路と、第２のテスト端子と、前記テスト信号保持
回路にテスト信号が保持された状態で前記第２のテスト
端子に印加された信号に基づいて制御パルス及びラッチ
パルスを作成する制御パルス発生回路と、通常の使用状
態で使用される入力端子あるいは出力端子に印加された
テストモード指定データを前記ラッチパルスによって保
持するテストモードデータ保持回路と、該テストモード
データ保持回路のデータに基づき前記機能ブロック毎に
テスト状態を制御するデコーダと、前記制御パルスに従
って、前記入力端子から内部回路への信号の伝達、ある
いは、内部回路から前記出力端子への信号の伝達を禁止
するゲート回路とを備えたテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243267A JPH0694800A (ja) | 1992-09-11 | 1992-09-11 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243267A JPH0694800A (ja) | 1992-09-11 | 1992-09-11 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0694800A true JPH0694800A (ja) | 1994-04-08 |
Family
ID=17101328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4243267A Pending JPH0694800A (ja) | 1992-09-11 | 1992-09-11 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0694800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
-
1992
- 1992-09-11 JP JP4243267A patent/JPH0694800A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| US7013415B1 (en) | 1999-05-26 | 2006-03-14 | Renesas Technology Corp. | IC with internal interface switch for testability |
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