JP3090053B2 - 回路データ用モニタ装置 - Google Patents
回路データ用モニタ装置Info
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- JP3090053B2 JP3090053B2 JP08190725A JP19072596A JP3090053B2 JP 3090053 B2 JP3090053 B2 JP 3090053B2 JP 08190725 A JP08190725 A JP 08190725A JP 19072596 A JP19072596 A JP 19072596A JP 3090053 B2 JP3090053 B2 JP 3090053B2
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Description
【０００１】
【発明の属する技術分野】本発明は、回路動作のモニタ
回路に係り、特に、回路中における複数箇所のデータを
モニタするための回路データ用モニタ装置に関するもの
である。
回路に係り、特に、回路中における複数箇所のデータを
モニタするための回路データ用モニタ装置に関するもの
である。
【０００２】対象とするディジタル回路についてのデバ
ッグや、障害発生時の原因究明を行うためには、エラー
発生時に、回路中における、できるだけ多数の箇所のデ
ータをモニタして解析することが有効である。
ッグや、障害発生時の原因究明を行うためには、エラー
発生時に、回路中における、できるだけ多数の箇所のデ
ータをモニタして解析することが有効である。
【０００３】このような回路データ用モニタ装置におい
ては、回路規模の大幅な増大を伴うことなしに、多数箇
所のデータをモニタすることが可能な回路データ用モニ
タ装置に対する必要性が生じている。
ては、回路規模の大幅な増大を伴うことなしに、多数箇
所のデータをモニタすることが可能な回路データ用モニ
タ装置に対する必要性が生じている。
【０００４】
【従来の技術】図３は、従来の回路データ用モニタ装置
を示す回路ブロック図を示す。この従来例では、データ
Ｄ12（３２ビット）に対して順次に演算を行う第１の演
算回路部６１，第２の演算回路部６２，第３の演算回路
部６３の各出力データ（３２ビット）をモニタする回路
データ用モニタ装置が例示されている。
を示す回路ブロック図を示す。この従来例では、データ
Ｄ12（３２ビット）に対して順次に演算を行う第１の演
算回路部６１，第２の演算回路部６２，第３の演算回路
部６３の各出力データ（３２ビット）をモニタする回路
データ用モニタ装置が例示されている。
【０００５】この図３に示すように、従来の回路データ
用モニタ装置においては、ディジタル回路における複数
のモニタ箇所（演算回路部）６１〜６３の出力をモニタ
する箇所ごとに、それぞれ、演算結果をラッチする第１
のラッチ回路７１，第２のラッチ回路７２および第３の
ラッチ回路７３と、各ラッチ結果を蓄積する第１のメモ
リ回路８１，第２のメモリ回路８２，および第３のメモ
リ回路８３と、前述したラッチ結果をメモリに書き込む
ための制御を行う第１のメモリ書き込み制御回路９１，
第２のメモリ書き込み制御回路９２，および第３のメモ
リ書き込み制御回路９３とを、それぞれ備えている。
用モニタ装置においては、ディジタル回路における複数
のモニタ箇所（演算回路部）６１〜６３の出力をモニタ
する箇所ごとに、それぞれ、演算結果をラッチする第１
のラッチ回路７１，第２のラッチ回路７２および第３の
ラッチ回路７３と、各ラッチ結果を蓄積する第１のメモ
リ回路８１，第２のメモリ回路８２，および第３のメモ
リ回路８３と、前述したラッチ結果をメモリに書き込む
ための制御を行う第１のメモリ書き込み制御回路９１，
第２のメモリ書き込み制御回路９２，および第３のメモ
リ書き込み制御回路９３とを、それぞれ備えている。
【０００６】一方、回路中の多数箇所のデータをモニタ
する方法の別の例として、マイクロプロセッサの故障検
出のために、通常実行モードに設定したマイクロプロセ
ッサの診断用データと監視実行モードに設定したマイク
ロプロセッサの診断用データとの一致を検出することに
よって、通常実行モードに設定したマイクロプロセッサ
の障害を検出する方法（特開平６−７５８１２号公報）
が知られている。
する方法の別の例として、マイクロプロセッサの故障検
出のために、通常実行モードに設定したマイクロプロセ
ッサの診断用データと監視実行モードに設定したマイク
ロプロセッサの診断用データとの一致を検出することに
よって、通常実行モードに設定したマイクロプロセッサ
の障害を検出する方法（特開平６−７５８１２号公報）
が知られている。
【０００７】また、複数個のノードが二重化されたトー
クン・リング伝送路に従続接続されたトークン・リング
装置において、各ノードにおける、二重化されたリング
伝送路とのインタフェースを行う２系統のトークン・リ
ングインタフェース部に、各系統ごとのデータフレーム
送受信状態を格納する記憶手段と、自系統の記憶手段と
他系統の記憶手段の内容を選択して監視ノードに返送す
るセレクタ手段とを設けることによって、装置内の障害
を早期に検出する方式（特開昭６４−１６１４６号公
報）が知られている。
クン・リング伝送路に従続接続されたトークン・リング
装置において、各ノードにおける、二重化されたリング
伝送路とのインタフェースを行う２系統のトークン・リ
ングインタフェース部に、各系統ごとのデータフレーム
送受信状態を格納する記憶手段と、自系統の記憶手段と
他系統の記憶手段の内容を選択して監視ノードに返送す
るセレクタ手段とを設けることによって、装置内の障害
を早期に検出する方式（特開昭６４−１６１４６号公
報）が知られている。
【０００８】さらに、共振回路の一部を形成するコイル
からなる複数のセンサを用いて、被測定物の接近や有無
等の状態を検出する状態表示回路を形成し、この状態表
示回路に異常が発生した場合に、回路の主要部を分離し
て診断することによって、その異常箇所を表示する故障
分離診断装置（特開昭６３−４２４７９号公報）が知ら
れている。
からなる複数のセンサを用いて、被測定物の接近や有無
等の状態を検出する状態表示回路を形成し、この状態表
示回路に異常が発生した場合に、回路の主要部を分離し
て診断することによって、その異常箇所を表示する故障
分離診断装置（特開昭６３−４２４７９号公報）が知ら
れている。
【０００９】
【発明が解決しようとする課題】しかしながら、図３に
記載された従来例においては、モニタ個所とメモリ回路
とが１対１に接続されているため、モニタ個所ごとに、
メモリ回路とメモリ書き込み制御回路等が必要であっ
て、回路規模が大きくなり、このため、モニタ個所の数
が制限されるという不都合が生じていた。
記載された従来例においては、モニタ個所とメモリ回路
とが１対１に接続されているため、モニタ個所ごとに、
メモリ回路とメモリ書き込み制御回路等が必要であっ
て、回路規模が大きくなり、このため、モニタ個所の数
が制限されるという不都合が生じていた。
【００１０】また、特開平６−７５８１２号公報に開示
されたマイクロプロセッサの故障検出装置は、マイクロ
プロセッサの故障検出には適しているが、本発明が対象
とするバス接続された論理回路システムの状況モニタと
しては不適切なものとなっている。また、特開昭６４−
１６１４６号公報に開示されたトークン・リング装置
は、トークン・リング装置の障害検出には有効である
が、本発明の課題解決に寄与するものではない。さら
に、特開昭６３−４２４７９号公報に開示された故障分
離診断装置は、特別のセンサを有する状態表示回路には
適しているが、バス接続された論理回路システムの状況
モニタとして用いることはできない。
されたマイクロプロセッサの故障検出装置は、マイクロ
プロセッサの故障検出には適しているが、本発明が対象
とするバス接続された論理回路システムの状況モニタと
しては不適切なものとなっている。また、特開昭６４−
１６１４６号公報に開示されたトークン・リング装置
は、トークン・リング装置の障害検出には有効である
が、本発明の課題解決に寄与するものではない。さら
に、特開昭６３−４２４７９号公報に開示された故障分
離診断装置は、特別のセンサを有する状態表示回路には
適しているが、バス接続された論理回路システムの状況
モニタとして用いることはできない。
【００１１】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに多数個所における回路データのモニタ
を同時に行うことができ、且つ多数箇所のモニタデータ
を同一時刻において収集して比較することによって回路
障害の解析を効率的に行うことができ、同時に装置全体
の小型化を図った回路データ用モニタ装置を提供するこ
とを、その目的とする。
を改善し、とくに多数個所における回路データのモニタ
を同時に行うことができ、且つ多数箇所のモニタデータ
を同一時刻において収集して比較することによって回路
障害の解析を効率的に行うことができ、同時に装置全体
の小型化を図った回路データ用モニタ装置を提供するこ
とを、その目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、ディジタル回路における
複数のモニタ箇所（演算回路部）に対応して設けられ各
モニタデータを互いにずれたラッチタイミングでラッチ
する複数のラッチ回路と、当該各ラッチ回路に併設され
前記ラッチタイミングを各ラッチ回路ごとにずらして与
えるラッチタイミング発生回路と、前記各ラッチ回路で
順次ラッチされたモニタデータを順次転送するモニタデ
ータバスと、このモニタデータバスから転送されてきた
モニタデータを選択して時分割でメモリ回路に書き込む
メモリ書き込み制御回路とを備えている。そして、ディ
ジタル回路における複数のモニタ箇所のモニタデータを
同一のメモリ回路に収集する、という構成を採ってい
る。
め、請求項１記載の発明では、ディジタル回路における
複数のモニタ箇所（演算回路部）に対応して設けられ各
モニタデータを互いにずれたラッチタイミングでラッチ
する複数のラッチ回路と、当該各ラッチ回路に併設され
前記ラッチタイミングを各ラッチ回路ごとにずらして与
えるラッチタイミング発生回路と、前記各ラッチ回路で
順次ラッチされたモニタデータを順次転送するモニタデ
ータバスと、このモニタデータバスから転送されてきた
モニタデータを選択して時分割でメモリ回路に書き込む
メモリ書き込み制御回路とを備えている。そして、ディ
ジタル回路における複数のモニタ箇所のモニタデータを
同一のメモリ回路に収集する、という構成を採ってい
る。
【００１３】このため、この請求項１記載の発明では、
例えば図１において、複数の演算回路部１〜３の各演算
結果を個別にラッチする第１乃至第３の各ラッチ回路１
１〜１３を、まずモニタデータ用バス７に接続し、それ
ぞれの第１乃至第３の各ラッチ回路１１〜１３に対し
て、対応する第１〜第３の各ラッチタイミング発生回路
２１〜２３から、それぞれラッチタイミングＴ1 ，
Ｔ2 ，Ｔ3 を与えることによって、各モニタ個所からモ
ニタデータを時分割でバス７に出力し、メモリ書き込み
制御回路８で取得したいモニタデータを選択して、バス
７からメモリ回路９に接続し、これによって、メモリ回
路９に書き込むようにする。
例えば図１において、複数の演算回路部１〜３の各演算
結果を個別にラッチする第１乃至第３の各ラッチ回路１
１〜１３を、まずモニタデータ用バス７に接続し、それ
ぞれの第１乃至第３の各ラッチ回路１１〜１３に対し
て、対応する第１〜第３の各ラッチタイミング発生回路
２１〜２３から、それぞれラッチタイミングＴ1 ，
Ｔ2 ，Ｔ3 を与えることによって、各モニタ個所からモ
ニタデータを時分割でバス７に出力し、メモリ書き込み
制御回路８で取得したいモニタデータを選択して、バス
７からメモリ回路９に接続し、これによって、メモリ回
路９に書き込むようにする。
【００１４】従って、この請求項１記載の発明によれ
ば、データモニタ箇所ごとのメモリ回路とメモリ書き込
み制御回路とを必要とせず、１個のメモリ回路９とメモ
リ書き込み制御回路８を用いて、複数箇所のモニタデー
タをすべて収集することができ、このため、多数箇所の
データモニタを行う場合でも、回路規模の大幅な増大を
伴うことなしに、回路データ用モニタ装置を実現するこ
とができる。
ば、データモニタ箇所ごとのメモリ回路とメモリ書き込
み制御回路とを必要とせず、１個のメモリ回路９とメモ
リ書き込み制御回路８を用いて、複数箇所のモニタデー
タをすべて収集することができ、このため、多数箇所の
データモニタを行う場合でも、回路規模の大幅な増大を
伴うことなしに、回路データ用モニタ装置を実現するこ
とができる。
【００１５】請求項２記載の発明では、前述した請求項
１の記載の回路データ用モニタ装置において、メモリ書
き込み制御回路をプログラマブルにすることによって、
前述したディジタル回路における特定箇所のモニタデー
タを選択的に収集する、という構成を採っている。
１の記載の回路データ用モニタ装置において、メモリ書
き込み制御回路をプログラマブルにすることによって、
前述したディジタル回路における特定箇所のモニタデー
タを選択的に収集する、という構成を採っている。
【００１６】このため、この請求項２記載の発明では、
メモリ書き込み制御回路の作用によって必要箇所のデー
タだけを選択して取り込むことができ、これがため、一
箇所当たりのモニタ時間（メモリに書き込むデータ量に
対応）を任意に増大することができ、モニタを効率良く
行うことができる。
メモリ書き込み制御回路の作用によって必要箇所のデー
タだけを選択して取り込むことができ、これがため、一
箇所当たりのモニタ時間（メモリに書き込むデータ量に
対応）を任意に増大することができ、モニタを効率良く
行うことができる。
【００１７】請求項３記載の発明では、前述した請求項
１又は２に記載の回路データ用モニタ装置において、複
数の各ラッチタイミング発生回路が、送り込まれる第１
のクロックとその逓倍クロックである第２のクロックと
を入力すると共に、前記第１のクロックを整数分周した
タイミングで前記各ラッチ回路に対するラッチタイミン
グを順次発生する、という構成を採っている。
１又は２に記載の回路データ用モニタ装置において、複
数の各ラッチタイミング発生回路が、送り込まれる第１
のクロックとその逓倍クロックである第２のクロックと
を入力すると共に、前記第１のクロックを整数分周した
タイミングで前記各ラッチ回路に対するラッチタイミン
グを順次発生する、という構成を採っている。
【００１８】このため、この請求項３記載の発明では、
前述した請求項１又は２記載の発明と同等に機能するほ
か、各モニタ個所からのモニタデータを時分割で迅速に
且つ高精度にバス７に出力することができ、かかる点に
おいて信頼性の向上を図ることができる。
前述した請求項１又は２記載の発明と同等に機能するほ
か、各モニタ個所からのモニタデータを時分割で迅速に
且つ高精度にバス７に出力することができ、かかる点に
おいて信頼性の向上を図ることができる。
【００１９】
【発明の実施の形態】以下、本発明の一実施の形態を図
１乃至図２に基づいて説明する。
１乃至図２に基づいて説明する。
【００２０】まず、図１において、符号１乃至３は、そ
れぞれディジタル回路における複数のモニタ箇所（演算
回路部）を示す。また、符号１１，１２，１３は、前述
した各演算回路部１乃至３に対応して設けられ当該各演
算回路部１乃至３からのモニタデータをラッチするラッ
チ回路を示す。この各ラッチ回路１１，１２，１３に
は、当該各ラッチ回路１１〜１３にてラッチされるモニ
タデータのラッチタイミングを与えるラッチタイミング
発生回路２１，２２，２３が、それぞれ個別に併設され
ている。
れぞれディジタル回路における複数のモニタ箇所（演算
回路部）を示す。また、符号１１，１２，１３は、前述
した各演算回路部１乃至３に対応して設けられ当該各演
算回路部１乃至３からのモニタデータをラッチするラッ
チ回路を示す。この各ラッチ回路１１，１２，１３に
は、当該各ラッチ回路１１〜１３にてラッチされるモニ
タデータのラッチタイミングを与えるラッチタイミング
発生回路２１，２２，２３が、それぞれ個別に併設され
ている。
【００２１】この各ラッチタイミング発生回路２１，２
２，２３は、クロックＣＬ1 ，クロックＣＬ2 によっ
て、各ラッチ回路１１〜１３に対するラッチタイミング
Ｔ1 ，Ｔ2 ，Ｔ3 （図２参照）を個別に発生するように
なっている。ここで、クロックＣＬ2 は、前述したクロ
ックＣＬ1 の逓倍クロックからなっている。
２，２３は、クロックＣＬ1 ，クロックＣＬ2 によっ
て、各ラッチ回路１１〜１３に対するラッチタイミング
Ｔ1 ，Ｔ2 ，Ｔ3 （図２参照）を個別に発生するように
なっている。ここで、クロックＣＬ2 は、前述したクロ
ックＣＬ1 の逓倍クロックからなっている。
【００２２】符号７は前述した各ラッチ回路１１〜１３
のラッチデータを転送するモニタデータ用バスを示す。
また、符号８は、モニタデータ用バス７のモニタデータ
を選択して時分割でメモリ回路９に書き込むメモリ書き
込み制御回路を示す。そして、この図１においては、デ
ィジタル回路における複数のモニタ箇所（演算回路部）
１〜３の各モニタデータを同一のメモリ回路９に収集す
るようになっている。
のラッチデータを転送するモニタデータ用バスを示す。
また、符号８は、モニタデータ用バス７のモニタデータ
を選択して時分割でメモリ回路９に書き込むメモリ書き
込み制御回路を示す。そして、この図１においては、デ
ィジタル回路における複数のモニタ箇所（演算回路部）
１〜３の各モニタデータを同一のメモリ回路９に収集す
るようになっている。
【００２３】次に、上記実施形態における各部および全
体的な動作等について説明する。
体的な動作等について説明する。
【００２４】前述したようにラッチタイミング発生回路
２１〜２３は、クロックＣＬ1 ，ＣＬ2 によって、各演
算回路部１乃至３からの演算結果のデータを、それぞれ
ラッチ回路１１〜１３においてラッチするための、ラッ
チタイミングＴ1 〜Ｔ3 を出力する（図２参照）。
２１〜２３は、クロックＣＬ1 ，ＣＬ2 によって、各演
算回路部１乃至３からの演算結果のデータを、それぞれ
ラッチ回路１１〜１３においてラッチするための、ラッ
チタイミングＴ1 〜Ｔ3 を出力する（図２参照）。
【００２５】ラッチ回路１１は、ラッチタイミング発生
回路２１で発生するラッチタイミングＴ1 の立ち上がり
で、演算回路部１の出力をラッチし、そのハイレベルの
期間でバス７にモニタデータを出力する。また、バス７
にモニタデータが流れている期間に、メモリ書き込み制
御回路８はこのモニタデータをラッチし、メモリ回路９
に書き込む。図２中で、記号Ａは演算回路部１に対する
データモニタのタイミングを示している。
回路２１で発生するラッチタイミングＴ1 の立ち上がり
で、演算回路部１の出力をラッチし、そのハイレベルの
期間でバス７にモニタデータを出力する。また、バス７
にモニタデータが流れている期間に、メモリ書き込み制
御回路８はこのモニタデータをラッチし、メモリ回路９
に書き込む。図２中で、記号Ａは演算回路部１に対する
データモニタのタイミングを示している。
【００２６】同様に、演算回路部２，演算回路部３の各
演算結果の出力データは、それぞれラッチタイミングＴ
2 ，Ｔ3 に同期してメモリ回路９に書き込まれる。図２
中、記号Ｂ，Ｃは、それぞれ演算回路部２，３に対す
る、データモニタのタイミングを示している。
演算結果の出力データは、それぞれラッチタイミングＴ
2 ，Ｔ3 に同期してメモリ回路９に書き込まれる。図２
中、記号Ｂ，Ｃは、それぞれ演算回路部２，３に対す
る、データモニタのタイミングを示している。
【００２７】このように、図１に示された回路データ用
モニタ装置では、複数個所のモニタデータが、時分割で
メモリ回路に書き込まれるため、同時刻のデータ比較を
容易に行うことができる。
モニタ装置では、複数個所のモニタデータが、時分割で
メモリ回路に書き込まれるため、同時刻のデータ比較を
容易に行うことができる。
【００２８】また、メモリ書き込み制御回路８におい
て、必要箇所のデータだけを選択して取り込むことがで
き、１箇所あたりのモニタ時間（メモリに書き込むデー
タ量）を任意に増大することができる。
て、必要箇所のデータだけを選択して取り込むことがで
き、１箇所あたりのモニタ時間（メモリに書き込むデー
タ量）を任意に増大することができる。
【００２９】そして、このように、メモリ書き込み制御
回路８をプログラマブルにすることによって、モニタデ
ータの選択機能を持たせるようにすることができ、エラ
ー発生前後の特定箇所のモニタを行う等，エラー状況に
応じて必要なデータだけのモニタを効率よく行うことが
できる。
回路８をプログラマブルにすることによって、モニタデ
ータの選択機能を持たせるようにすることができ、エラ
ー発生前後の特定箇所のモニタを行う等，エラー状況に
応じて必要なデータだけのモニタを効率よく行うことが
できる。
【００３０】更に、データの転送をバス構造によって行
ない、かつモニタデータの格納を、一つのメモリ回路９
にまとめて行うようにしたので、多数箇所のデータモニ
タを行う場合でも、回路規模の大幅な増大を伴わずに、
回路データ用モニタ装置を実現することができる。
ない、かつモニタデータの格納を、一つのメモリ回路９
にまとめて行うようにしたので、多数箇所のデータモニ
タを行う場合でも、回路規模の大幅な増大を伴わずに、
回路データ用モニタ装置を実現することができる。
【００３１】
【発明の効果】以上説明したように、本発明によると、
各個所のモニタ出力をバス上にまとめることにより、モ
ニタデータを格納するメモリ回路とメモリ回路へのデー
タの書き込み制御を行うメモリ書き込み制御回路とが、
それぞれ１個ですむこととなり、これがため、多数箇所
のデータをモニタする場合でも、回路規模の増大を確実
に抑制することができる。
各個所のモニタ出力をバス上にまとめることにより、モ
ニタデータを格納するメモリ回路とメモリ回路へのデー
タの書き込み制御を行うメモリ書き込み制御回路とが、
それぞれ１個ですむこととなり、これがため、多数箇所
のデータをモニタする場合でも、回路規模の増大を確実
に抑制することができる。
【００３２】更に、多数のモニタ箇所における同時刻の
データを，時分割によって一度に取得することができる
ようにしたので、障害の解析をはじめ各種の解析を効率
良く行うことができるという従来にない優れた回路デー
タ用モニタ装置を提供することができる。
データを，時分割によって一度に取得することができる
ようにしたので、障害の解析をはじめ各種の解析を効率
良く行うことができるという従来にない優れた回路デー
タ用モニタ装置を提供することができる。
【図１】本発明の一実施の形態を示す回路ブロック図で
ある。
ある。
【図２】図１に開示した装置の動作を示す図（タイムチ
ャート）である。
ャート）である。
【図３】従来例を示すブロック図である。
１，２，３ ディジタル回路におけるモニタ箇所（演算
回路部） ７ モニタデータ用バス ８ メモリ書き込み制御回路 ９ メモリ回路 １１，１２，１３ ラッチ回路 ２１，２２，２３ ラッチタイミング発生回路 ＣＬ1 ，ＣＬ2 クロック Ｔ1 ，Ｔ2 ，Ｔ3 ラッチタイミング
回路部） ７ モニタデータ用バス ８ メモリ書き込み制御回路 ９ メモリ回路 １１，１２，１３ ラッチ回路 ２１，２２，２３ ラッチタイミング発生回路 ＣＬ1 ，ＣＬ2 クロック Ｔ1 ，Ｔ2 ，Ｔ3 ラッチタイミング
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/34 G01R 31/28 - 31/30 H04L 25/02
Claims (3)
- 【請求項１】 ディジタル回路における複数のモニタ箇
所に対応して設けられ各モニタデータを互いにずれたラ
ッチタイミングでラッチする複数のラッチ回路と、当該
各ラッチ回路に併設され前記ラッチタイミングを各ラッ
チ回路ごとにずらして与えるラッチタイミング発生回路
と、前記各ラッチ回路で順次ラッチされたモニタデータ
を順次転送するモニタデータバスとを備え、 このモニタデータバスから転送されてきたモニタデータ
を選択して時分割でメモリ回路に書き込むメモリ書き込
み制御回路を装備し、 前記ディジタル回路における複数のモニタ箇所のモニタ
データを同一のメモリ回路に収集することを特徴とした
回路データ用モニタ装置。 - 【請求項２】 前記請求項１記載の回路データ用モニタ
装置において、前記メモリ書き込み制御回路をプログラ
マブルにすることによって、前記ディジタル回路におけ
る特定箇所のモニタデータを選択的に収集することを特
徴とした回路データ用モニタ装置。 - 【請求項３】 前記請求項１又は２記載の回路データ用
モニタ装置において、前記ラッチタイミング発生回路
が、第１のクロックとその逓倍クロックである第２のク
ロックとを出力すると共に、前記第１のクロックを整数
分周したタイミングで、前記各ラッチ回路に対するラッ
チタイミングを発生することを特徴とした回路データ用
モニタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08190725A JP3090053B2 (ja) | 1996-07-19 | 1996-07-19 | 回路データ用モニタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08190725A JP3090053B2 (ja) | 1996-07-19 | 1996-07-19 | 回路データ用モニタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1040126A JPH1040126A (ja) | 1998-02-13 |
| JP3090053B2 true JP3090053B2 (ja) | 2000-09-18 |
Family
ID=16262778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08190725A Expired - Fee Related JP3090053B2 (ja) | 1996-07-19 | 1996-07-19 | 回路データ用モニタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3090053B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009129368A (ja) * | 2007-11-27 | 2009-06-11 | Ricoh Co Ltd | 半導体集積回路の検証装置、方法及びプログラム |
-
1996
- 1996-07-19 JP JP08190725A patent/JP3090053B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009129368A (ja) * | 2007-11-27 | 2009-06-11 | Ricoh Co Ltd | 半導体集積回路の検証装置、方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1040126A (ja) | 1998-02-13 |
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