JPH05135131A - シミユレーシヨン処理装置 - Google Patents
シミユレーシヨン処理装置Info
- Publication number
- JPH05135131A JPH05135131A JP29907891A JP29907891A JPH05135131A JP H05135131 A JPH05135131 A JP H05135131A JP 29907891 A JP29907891 A JP 29907891A JP 29907891 A JP29907891 A JP 29907891A JP H05135131 A JPH05135131 A JP H05135131A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- basic
- circuit
- input
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
Landscapes
- Logic Circuits (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【構成】 ＦＰＧＡの基本セルにおいて、組み合わせ回
路の基本ゲートとなるＮＡＮＤゲート２２と、順序回路
の基本ゲートとなるフリップフロップゲート２３と、Ｎ
ＡＮＤゲート２２とフリップフロップゲート２３のどち
らを使用するかを選択するセレクタ２４を基本セル２１
内に持ち、基本セル２１がＮＡＮＤゲート２２として使
用される場合はフリップフロップゲート２３によりＮＡ
ＮＤゲート２２の出力値を保持し、基本セル２１がフリ
ップフロップゲート２３として使用される場合はフリッ
プフロップゲート２３自身の出力値を保持し、複数の基
本セル２１内のフリップフロップゲート２３がシーケン
シャルに接続され、ある時点のフリップフロップゲート
２３の値をシフトすることにより、各基本セル２１の出
力値の読み出し及び書き込みを行う。 【効果】 大規模なシステムに対して機能論理回路の動
作の検証が迅速に行え、設計誤りを容易に発見でき、シ
ステムの設計検証が効率向上できる。
路の基本ゲートとなるＮＡＮＤゲート２２と、順序回路
の基本ゲートとなるフリップフロップゲート２３と、Ｎ
ＡＮＤゲート２２とフリップフロップゲート２３のどち
らを使用するかを選択するセレクタ２４を基本セル２１
内に持ち、基本セル２１がＮＡＮＤゲート２２として使
用される場合はフリップフロップゲート２３によりＮＡ
ＮＤゲート２２の出力値を保持し、基本セル２１がフリ
ップフロップゲート２３として使用される場合はフリッ
プフロップゲート２３自身の出力値を保持し、複数の基
本セル２１内のフリップフロップゲート２３がシーケン
シャルに接続され、ある時点のフリップフロップゲート
２３の値をシフトすることにより、各基本セル２１の出
力値の読み出し及び書き込みを行う。 【効果】 大規模なシステムに対して機能論理回路の動
作の検証が迅速に行え、設計誤りを容易に発見でき、シ
ステムの設計検証が効率向上できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩシステムの設計
開発を行う際に用いるシミュレーション処理装置に関す
る。
開発を行う際に用いるシミュレーション処理装置に関す
る。
【０００２】
【従来の技術】ＬＳＩまたは複数のＬＳＩを含むＬＳＩ
システムを設計開発する場合に、機能論理シミュレーシ
ョン等を使用して、個々のＬＳＩ等の機能検証を行う。
そして、ＬＳＩ等の機能動作の正常なことが確認された
後に、ＬＳＩ等を製造する。
システムを設計開発する場合に、機能論理シミュレーシ
ョン等を使用して、個々のＬＳＩ等の機能検証を行う。
そして、ＬＳＩ等の機能動作の正常なことが確認された
後に、ＬＳＩ等を製造する。
【０００３】従来は、設計の初期段階にソフトによるシ
ミュレーションを行い、この後ヒィールドプログラマブ
ルゲートアレイ（以下、ＦＰＧＡと称す）上に機能論理
回路を実現していた。
ミュレーションを行い、この後ヒィールドプログラマブ
ルゲートアレイ（以下、ＦＰＧＡと称す）上に機能論理
回路を実現していた。
【０００４】しかしながら、システムが大規模になって
きた現在、個々のＬＳＩ等の機能検証を完了するのに非
常に時間がかかる。と言うのは、シミュレータにおいて
大規模なＬＳＩ等をシミュレーションするのに時間がか
かるのと、ソフトによるシミュレーションではシミュレ
ーションの為のテストパターンを漏れなく作成するのが
非常に困難な為である。
きた現在、個々のＬＳＩ等の機能検証を完了するのに非
常に時間がかかる。と言うのは、シミュレータにおいて
大規模なＬＳＩ等をシミュレーションするのに時間がか
かるのと、ソフトによるシミュレーションではシミュレ
ーションの為のテストパターンを漏れなく作成するのが
非常に困難な為である。
【０００５】このため、外部から加えられる信号によっ
て内部回路を組み換えるＦＰＧＡ上にシミュレーション
対象となる機能論理回路を実現し、この機能論理回路内
の信号を読みだし及び書き込んでシミュレーションを行
う方法が期待されていた。しかしながら、従来のＦＰＧ
Ａでは内部回路の信号を読み書きできないため、シミュ
レーションが効率よくできないという欠点があった。
て内部回路を組み換えるＦＰＧＡ上にシミュレーション
対象となる機能論理回路を実現し、この機能論理回路内
の信号を読みだし及び書き込んでシミュレーションを行
う方法が期待されていた。しかしながら、従来のＦＰＧ
Ａでは内部回路の信号を読み書きできないため、シミュ
レーションが効率よくできないという欠点があった。
【０００６】図４は従来のＦＰＧＡ基本セルの構成図の
１例である。同図において、ＦＰＧＡ基本セル３１は、
組み合わせ回路の基本ゲートとなる２入力ＮＡＮＤゲー
ト３２と、順序回路の基本ゲートとなるラッチゲート３
３と当該ＦＰＧＡ基本セル３１を組み合わせ回路として
利用するか順序回路として利用するかを選択するセレク
タ回路３４から成る。
１例である。同図において、ＦＰＧＡ基本セル３１は、
組み合わせ回路の基本ゲートとなる２入力ＮＡＮＤゲー
ト３２と、順序回路の基本ゲートとなるラッチゲート３
３と当該ＦＰＧＡ基本セル３１を組み合わせ回路として
利用するか順序回路として利用するかを選択するセレク
タ回路３４から成る。
【０００７】図５は図４で示した従来のＦＰＧＡ基本セ
ルの構成図におけるセレクタの構造の１例である。同図
において、ＦＰＧＡ基本セル３１は、組み合わせ回路の
基本ゲートとなる２入力ＮＡＮＤゲート３２と、順序回
路の基本ゲートとなるラッチゲート３３とＦＰＧＡ基本
セル３１を組み合わせ回路として利用するか順序回路と
して利用するかを選択するセレクタ回路３４と、２入力
ＮＡＮＤゲート３２とラッチゲート３３の出力信号のＯ
Ｒをとって出力とする２入力ＯＲゲート３５から成る。
セレクタ回路３４は、２つの２入力ＯＲゲート３６から
成る。
ルの構成図におけるセレクタの構造の１例である。同図
において、ＦＰＧＡ基本セル３１は、組み合わせ回路の
基本ゲートとなる２入力ＮＡＮＤゲート３２と、順序回
路の基本ゲートとなるラッチゲート３３とＦＰＧＡ基本
セル３１を組み合わせ回路として利用するか順序回路と
して利用するかを選択するセレクタ回路３４と、２入力
ＮＡＮＤゲート３２とラッチゲート３３の出力信号のＯ
Ｒをとって出力とする２入力ＯＲゲート３５から成る。
セレクタ回路３４は、２つの２入力ＯＲゲート３６から
成る。
【０００８】ここで、選択信号入力の信号値が１の場合
は、２つの２入力ＯＲゲート３６の出力値は共に１とな
り、２入力ＮＡＮＤゲート３２の出力値は０となる。ラ
ッチゲート３３は、選択信号入力の信号値が１の場合、
ラッチ動作を行い、入力１がラッチのデータ入力とな
り、入力２がラッチのクロック入力となる。従って、選
択信号入力の信号値が１の場合は、ＦＰＧＡ基本セル３
１は、ラッチゲート３３として動作する。
は、２つの２入力ＯＲゲート３６の出力値は共に１とな
り、２入力ＮＡＮＤゲート３２の出力値は０となる。ラ
ッチゲート３３は、選択信号入力の信号値が１の場合、
ラッチ動作を行い、入力１がラッチのデータ入力とな
り、入力２がラッチのクロック入力となる。従って、選
択信号入力の信号値が１の場合は、ＦＰＧＡ基本セル３
１は、ラッチゲート３３として動作する。
【０００９】また、選択信号入力の信号値が０の場合
は、ラッチゲート３３はクリア動作になり、ラッチゲー
ト３３の出力値は０となる。２入力ＮＡＮＤゲート３２
の入力には、入力１と入力２がそれぞれ伝わり、選択信
号入力の信号値が０の場合は、ＦＰＧＡ基本セル３１
は、２入力ＮＡＮＤゲート３２として動作する。
は、ラッチゲート３３はクリア動作になり、ラッチゲー
ト３３の出力値は０となる。２入力ＮＡＮＤゲート３２
の入力には、入力１と入力２がそれぞれ伝わり、選択信
号入力の信号値が０の場合は、ＦＰＧＡ基本セル３１
は、２入力ＮＡＮＤゲート３２として動作する。
【００１０】
【発明が解決しようとする課題】従来はソフトによるシ
ミュレーションだったため、処理時間がかかったり、テ
ストパターンの作成が困難であった。また、従来のＦＰ
ＧＡでは、内部回路の信号を読み書きできないため、シ
ミュレーションで効率よくデバッグができないという問
題があった。
ミュレーションだったため、処理時間がかかったり、テ
ストパターンの作成が困難であった。また、従来のＦＰ
ＧＡでは、内部回路の信号を読み書きできないため、シ
ミュレーションで効率よくデバッグができないという問
題があった。
【００１１】そこで、本発明の目的は、設計対象ＬＳＩ
回路をＦＰＧＡ上に実現し、設計初期段階からＦＰＧＡ
とＰＣＢ（プリント回路基板）等を結合することによ
り、シミュレーションを高速にかつテストパターンの作
成を容易に行え、ＦＰＧＡ上に実現した回路の動作に疑
いがある場合には、ＦＰＧＡ上に実現した回路の各信号
の値を読み出し或いは設定できることにより、大規模な
システムの機能検証を短期間に実現することができるシ
ミュレーション処理装置を提供することにある。
回路をＦＰＧＡ上に実現し、設計初期段階からＦＰＧＡ
とＰＣＢ（プリント回路基板）等を結合することによ
り、シミュレーションを高速にかつテストパターンの作
成を容易に行え、ＦＰＧＡ上に実現した回路の動作に疑
いがある場合には、ＦＰＧＡ上に実現した回路の各信号
の値を読み出し或いは設定できることにより、大規模な
システムの機能検証を短期間に実現することができるシ
ミュレーション処理装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、上述した課題
を達成するために、ＦＰＧＡの基本セルにおいて、組み
合わせ回路の基本ゲートとなるＮＡＮＤゲート或いはＮ
ＯＲゲート等と、順序回路の基本ゲートとなるフリップ
フロップゲート等と、組み合わせ回路基本ゲートと順序
回路基本ゲートのどちらを使用するかを選択するセレク
タを基本セル内に持ち、当該基本セルが組み合わせ回路
基本ゲートとして使用される場合は順序回路基本ゲート
により組み合わせ回路基本ゲートの出力値を保持し、当
該基本セルが順序回路基本ゲートとして使用される場合
は順序回路基本ゲートが順序回路基本ゲート自身の出力
値を保持し、各基本セル内の順序回路基本ゲートがシー
ケンシャルに接続され、ある時点の順序回路基本ゲート
の値をシフトすることにより、各基本セルの出力値を読
み出せる及び書き込める構成となっている。
を達成するために、ＦＰＧＡの基本セルにおいて、組み
合わせ回路の基本ゲートとなるＮＡＮＤゲート或いはＮ
ＯＲゲート等と、順序回路の基本ゲートとなるフリップ
フロップゲート等と、組み合わせ回路基本ゲートと順序
回路基本ゲートのどちらを使用するかを選択するセレク
タを基本セル内に持ち、当該基本セルが組み合わせ回路
基本ゲートとして使用される場合は順序回路基本ゲート
により組み合わせ回路基本ゲートの出力値を保持し、当
該基本セルが順序回路基本ゲートとして使用される場合
は順序回路基本ゲートが順序回路基本ゲート自身の出力
値を保持し、各基本セル内の順序回路基本ゲートがシー
ケンシャルに接続され、ある時点の順序回路基本ゲート
の値をシフトすることにより、各基本セルの出力値を読
み出せる及び書き込める構成となっている。
【００１３】
【作用】上記構成により、本発明は、ＦＰＧＡとＰＣＢ
等とを結合して動作させているある時点で、ＦＰＧＡ内
に実現されている機能論理回路の各信号の値を読み出し
或るいは書き込む。また、読み出したＦＰＧＡ内に実現
されている機能論理回路の各信号の値を計算機上で表示
したり、各信号の値を変更したものをＦＰＧＡ内に実現
されている機能論理回路へ書き込んだり、或いは新たに
作成した各信号の値をＦＰＧＡ内に実現されている機能
論理回路へ書き込んだりする。そのため、計算機上の機
能論理シミュレータ中にある機能論理回路の各信号の値
と、ＦＰＧＡ内に実現されている機能論理回路の各信号
の値をやり取りできるようにしている。
等とを結合して動作させているある時点で、ＦＰＧＡ内
に実現されている機能論理回路の各信号の値を読み出し
或るいは書き込む。また、読み出したＦＰＧＡ内に実現
されている機能論理回路の各信号の値を計算機上で表示
したり、各信号の値を変更したものをＦＰＧＡ内に実現
されている機能論理回路へ書き込んだり、或いは新たに
作成した各信号の値をＦＰＧＡ内に実現されている機能
論理回路へ書き込んだりする。そのため、計算機上の機
能論理シミュレータ中にある機能論理回路の各信号の値
と、ＦＰＧＡ内に実現されている機能論理回路の各信号
の値をやり取りできるようにしている。
【００１４】
【実施例】以下に本発明の一実施例を説明する。図１は
本発明のシミュレーション処理装置の概略構成の１例で
ある。同図において、ＦＰＧＡチップ１１は、ＬＳＩと
して実現される対象の機能論理回路の論理回路構成がＦ
ＰＧＡ内の基本セルを使って実現する様にプログラムさ
れている。ＦＰＧＡチップ１１の入力出力端子（入出力
ピン）はテストボード１２と信号接続線１３を介してＰ
ＣＢ１４のＬＳＩチップ様のソケット端子と接続されて
いる。
本発明のシミュレーション処理装置の概略構成の１例で
ある。同図において、ＦＰＧＡチップ１１は、ＬＳＩと
して実現される対象の機能論理回路の論理回路構成がＦ
ＰＧＡ内の基本セルを使って実現する様にプログラムさ
れている。ＦＰＧＡチップ１１の入力出力端子（入出力
ピン）はテストボード１２と信号接続線１３を介してＰ
ＣＢ１４のＬＳＩチップ様のソケット端子と接続されて
いる。
【００１５】また、ＦＰＧＡチップ１１の入力出力端子
（入出力ピン）は、テストボード１２、信号接続線１
５、及び信号Ｉ／Ｏ部１８を介して計算機１９と接続さ
れ、ＦＰＧＡチップ１１とＰＣＢ１４の間でやり取りす
る信号を計算機１９でモニタできる。ＦＰＧＡチップ１
１のスキャンデータ入力／出力端子（入出力ピン）は、
テストボード１２、信号接続線１６、及び信号Ｉ／Ｏ部
１８を介して計算機１９と接続され、ＦＰＧＡチップ１
１のスキャンモード制御信号入力端子（入力ピン）は、
テストボード１２、信号接続線１７、及び信号Ｉ／Ｏ部
１８を介して計算機１９と接続され、計算機１９上にあ
る信号表示・設定プログラム及びシミュレータプログラ
ムと信号値のやり取りができる。
（入出力ピン）は、テストボード１２、信号接続線１
５、及び信号Ｉ／Ｏ部１８を介して計算機１９と接続さ
れ、ＦＰＧＡチップ１１とＰＣＢ１４の間でやり取りす
る信号を計算機１９でモニタできる。ＦＰＧＡチップ１
１のスキャンデータ入力／出力端子（入出力ピン）は、
テストボード１２、信号接続線１６、及び信号Ｉ／Ｏ部
１８を介して計算機１９と接続され、ＦＰＧＡチップ１
１のスキャンモード制御信号入力端子（入力ピン）は、
テストボード１２、信号接続線１７、及び信号Ｉ／Ｏ部
１８を介して計算機１９と接続され、計算機１９上にあ
る信号表示・設定プログラム及びシミュレータプログラ
ムと信号値のやり取りができる。
【００１６】図２は本発明のシミュレーション処理装置
で用いられるＦＰＧＡの基本セルの構成図の１例であ
る。同図において、ＦＰＧＡ基本セル２１は、組み合わ
せ回路の基本ゲートとなる２入力ＮＡＮＤゲート２２
と、順序回路の基本ゲートとなるフリップフロップゲー
ト２３と、ＦＰＧＡ基本セル２１を組み合わせ回路とし
て利用するか順序回路として利用するか、あるいは２入
力ＮＡＮＤゲート２２の出力値をフリップフロップゲー
ト２３でホールドするか及びフリップフロップゲート２
３の値をスキャンするかを選択するセレクタ回路２４か
ら成る。
で用いられるＦＰＧＡの基本セルの構成図の１例であ
る。同図において、ＦＰＧＡ基本セル２１は、組み合わ
せ回路の基本ゲートとなる２入力ＮＡＮＤゲート２２
と、順序回路の基本ゲートとなるフリップフロップゲー
ト２３と、ＦＰＧＡ基本セル２１を組み合わせ回路とし
て利用するか順序回路として利用するか、あるいは２入
力ＮＡＮＤゲート２２の出力値をフリップフロップゲー
ト２３でホールドするか及びフリップフロップゲート２
３の値をスキャンするかを選択するセレクタ回路２４か
ら成る。
【００１７】図３は図３で示した本発明のシミュレーシ
ョン処理装置で用いるＦＰＧＡの基本セルの構成図にお
けるセレクタの構造の１例である。同図において、ＦＰ
ＧＡ基本セル２１は、組み合わせ回路の基本ゲートとな
る２入力ＮＡＮＤゲート２２と、順序回路の基本ゲート
となるフリップフロップゲート２３と、ＦＰＧＡ基本セ
ル２１を組み合わせ回路として利用するか順序回路とし
て利用するか、あるいは２入力ＮＡＮＤゲート２２の出
力値をフリップフロップゲート２３でホールドするか、
あるいはフリップフロップゲート２３の値をスキャンす
るかを選択するセレクタ回路２４から成る。ここで、セ
レクタ回路２４は、２to１マルチプレクサ２５と、３to
１マルチプレクサ２６と、３to１マルチプレクサ２７か
ら成る。このようなＦＰＧＡ基本セル２１の構成におい
て、入出力選択信号入力の信号値が１の場合は、２to１
マルチプレクサ２５は、フリップフロップゲート２３の
出力値をＦＰＧＡ基本セル２１の出力値とする。入出力
選択信号入力の信号値が１でかつスキャン選択信号入力
の信号値が０の場合は、３to１マルチプレクサ２６は、
入力１をフリップフロップゲート２３のデータ入力と
し、３to１マルチプレクサ２７は、入力２をフリップフ
ロップゲート２３のクロック入力とする。従って、入力
出力選択信号入力の信号値が１でかつスキャン選択信号
入力の信号値が０の場合は、ＦＰＧＡ基本セル２１は、
フリップフロップゲート２３として動作する。
ョン処理装置で用いるＦＰＧＡの基本セルの構成図にお
けるセレクタの構造の１例である。同図において、ＦＰ
ＧＡ基本セル２１は、組み合わせ回路の基本ゲートとな
る２入力ＮＡＮＤゲート２２と、順序回路の基本ゲート
となるフリップフロップゲート２３と、ＦＰＧＡ基本セ
ル２１を組み合わせ回路として利用するか順序回路とし
て利用するか、あるいは２入力ＮＡＮＤゲート２２の出
力値をフリップフロップゲート２３でホールドするか、
あるいはフリップフロップゲート２３の値をスキャンす
るかを選択するセレクタ回路２４から成る。ここで、セ
レクタ回路２４は、２to１マルチプレクサ２５と、３to
１マルチプレクサ２６と、３to１マルチプレクサ２７か
ら成る。このようなＦＰＧＡ基本セル２１の構成におい
て、入出力選択信号入力の信号値が１の場合は、２to１
マルチプレクサ２５は、フリップフロップゲート２３の
出力値をＦＰＧＡ基本セル２１の出力値とする。入出力
選択信号入力の信号値が１でかつスキャン選択信号入力
の信号値が０の場合は、３to１マルチプレクサ２６は、
入力１をフリップフロップゲート２３のデータ入力と
し、３to１マルチプレクサ２７は、入力２をフリップフ
ロップゲート２３のクロック入力とする。従って、入力
出力選択信号入力の信号値が１でかつスキャン選択信号
入力の信号値が０の場合は、ＦＰＧＡ基本セル２１は、
フリップフロップゲート２３として動作する。
【００１８】また、入出力選択信号入力の信号値が０の
場合は、２to１マルチプレクサ２５は、２入力ＮＡＮＤ
ゲート２２の出力値をＦＰＧＡ基本セル２１の出力値と
する。入出力選択信号入力のの信号値が０でかつスキャ
ン選択信号入力の信号値が０の場合は、３to１マルチプ
レクサ２６は、２入力ＮＡＮＤゲート２２の出力値をフ
リップフロップゲート２３のデータ入力とし、３to１マ
ルチプレクサ２７は、クロック入力をフリップフロップ
ゲート２３のクロック入力とする。従って、入出力選択
信号入力の信号値が０でかつスキャン選択信号入力の信
号値が０の場合は、ＦＰＧＡ基本セル２１は、２入力Ｎ
ＡＮＤゲート２２として動作し、フリップフロップゲー
ト２３はクロック入力をクロックとして２入力ＮＡＮＤ
ゲート２２の出力値をホールドする動作をする。
場合は、２to１マルチプレクサ２５は、２入力ＮＡＮＤ
ゲート２２の出力値をＦＰＧＡ基本セル２１の出力値と
する。入出力選択信号入力のの信号値が０でかつスキャ
ン選択信号入力の信号値が０の場合は、３to１マルチプ
レクサ２６は、２入力ＮＡＮＤゲート２２の出力値をフ
リップフロップゲート２３のデータ入力とし、３to１マ
ルチプレクサ２７は、クロック入力をフリップフロップ
ゲート２３のクロック入力とする。従って、入出力選択
信号入力の信号値が０でかつスキャン選択信号入力の信
号値が０の場合は、ＦＰＧＡ基本セル２１は、２入力Ｎ
ＡＮＤゲート２２として動作し、フリップフロップゲー
ト２３はクロック入力をクロックとして２入力ＮＡＮＤ
ゲート２２の出力値をホールドする動作をする。
【００１９】さらに、スキャン選択信号入力の信号値が
１の場合は、３to１マルチプレクサ２６は、スキャン入
力をフリップフロップゲート２３のデータ入力とし、３
to１マルチプレクサ２７は、クロック入力をフリップフ
ロップゲート２３のクロック入力とする。従って、スキ
ャン選択信号入力の信号値が０の場合は、フリップフロ
ップゲート２３はクロック入力をクロックとして、スキ
ャンイン入力をホールドする動作をし、ＦＰＧＡの各基
本セルのフリップフロップゲートの値を順次シフトす
る。これにより、ＦＰＧＡ基本セル２１内の信号を読み
書きすることができる。
１の場合は、３to１マルチプレクサ２６は、スキャン入
力をフリップフロップゲート２３のデータ入力とし、３
to１マルチプレクサ２７は、クロック入力をフリップフ
ロップゲート２３のクロック入力とする。従って、スキ
ャン選択信号入力の信号値が０の場合は、フリップフロ
ップゲート２３はクロック入力をクロックとして、スキ
ャンイン入力をホールドする動作をし、ＦＰＧＡの各基
本セルのフリップフロップゲートの値を順次シフトす
る。これにより、ＦＰＧＡ基本セル２１内の信号を読み
書きすることができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、Ｆ
ＰＧＡ上に機能論理回路を実現して動作させることによ
り、非常に高速に動作させることが可能である。また、
ＰＣＢ等と結合して動作させることにより、ＬＳＩ内部
の設計検証とＰＣＢ等の設計検証を並行して進めること
ができる。さらに、ＦＰＧＡ上に実現された機能論理回
路の各信号の読み出し書き込みができるので、誤った動
作をした原因を容易に発見することが可能であり、大規
模システムの設計検証の効率が向上する。
ＰＧＡ上に機能論理回路を実現して動作させることによ
り、非常に高速に動作させることが可能である。また、
ＰＣＢ等と結合して動作させることにより、ＬＳＩ内部
の設計検証とＰＣＢ等の設計検証を並行して進めること
ができる。さらに、ＦＰＧＡ上に実現された機能論理回
路の各信号の読み出し書き込みができるので、誤った動
作をした原因を容易に発見することが可能であり、大規
模システムの設計検証の効率が向上する。
【図１】本発明のシミュレーション処理装置の概略構成
図である。
図である。
【図２】本発明のシミュレーション処理装置で用いるＦ
ＰＧＡの基本セルの構成図の１例である。
ＰＧＡの基本セルの構成図の１例である。
【図３】図２で示した本発明のＦＰＧＡ基本セルの構成
図におけるセレクタの構造の１例である。
図におけるセレクタの構造の１例である。
【図４】従来のＦＰＧＡ基本セルの構成図の１例であ
る。
る。
【図５】図４で示した従来のＦＰＧＡ基本セルの構成図
におけるセレクタの構造の１例である。
におけるセレクタの構造の１例である。
１１ ＦＰＧＡチップ １２ テストボード １３，１５〜１７ 信号接続線 １４ ＰＣＢ １８ 信号Ｉ／Ｏ部 １９ 計算機 ２１ ＦＰＧＡ基本セル ２２ ２入力ＮＡＮＤゲート ２３ フリップフロップゲート ２４ セレクタ回路 ２５ ２to１マルチプレクサ ２６，２７ ３to１マルチプレクサ
Claims (1)
- 【請求項１】 組み合わせ回路の基本ゲートと順序回路
の基本ゲートと、これら組み合わせ回路基本ゲートと順
序回路基本ゲートのどちらを使用するかを選択するセレ
クタを基本セル内に持ち、この基本セルが組み合わせ回
路基本ゲートとして使用される場合は順次回路基本ゲー
トにより組み合わせ回路基本ゲートの出力値を保持し、
前記基本セルが順序回路基本ゲートとして使用される場
合は順序回路基本ゲート自身の出力値を保持し、複数の
基本セル内の順序回路基本ゲートがシーケンシャルに接
続され、ある時点の順序回路基本ゲートの値をシフトす
ることによって各基本セルの出力値の読み出し及び各基
本セルへの書き込みを行うヒィールドプログラマブルゲ
ートアレイ素子上にシミュレーション対象の機能論理回
路を実現し、このヒィールドプログラマブルゲートアレ
イを用いてプリント回路基盤を含むシステム全体の検証
を行う場合に、前記ヒィールドプログラマブルゲートア
レイ上に実現された機能論理回路内の各信号を読み出せ
ること及び書き込めることを特徴とするシミュレーショ
ン処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29907891A JPH05135131A (ja) | 1991-11-14 | 1991-11-14 | シミユレーシヨン処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29907891A JPH05135131A (ja) | 1991-11-14 | 1991-11-14 | シミユレーシヨン処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05135131A true JPH05135131A (ja) | 1993-06-01 |
Family
ID=17867905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29907891A Pending JPH05135131A (ja) | 1991-11-14 | 1991-11-14 | シミユレーシヨン処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05135131A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2020194674A1 (ja) * | 2019-03-28 | 2020-10-01 |
-
1991
- 1991-11-14 JP JP29907891A patent/JPH05135131A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2020194674A1 (ja) * | 2019-03-28 | 2020-10-01 | ||
| WO2020194674A1 (ja) * | 2019-03-28 | 2020-10-01 | 株式会社図研 | 情報処理装置、プログラムおよびシミュレーション方法 |
| US11314913B2 (en) | 2019-03-28 | 2022-04-26 | Kabushiki Kaisha Zuken | Information processing apparatus, program, and simulation method |
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