JP2932794B2 - 回路接続検証装置 - Google Patents
回路接続検証装置Info
- Publication number
- JP2932794B2 JP2932794B2 JP3288773A JP28877391A JP2932794B2 JP 2932794 B2 JP2932794 B2 JP 2932794B2 JP 3288773 A JP3288773 A JP 3288773A JP 28877391 A JP28877391 A JP 28877391A JP 2932794 B2 JP2932794 B2 JP 2932794B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- connection
- information
- pattern information
- extracted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本発明は、電子回路の回路接続検
証装置に利用する。特に、電子回路のレイアウトの電気
的特性検証手段に関する。
証装置に利用する。特に、電子回路のレイアウトの電気
的特性検証手段に関する。
【０００２】
【従来の技術】従来例では、図７に示すように、等電位
追跡および素子情報付けにより被回路のレイアウト図か
ら回路接続情報を抽出して得られた接続情報と、被回路
の論理回路接続情報とを照合する。ここでいう等電位追
跡によれば、例えば、図１０に示すように、パッド１７
を出発点としてパッド１７と等電位であるパターンを追
跡すると、アルミ配線１８と多結晶シリコン（以下ポリ
シリという）１９とはコンタクト層２０によってつなが
っているのでアルミ配線１８の電位とポリシリ１９の電
位とは等しいということで、ポリシリ１９までの接続情
報が抽出される。
追跡および素子情報付けにより被回路のレイアウト図か
ら回路接続情報を抽出して得られた接続情報と、被回路
の論理回路接続情報とを照合する。ここでいう等電位追
跡によれば、例えば、図１０に示すように、パッド１７
を出発点としてパッド１７と等電位であるパターンを追
跡すると、アルミ配線１８と多結晶シリコン（以下ポリ
シリという）１９とはコンタクト層２０によってつなが
っているのでアルミ配線１８の電位とポリシリ１９の電
位とは等しいということで、ポリシリ１９までの接続情
報が抽出される。
【０００３】図８は、簡単な電子回路の一例で、９はＰ
チャネルＭＯＳＦＥＴ、１０はＮチャネルＭＯＳＦＥ
Ｔ、また１１はネットを示しており、この回路は、並列
に電源に接続する二つのＰチャネルＭＯＳＦＥＴと、直
列に並びグランドに接続する二つのＮチャネルＭＯＳＦ
ＥＴとがつながっていて、そこからインバータに接続し
ている。図９は、図８の回路をＭＯＳ技術を用いて集積
回路にする場合のレイアウト図の一例で、１２はアルミ
配線、１３はＰ型拡散、１４はＮ型拡散、１５はポリシ
リ、１６はコンタクトカットのパターンを示す。図８お
よび図９を用いて接続照合を行ってみる。まず、図８
（Ｘ）の二つの電源と二つのＰチャネルＭＯＳＦＥＴと
の接続Ａは、図９のコンタクト部分Ａ′と対応付けがで
きる。また、図８（Ｘ）のグランドとＮチャネルＭＯＳ
ＦＥＴとの接続Ｂは、図９のコンタクト部分Ｂ′と対応
付けができる。図８（Ｘ）のＰチャネルＭＯＳＦＥＴと
ＮチャネルＭＯＳＦＥＴとの接続Ｃは、図９のコンタク
ト部分Ｃ′と対応付けができる。続いて、図８（Ｙ）の
電源とＰチャネルＭＯＳＦＥＴとの接続Ｄは、図９のコ
ンタクト部分Ｄ′と、図８（Ｙ）のグランドとＮチャネ
ルＭＯＳＦＥＴとの接続Ｅは、図９のコンタクト部分
Ｅ′と、図８（Ｙ）のＰチャネルＭＯＳＦＥＴとＮチャ
ネルＭＯＳＦＥＴとの接続Ｆは、図９のコンタクト部分
Ｆ′とにそれぞれ対応付けができる。そして、図８の
（Ｘ）と（Ｙ）の接続Ｇは、図９の配線Ｇ′と対応付け
できる。従来の技術では、このような接続照合を行っ
て、被回路の論理回路接続情報と被回路のレイアウト図
を等電位追跡して得られた接続情報の間に差異がない場
合に、被回路は設計どおりの機能を果たすものとされて
きた。しかし、ウェルやポリシリなどの高い抵抗値をも
つ配線要素を介して電源やグランドパッドと接続してい
るので、本来の電源またはグランドの電圧に対して低い
または高い電圧値をもつ部分があり、回路が正常な動作
をしない場合や、ウェルやサブストレートなどの基盤部
分が正しく電源やグランドと接続していないので、素子
が正しく動作しない場合などもチェックする必要があ
る。
チャネルＭＯＳＦＥＴ、１０はＮチャネルＭＯＳＦＥ
Ｔ、また１１はネットを示しており、この回路は、並列
に電源に接続する二つのＰチャネルＭＯＳＦＥＴと、直
列に並びグランドに接続する二つのＮチャネルＭＯＳＦ
ＥＴとがつながっていて、そこからインバータに接続し
ている。図９は、図８の回路をＭＯＳ技術を用いて集積
回路にする場合のレイアウト図の一例で、１２はアルミ
配線、１３はＰ型拡散、１４はＮ型拡散、１５はポリシ
リ、１６はコンタクトカットのパターンを示す。図８お
よび図９を用いて接続照合を行ってみる。まず、図８
（Ｘ）の二つの電源と二つのＰチャネルＭＯＳＦＥＴと
の接続Ａは、図９のコンタクト部分Ａ′と対応付けがで
きる。また、図８（Ｘ）のグランドとＮチャネルＭＯＳ
ＦＥＴとの接続Ｂは、図９のコンタクト部分Ｂ′と対応
付けができる。図８（Ｘ）のＰチャネルＭＯＳＦＥＴと
ＮチャネルＭＯＳＦＥＴとの接続Ｃは、図９のコンタク
ト部分Ｃ′と対応付けができる。続いて、図８（Ｙ）の
電源とＰチャネルＭＯＳＦＥＴとの接続Ｄは、図９のコ
ンタクト部分Ｄ′と、図８（Ｙ）のグランドとＮチャネ
ルＭＯＳＦＥＴとの接続Ｅは、図９のコンタクト部分
Ｅ′と、図８（Ｙ）のＰチャネルＭＯＳＦＥＴとＮチャ
ネルＭＯＳＦＥＴとの接続Ｆは、図９のコンタクト部分
Ｆ′とにそれぞれ対応付けができる。そして、図８の
（Ｘ）と（Ｙ）の接続Ｇは、図９の配線Ｇ′と対応付け
できる。従来の技術では、このような接続照合を行っ
て、被回路の論理回路接続情報と被回路のレイアウト図
を等電位追跡して得られた接続情報の間に差異がない場
合に、被回路は設計どおりの機能を果たすものとされて
きた。しかし、ウェルやポリシリなどの高い抵抗値をも
つ配線要素を介して電源やグランドパッドと接続してい
るので、本来の電源またはグランドの電圧に対して低い
または高い電圧値をもつ部分があり、回路が正常な動作
をしない場合や、ウェルやサブストレートなどの基盤部
分が正しく電源やグランドと接続していないので、素子
が正しく動作しない場合などもチェックする必要があ
る。
【０００４】
【発明が解決しようとする課題】集積回路の大規模化お
よび高集積化にともない電源配線およびグランド配線は
複雑化し、目視チェックは不可能になってきており、計
算機上での検証の自動化は必須であるが、従来のレイア
ウトデータの接続検証では、被回路の論理回路接続情報
と被回路のレイアウト図を等電位追跡し得られた接続情
報とを照合する方法をとっており、電源およびグランド
の電圧の降下および上昇や各素子の基盤電位の検証はで
きないので、それらによる素子の異常動作の原因箇所を
見つけるのが極めて困難である欠点があった。
よび高集積化にともない電源配線およびグランド配線は
複雑化し、目視チェックは不可能になってきており、計
算機上での検証の自動化は必須であるが、従来のレイア
ウトデータの接続検証では、被回路の論理回路接続情報
と被回路のレイアウト図を等電位追跡し得られた接続情
報とを照合する方法をとっており、電源およびグランド
の電圧の降下および上昇や各素子の基盤電位の検証はで
きないので、それらによる素子の異常動作の原因箇所を
見つけるのが極めて困難である欠点があった。
【０００５】本発明は、このような欠点を除去するもの
で、異常動作の原因になる箇所を推定する手段をもつ回
路接続検証装置を提供することを目的とする。
で、異常動作の原因になる箇所を推定する手段をもつ回
路接続検証装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】第一の発明は、被検証電
子回路のレイアウト図を等電位追跡して接続情報を得る
全接続情報抽出手段と、この全接続情報抽出手段で得ら
れた接続情報とこの電子回路の論理回路図がもつ接続情
報とを比較照合する検証手段とを備えた回路接続検証装
置において、上記全接続情報抽出手段で抽出された接続
情報から電源配線およびグランド配線にかかわる第一パ
ターン情報を抽出する第一パターン情報抽出手段と、上
記第一パターン情報抽出手段で抽出された第一パターン
情報が示すパターンを等電位追跡してメタル配線にかか
わる第二パターン情報を抽出する第二パターン情報抽出
手段と、上記第一パターン情報抽出手段で抽出された第
一パターン情報と上記第二パターン情報抽出手段で抽出
された第二パターン情報とを比較照合する第一異常動作
原因箇所推定手段とを備えたことを特徴とする。
子回路のレイアウト図を等電位追跡して接続情報を得る
全接続情報抽出手段と、この全接続情報抽出手段で得ら
れた接続情報とこの電子回路の論理回路図がもつ接続情
報とを比較照合する検証手段とを備えた回路接続検証装
置において、上記全接続情報抽出手段で抽出された接続
情報から電源配線およびグランド配線にかかわる第一パ
ターン情報を抽出する第一パターン情報抽出手段と、上
記第一パターン情報抽出手段で抽出された第一パターン
情報が示すパターンを等電位追跡してメタル配線にかか
わる第二パターン情報を抽出する第二パターン情報抽出
手段と、上記第一パターン情報抽出手段で抽出された第
一パターン情報と上記第二パターン情報抽出手段で抽出
された第二パターン情報とを比較照合する第一異常動作
原因箇所推定手段とを備えたことを特徴とする。
【０００７】第二の発明は、被検証電子回路のレイアウ
ト図を等電位追跡して接続情報を得る全接続情報抽出手
段と、この全接続情報抽出手段で得られた接続情報とこ
の電子回路の論理回路図がもつ接続情報とを比較照合す
る検証手段とを備えた回路接続検証装置において、上記
全接続情報抽出手段で抽出された接続情報から基盤パタ
ン層と接続された電源配線およびグランド配線ならびに
これらの配線が接続された基盤パタン層にかかわる第三
パターン情報を抽出する第三パターン情報抽出手段と、
上記レイアウト図からすべての基盤パタン層にかかわる
第四パターン情報を抽出する第四パターン情報抽出手段
と、上記第三パターン情報抽出手段で抽出された第三パ
ターン情報と上記第四パターン情報抽出手段で抽出され
た第四パターン情報とを比較照合する第二異常動作原因
箇所推定手段とを備えたことを特徴とする。
ト図を等電位追跡して接続情報を得る全接続情報抽出手
段と、この全接続情報抽出手段で得られた接続情報とこ
の電子回路の論理回路図がもつ接続情報とを比較照合す
る検証手段とを備えた回路接続検証装置において、上記
全接続情報抽出手段で抽出された接続情報から基盤パタ
ン層と接続された電源配線およびグランド配線ならびに
これらの配線が接続された基盤パタン層にかかわる第三
パターン情報を抽出する第三パターン情報抽出手段と、
上記レイアウト図からすべての基盤パタン層にかかわる
第四パターン情報を抽出する第四パターン情報抽出手段
と、上記第三パターン情報抽出手段で抽出された第三パ
ターン情報と上記第四パターン情報抽出手段で抽出され
た第四パターン情報とを比較照合する第二異常動作原因
箇所推定手段とを備えたことを特徴とする。
【０００８】
【作用】電子回路のレイアウトの接続検証に際して、電
源およびグランドのパッドとメタル配線で直接に接続し
ておらず、途中に他の配線を介して接続している素子を
抽出し、または、電源およびグランドのパッドと正しく
接続していないウェルを抽出し、これらの抽出部位を異
常動作が発生する原因箇所であると推定する。
源およびグランドのパッドとメタル配線で直接に接続し
ておらず、途中に他の配線を介して接続している素子を
抽出し、または、電源およびグランドのパッドと正しく
接続していないウェルを抽出し、これらの抽出部位を異
常動作が発生する原因箇所であると推定する。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１０】まず、第一実施例を説明する。
【００１１】この第一実施例は、図１１に示すように、
被検証電子回路のレイアウト図を等電位追跡して接続情
報を得る全接続情報抽出手段５１と、この全接続情報抽
出手段５１で得られた接続情報とこの電子回路の論理回
路図がもつ接続情報とを比較照合する検証手段５２とを
備え、さらに、本発明の特徴とする手段として、全接続
情報抽出手段５１で抽出された接続情報から電源配線お
よびグランド配線にかかわる第一パターン情報を抽出す
る第一パターン情報抽出手段５３と、第一パターン情報
抽出手段５３で抽出された第一パターン情報が示すパタ
ーンを等電位追跡してメタル配線にかかわる第二パター
ン情報を抽出する第二パターン情報抽出手段５４と、第
一パターン情報抽出手段５３で抽出された第一パターン
情報と第二パターン情報抽出手段５４で抽出された第二
パターン情報とを比較照合する第一異常動作原因箇所推
定手段５５とを備える。
被検証電子回路のレイアウト図を等電位追跡して接続情
報を得る全接続情報抽出手段５１と、この全接続情報抽
出手段５１で得られた接続情報とこの電子回路の論理回
路図がもつ接続情報とを比較照合する検証手段５２とを
備え、さらに、本発明の特徴とする手段として、全接続
情報抽出手段５１で抽出された接続情報から電源配線お
よびグランド配線にかかわる第一パターン情報を抽出す
る第一パターン情報抽出手段５３と、第一パターン情報
抽出手段５３で抽出された第一パターン情報が示すパタ
ーンを等電位追跡してメタル配線にかかわる第二パター
ン情報を抽出する第二パターン情報抽出手段５４と、第
一パターン情報抽出手段５３で抽出された第一パターン
情報と第二パターン情報抽出手段５４で抽出された第二
パターン情報とを比較照合する第一異常動作原因箇所推
定手段５５とを備える。
【００１２】次に、この第一実施例の動作を説明する。
第一実施例は、図１のフローチャートに示すように、等
電位追跡により全接続情報を抽出し（ステップＳ１
１）、そこから電源およびグランド配線のデータのみを
抽出し（ステップＳ１２）、そのレイアウトデータをも
とに今度はアルミ配線のみを対象とした等電位追跡を行
って抽出されたデータと先程の電源およびグランド配線
のデータとをパターン比較する（ステップＳ１３および
Ｓ１４）。さらに、図３および図４を用いて説明する。
図３は、レイアウトデータを等電位追跡して得られた接
続情報から電源配線のデータのみを抽出してレイアウト
図に表したもので、１は電源パッド、２はアルミ配線、
３はウェル、４はコンタクトカットを示す。このレイア
ウトデータに対して電源を出発点としてアルミ配線のみ
を対象とした等電位追跡を行って得られたデータをレイ
アウト図に表すと、図４の上部のようなレイアウト図に
なる。ここで、電源配線のみのパターン（図３）とそこ
から等電位追跡により得られるアルミ配線のパターン
（図４）とを比較照合すると、ウェルを介して電源パッ
ドと接続しているアルミ配線のパターンａのみが抽出さ
れる。このようにして、電源パッドと抵抗値の高いウェ
ルを介して接続しているために電圧が降下し、回路が正
常に働かない原因になる可能性がある部分を見つけるこ
とができる。
第一実施例は、図１のフローチャートに示すように、等
電位追跡により全接続情報を抽出し（ステップＳ１
１）、そこから電源およびグランド配線のデータのみを
抽出し（ステップＳ１２）、そのレイアウトデータをも
とに今度はアルミ配線のみを対象とした等電位追跡を行
って抽出されたデータと先程の電源およびグランド配線
のデータとをパターン比較する（ステップＳ１３および
Ｓ１４）。さらに、図３および図４を用いて説明する。
図３は、レイアウトデータを等電位追跡して得られた接
続情報から電源配線のデータのみを抽出してレイアウト
図に表したもので、１は電源パッド、２はアルミ配線、
３はウェル、４はコンタクトカットを示す。このレイア
ウトデータに対して電源を出発点としてアルミ配線のみ
を対象とした等電位追跡を行って得られたデータをレイ
アウト図に表すと、図４の上部のようなレイアウト図に
なる。ここで、電源配線のみのパターン（図３）とそこ
から等電位追跡により得られるアルミ配線のパターン
（図４）とを比較照合すると、ウェルを介して電源パッ
ドと接続しているアルミ配線のパターンａのみが抽出さ
れる。このようにして、電源パッドと抵抗値の高いウェ
ルを介して接続しているために電圧が降下し、回路が正
常に働かない原因になる可能性がある部分を見つけるこ
とができる。
【００１３】次に、第二実施例を説明する。
【００１４】この第二実施例は、図１２に示すように、
被検証電子回路のレイアウト図を等電位追跡して接続情
報を得る全接続情報抽出手段５１と、この全接続情報抽
出手段５１で得られた接続情報とこの電子回路の論理回
路図がもつ接続情報とを比較照合する検証手段５２とを
備え、さらに、本発明の特徴とする手段として、全接続
情報抽出手段５１で抽出された接続情報から基盤パタン
層と接続された電源配線およびグランド配線ならびにこ
れらの配線に接続された基盤パタン層にかかわる第三パ
ターン情報を抽出する第三パターン情報抽出手段５６
と、レイアウト図からすべての基盤パタン層にかかわる
第四パターン情報を抽出する第四パターン情報抽出手段
５７と、上記第三パターン情報抽出手段５６で抽出され
た第三パターン情報と第四パターン情報抽出手段５７で
抽出された第四パターン情報とを比較照合する第二異常
動作原因箇所推定手段５８とを備える。
被検証電子回路のレイアウト図を等電位追跡して接続情
報を得る全接続情報抽出手段５１と、この全接続情報抽
出手段５１で得られた接続情報とこの電子回路の論理回
路図がもつ接続情報とを比較照合する検証手段５２とを
備え、さらに、本発明の特徴とする手段として、全接続
情報抽出手段５１で抽出された接続情報から基盤パタン
層と接続された電源配線およびグランド配線ならびにこ
れらの配線に接続された基盤パタン層にかかわる第三パ
ターン情報を抽出する第三パターン情報抽出手段５６
と、レイアウト図からすべての基盤パタン層にかかわる
第四パターン情報を抽出する第四パターン情報抽出手段
５７と、上記第三パターン情報抽出手段５６で抽出され
た第三パターン情報と第四パターン情報抽出手段５７で
抽出された第四パターン情報とを比較照合する第二異常
動作原因箇所推定手段５８とを備える。
【００１５】次に、この第二実施例の動作を説明する。
第二実施例は、図２のフローチャートに示すように、等
電位追跡により全接続情報を抽出し（ステップＳ２
１）、そこからウェルおよびサブストレートなどの基盤
パタン層と接続している電源およびグランド配線のデー
タを接続する基盤パタンとともに抽出し（ステップＳ２
２）、続いておおもとのレイアウトデータからすべての
基盤パタン層のデータを抽出し（ステップＳ２３）、こ
の抽出されたデータと先程の電源およびグランド配線の
データとをパターン比較する（ステップＳ２４）。さら
に、図５および図６を用いて説明する。等電位追跡によ
り抽出した全接続情報から電源およびグランド関連のデ
ータを抽出して得られたパターンと基本となるパターン
とを比較するという点では第一実施例と基本的には同様
である。図５は、あるレイアウトデータを等電位追跡し
て得られた接続情報からウェルおよびサブストレートな
どの基盤パタン層と接続している電源配線のデータのみ
を抽出してレイアウト図に表したもので、５は電源パッ
ド、６はアルミ配線、７はウェル、８はコンタクトカッ
トを示す。次に、もとのレイアウトデータから基盤パタ
ン層のみを抽出したのが図６の上部である。これら二つ
のパターンを比較照合すると、グランド配線と接続して
いないウェルのパターンｂのみが抽出される。このよう
にして、ウェルおよびサブストサートなどの基盤部分が
正しく電源やグランドと接続していないために素子が正
しく動作していない部分を見つけることができる。
第二実施例は、図２のフローチャートに示すように、等
電位追跡により全接続情報を抽出し（ステップＳ２
１）、そこからウェルおよびサブストレートなどの基盤
パタン層と接続している電源およびグランド配線のデー
タを接続する基盤パタンとともに抽出し（ステップＳ２
２）、続いておおもとのレイアウトデータからすべての
基盤パタン層のデータを抽出し（ステップＳ２３）、こ
の抽出されたデータと先程の電源およびグランド配線の
データとをパターン比較する（ステップＳ２４）。さら
に、図５および図６を用いて説明する。等電位追跡によ
り抽出した全接続情報から電源およびグランド関連のデ
ータを抽出して得られたパターンと基本となるパターン
とを比較するという点では第一実施例と基本的には同様
である。図５は、あるレイアウトデータを等電位追跡し
て得られた接続情報からウェルおよびサブストレートな
どの基盤パタン層と接続している電源配線のデータのみ
を抽出してレイアウト図に表したもので、５は電源パッ
ド、６はアルミ配線、７はウェル、８はコンタクトカッ
トを示す。次に、もとのレイアウトデータから基盤パタ
ン層のみを抽出したのが図６の上部である。これら二つ
のパターンを比較照合すると、グランド配線と接続して
いないウェルのパターンｂのみが抽出される。このよう
にして、ウェルおよびサブストサートなどの基盤部分が
正しく電源やグランドと接続していないために素子が正
しく動作していない部分を見つけることができる。
【００１６】
【発明の効果】本発明は、以上説明したように、ウェル
やポリシリなどの高い抵抗値をもつ配線要素を介して電
源およびグランドパッドと接続しているために本来の電
源またはグランドの電圧に対して低いまたは高い電圧値
をもち、回路が正常な動作をしない場合の原因になる箇
所や、ウェルおよびサブストレートなどの基盤部分が正
しく電源やグランドと接続していないために素子が正し
く動作しない場合の原因になる箇所などをチェックする
ことができる効果がある。
やポリシリなどの高い抵抗値をもつ配線要素を介して電
源およびグランドパッドと接続しているために本来の電
源またはグランドの電圧に対して低いまたは高い電圧値
をもち、回路が正常な動作をしない場合の原因になる箇
所や、ウェルおよびサブストレートなどの基盤部分が正
しく電源やグランドと接続していないために素子が正し
く動作しない場合の原因になる箇所などをチェックする
ことができる効果がある。
【図１】本発明第一実施例の動作を示すフローチャー
ト。
ト。
【図２】本発明第二実施例の動作を示すフローチャー
ト。
ト。
【図３】本発明第一実施例の説明に用いられるレイアウ
ト図。
ト図。
【図４】本発明第一実施例の説明に用いられるレイアウ
ト図。
ト図。
【図５】本発明第二実施例の説明に用いられるレイアウ
ト図。
ト図。
【図６】本発明第二実施例の説明に用いられるレイアウ
ト図。
ト図。
【図７】従来例の動作を示すフローチャート。
【図８】従来例の説明に用いられる回路図。
【図９】従来例の説明に用いられるレイアウト図。
【図１０】等電位追跡の説明に用いられるレイアウト
図。
図。
【図１１】本発明第一実施例の構成を示すブロック構成
図。
図。
【図１２】本発明第二実施例の構成を示すブロック構成
図。
図。
１ 電源パッド ２ アルミ配線 ３ ウェル ４ コンタクトカット ５ 電源パッド ６ アルミ配線 ７ ウェル ８ コンタクトカット ９ ＰチャネルＭＯＳＦＥＴ １０ ＮチャネルＭＯＳＦＥＴ １１ ネット １２ アルミ配線 １３ Ｐ型拡散 １４ Ｎ型拡散 １５ ポリシリ １６ コンタクトカット １７ パッド １８ アルミ配線 １９ ポリシリ ２０ コンタクト層 ５１ 全接続情報抽出手段 ５２ 検証手段 ５３ 第一パターン情報抽出手段 ５４ 第二パターン情報抽出手段 ５５ 第一異常動作原因箇所推定手段 ５６ 第三パターン情報抽出手段 ５７ 第四パターン情報抽出手段 ５８ 第二異常動作原因箇所推定手段
Claims (2)
- 【請求項１】 被検証電子回路のレイアウト図を等電位
追跡して接続情報を得る全接続情報抽出手段と、この全
接続情報抽出手段で得られた接続情報とこの電子回路の
論理回路図がもつ接続情報とを比較照合する検証手段と
を備えた回路接続検証装置において、 上記全接続情報抽出手段で抽出された接続情報から電源
配線およびグランド配線にかかわる第一パターン情報を
抽出する第一パターン情報抽出手段と、 上記第一パターン情報抽出手段で抽出された第一パター
ン情報が示すパターンを等電位追跡してメタル配線にか
かわる第二パターン情報を抽出する第二パターン情報抽
出手段と、 上記第一パターン情報抽出手段で抽出された第一パター
ン情報と上記第二パターン情報抽出手段で抽出された第
二パターン情報とを比較照合する第一異常動作原因箇所
推定手段とを備えたことを特徴とする回路接続検証装
置。 - 【請求項２】 被検証電子回路のレイアウト図を等電位
追跡して接続情報を得る全接続情報抽出手段と、この全
接続情報抽出手段で得られた接続情報とこの電子回路の
論理回路図がもつ接続情報とを比較照合する検証手段と
を備えた回路接続検証装置において、 上記全接続情報抽出手段で抽出された接続情報から基盤
パタン層と接続された電源配線およびグランド配線なら
びにこれらの配線が接続された基盤パタン層にかかわる
第三パターン情報を抽出する第三パターン情報抽出手段
と、上記レイアウト図からすべての 基盤パタン層にかかわる
第四パターン情報を抽出する第四パターン情報抽出手段
と、 上記第三パターン情報抽出手段で抽出された第三パター
ン情報と上記第四パターン情報抽出手段で抽出された第
四パターン情報とを比較照合する第二異常動作原因箇所
推定手段とを備えたことを特徴とする回路接続検証装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288773A JP2932794B2 (ja) | 1991-11-05 | 1991-11-05 | 回路接続検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288773A JP2932794B2 (ja) | 1991-11-05 | 1991-11-05 | 回路接続検証装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05181924A JPH05181924A (ja) | 1993-07-23 |
| JP2932794B2 true JP2932794B2 (ja) | 1999-08-09 |
Family
ID=17734533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288773A Expired - Lifetime JP2932794B2 (ja) | 1991-11-05 | 1991-11-05 | 回路接続検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932794B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5000104B2 (ja) | 2005-06-22 | 2012-08-15 | 浜松ホトニクス株式会社 | 半導体不良解析装置、不良解析方法、不良解析プログラム、及び不良解析システム |
| JP5087236B2 (ja) * | 2006-06-14 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体不良解析装置、不良解析方法、及び不良解析プログラム |
| JP4931483B2 (ja) | 2006-06-14 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体不良解析装置、不良解析方法、及び不良解析プログラム |
-
1991
- 1991-11-05 JP JP3288773A patent/JP2932794B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05181924A (ja) | 1993-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020144213A1 (en) | Semiconductor device extractor for electrostatic discharge and latch-up applications | |
| US5796638A (en) | Methods, apparatus and computer program products for synthesizing integrated circuits with electrostatic discharge capability and connecting ground rules faults therein | |
| US20110022376A1 (en) | Esd analysis device and esd analysis program used for designing semiconductor device and method of designing semiconductor device | |
| JP2865134B2 (ja) | シミュレーション方法及び装置 | |
| JP2011065377A (ja) | 寄生素子の抽出システムと抽出方法 | |
| JP2932794B2 (ja) | 回路接続検証装置 | |
| US7073148B1 (en) | Antenna violation correction in high-density integrated circuits | |
| US6184711B1 (en) | Low impact signal buffering in integrated circuits | |
| US7033883B2 (en) | Placement method for decoupling capacitors | |
| JP2774754B2 (ja) | ラッチアップ検証装置 | |
| JP2006286792A (ja) | レイアウト検証方法、レイアウト検証装置、及びレイアウト設計装置 | |
| JP3052833B2 (ja) | レイアウトパターン検証方法 | |
| US6848089B2 (en) | Method and apparatus for detecting devices that can latchup | |
| Diaz et al. | Electrothermal simulation of electrical overstress in advanced nMOS ESD I/O protection devices | |
| JP2005208837A (ja) | レイアウト検証装置 | |
| JP4819074B2 (ja) | レイアウト検証装置及びレイアウト検証方法 | |
| JP2639147B2 (ja) | レイアウト検証装置 | |
| JPH10214277A (ja) | 半導体集積回路のレイアウト検証方法 | |
| JPH10135334A (ja) | 半導体集積回路のレイアウト設計方法 | |
| Hayashi et al. | Full-chip analysis method of ESD protection network | |
| JPH07160754A (ja) | レイアウト検証装置及びレイアウト自動生成装置並びにレイアウト検証方法及びレイアウト自動生成方法 | |
| Todri | Signal integrity for SOC design and verification | |
| JP2933604B1 (ja) | 半導体集積回路のレイアウト方法 | |
| Zou et al. | Using CAD Tool for Substrate Parasitic Modeling in Smart Power Technology | |
| JPH09204456A (ja) | 集積回路マスクパターンの検証方法 |