DE19610258A1

DE19610258A1 - IC-Fehlstellen-Suchvorrichtung und -verfahren

Info

Publication number: DE19610258A1
Application number: DE19610258A
Authority: DE
Inventors: Niijima Hironobu; Shida Soichi; Kobayashi Hiroaki
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1995-03-16
Filing date: 1996-03-15
Publication date: 1996-09-26
Also published as: SG45406A1; JPH08254572A; US5825191A

Description

Die vorliegende Erfindung betrifft eine IC-Fehlstellen-Suchvorrichtung und ein IC- Fehlstellen-Suchverfahren zum Untersuchen bzw. Auswerten einer zu testenden integrierten Schaltung bzw. IC-Vorrichtung (integrierte Schaltungs-Vorrichtung), und insbesondere, eine IC-Fehlstellen-Suchvorrichtung und ein IC-Fehlstellen-Suchverfahren, die in einer CAD-Stufe der IC-Vorrichtung hergestellte Layout-Daten verwenden, um einen fehlerhaften Abschnitt der zu testenden IC-Vorrichtung, die tatsächlich mittels des CAD hergestellt wurde, zu lokalisieren. Die IC-Fehlstellen-Suchvorrichtung der vorliegenden Erfindung basiert im wesentlichen auf einer Kombination einer Halbleiter- Testanordnung und einer Testanordnung mit einem geladenen Teilchenstrahl.

Zum Testen einer IC-Vorrichtung sind eine Vorrichtung und ein Verfahren zum Auffinden von Fehlern und zum Suchen der physischen Positionen derartiger Fehler in der IC- Vorrichtung mittels einer Kombination einer Halbleiter-IC-Testvorrichtung und einer Elektronenstrahl-Testvorrichtung bekannt. Diese Erfindung dient dazu, die Testeffizienz und die Leistungsfähigkeit beim Suchen der Fehlstelle der IC-Vorrichtung unter Verwendung der Kombination der Halbleiter-Testvorrichtung und der Elektronenstrahl- Testvorrichtung zu erhöhen. Da die heutigen IC-Vorrichtungen durch ein computerunterstütztes Designverfahren (CAD-Verfahren) entworfen werden, wird, in der Testtechnologie mit der Halbleiter-Testvorrichtung und der Elektronenstrahl- Testvorrichtung voller Gebrauch von den in der Entwurfstufe der IC-Vorrichtungen erzeugten CAD-Daten gemacht.

Wie im Stand der Technik gut bekannt ist, legt eine Halbleiter-IC-Testvorrichtung ein Testsignal an entsprechende Kontaktstifte der zu testenden IC-Vorrichtung an und vergleicht das resultierende Ausgangssignal der IC-Vorrichtung mit einer Signalform eines erwarteten Wertes. Wenn das Ausgangssignal nicht mit dem erwarteten Wert übereinstimmt, legt die Halbleiter-Testanordnung fest, daß ein Fehler bzw. eine Fehlstelle in der IC-Vorrichtung vorliegt.

Eine Elektronenstrahl-Testvorrichtung (oder eine Testvorrichtung mit einem geladenen Teilchenstrahl) emittiert einen Elektronenstrahl, der einen vorbestimmten Bereich der zu testenden IC-Vorrichtung abtastet. Der Elektronenstrahl bewirkt eine Emission von Sekundärelektronen aus der zu testenden IC-Vorrichtung, wobei die Höhe der Sekundäremission vom elektrischen Potential des Punktes der Schaltung der IC- Vorrichtung abhängt, auf den der Elektronenstrahl einfallt. Die Menge der Sekundärelektronen wird für jeden Bestrahlungspunkt der IC-Vorrichtung in Form eines elektrischen Signales gemessen. Somit kann die Elektronenstrahl-Testvorrichtung eine Spannungs-Signalform in der IC-Vorrichtung auf der Grundlage der durch das obige Verfahren gemessenen Sekundärelektronen reproduzieren. Die mittels dieses Verfahrens durch die Elektronenstrahl-Testvorrichtung oder eine andere gleichwertige Anordnung reproduzierten Bilder werden als Rasterelektronenmikroskop-Bilder (SEM-Bilder) bezeichnet.

Wenn wie oben beschrieben ein Fehler bzw. eine Fehlstelle durch die Halbleiter-IC- Testvorrichtung gefunden worden ist, legt die IC-Testvorrichtung das gleiche Testmuster- Signal wiederholt an die IC-Vorrichtung an. Die Elektronenstrahl-Testvorrichtung vergleicht dann unter Verwendung von in der CAD-Stufe der IC-Vorrichtung erzeugten Netzdaten und Layout-Daten der IC-Vorrichtung, die Spannungs-Signalform jeder Stelle der zu testenden IC-Vorrichtung mit der Signalform des erwarteten Wertes, um die exakte Stelle des Fehlers in der IC-Vorrichtung zu finden.

In der herkömmlichen Technologie wird, wenn durch die Halbleiter-IC-Testvorrichtung ein Fehler an einem Ausgangsanschluß der IC-Vorrichtung getunden wird, ein kleiner Abschnitt des Schaltungsmusters auf der IC-Vorrichtung nach dem anderen durch die Elektronenstrahl-Testvorrichtung durch Verfolgen bzw. Absuchen des Schaltungsmusters (manchmal auch ein Netz oder ein Muster/Netz genannt) stromaufwärts eines Signalflusses in Richtung einer physischen Stelle einer Fehlerquelle ausgewählt.

Zum Beispiel sei im folgenden eine Situation gegeben, in der ein Ausgangspegel eines Ausgangsanschlusses A der IC-Vorrichtung verschieden von einem erwarteten Wert ist, wenn durch die Halbleiter-IC-Testvorrichtung ein Testmuster N festgelegt ist. In dem Fehler-Suchverfahren wird bestimmt, ob eine Verdrahtungsnetz-Signalform am Eingang eines Schaltungsgliedes, das das Signal an der Ausgangsleitung A ausgibt, normal ist oder nicht. Diese Bestimmung wird durch Anlegen des Testmusters N an die IC-Vorrichtung und durch Vergleichen einer Signalform eines erwarteten Wertes mit einer durch die Elektronenstrahl-Testvorrichtung beim tatsächlichen Betrieb der IC-Vorrichtung gemessenen Signalform durchgeführt. Die Daten des erwarteten Wertes für jedes Verdrahtungsnetz, in diesem Fall das Eingangsnetz des Schaltungsgliedes, werden durch eine Simulation der beim CAD-Design der IC-Vorrichtung erzeugten IC-Vorrichtungs- Layoutdaten erhalten.

Wenn die zwei Signalformen nicht übereinstimmen, wird eine Verdrahtungsnetz- Signalform am Eingang eines anderen Schaltungsgliedes berechnet, das das Signal beim vorhergehenden Verdrahtungsnetz, z. B. einen Schritt stromaufwärts des Signalflusses, ausgibt, um zu bestimmen, ob die Signalform beim Verdrahtungsnetz mit einer entsprechenden durch die CAD-Daten erzeugten Signalform des erwarteten Wertes übereinstimmt.

Bei Wiederholung des obigen Verfahrens wird jedes Verdrahtungsnetz im Signalfluß stromaufwärts zurückgehend abgesucht bzw. verfolgt, um die Fehlstelle der IC- Vorrichtung zu lokalisieren. Wenn in dem obigen Verfahren eine Übereinstimmung zwischen den Signalformen vorhanden ist, kann der weitere Vergleich der beiden Signalformen für ein Testmuster N-1 durchgeführt werden, das das dem Testmuster N vorhergehende Muster ist. Folglich kann durch Zurückverfolgen der Verdrahtungsnetze und der Testmuster in Richtung der Fehlerquelle (stromaufwärts des Signalflusses) die exakte Fehlerquelle im Schaltungsmuster der IC-Vorrichtung identifiziert werden, wenn der durch die CAD-Simulation erwartete Wert mit der durch die Elektronenstrahl- Testvorrichtung gemessenen Signalform übereinstimmt.

Es gibt ein weiteres Verfahren zum Suchen der Fehlerquelle durch die Elektronenstrahl- Testvorrichtung. In diesem Verfahren mißt die Elektronenstrahl-Testvorrichtung ein Bild eines Unterschiedes im elektrischen Potential, das Potentialunterschiede zwischen einem Zustand mit guten bzw. korrekten Bedingungen und einem fehlerhaften Zustand der zu testenden IC-Vorrichtung zeigt. In diesem Fall werden, unter Bezug auf das auf den CAD- Layoutdaten basierende Verdrahtungsmuster-Layoutdiagramm, die Verdrahtungsmuster und die Testmuster stromabwärts des Ausgangsanschlusses, in dem ein Fehler detektiert wurde, in Richtung stromaufwärts, wo die Fehlerquelle liegt, weiter abgesucht, bis die Unterschiede der elektrischen Potentiale in dem Bild verschwinden. Wenn die Unterschiede der elektrischen Potentiale in dem Bild vollständig verschwunden sind, kann die Fehlerquelle identifiziert werden.

In dem oben beschriebenen herkömmlichen Fehlersuchverfahren unter Verwendung der gemessenen Signalformen wird jede Signalform des Verdrahtungsmusters nacheinander durch Absuchen der Verdrahtungsnetze in der IC-Vorrichtung von stromabwärts nach stromaufwärts gemessen um mit einer durch die CAD-Simulation erhaltenen Signalform eines erwarteten Wertes verglichen zu werden. Somit ist die herkömmliche Technologie nachteilig, da es zu lange dauert, z. B. mehrere Tage oder mehrere Wochen, um die Fehlerquelle im Schaltmuster der IC-Vorrichtung zu bestimmen.

Darüberhinaus werden bei der anderen herkömmlichen Fehlersuchtechnologie, bei der Bilder von Unterschieden elektrischer Potentiale gemessen werden, die zu untersuchenden Verdrahtungsmuster auf der Basis eines empirisch-praktischen Verfahrens (trial-and-error method) unter Bezug auf das durch die CAD-Daten erzeugte Verdrahtungsmuster- Layoutdiagramm ausgewählt. Somit ist auch dieses Verfahren nachteilig, da, sogar wenn eine Person an diesem Verfahren teilnimmt, die auf dem Gebiet des IC-Designs und -Testens sehr viel Erfahrung hat, es sehr lange dauert, z. B. mindestens 10 Stunden oder mehrere Tage, um die Fehlerquelle zu bestimmen.

Somit ist eine Aufgabe der vorliegenden Erfindung, eine IC-Fehlstellen-Suchvorrichtung und ein IC-Fehlstellen-Suchverfahren zu liefern, bei denen das Suchen und das Bestimmen von Fehlern des integrierten Schaltkreises innerhalb einer kurzen Zeit auf eine einfache Art und Weise durchgeführt werden kann, ohne daß der Benutzer das Netzmuster-Layout der zu testenden IC-Vorrichtung besitzen muß.

Eine weitere Aufgabe der vorliegenden Erfindung ist, eine IC-Fehlstellen-Suchvorrichtung und ein IC-Fehlstellen-Suchverfahren zu liefern, die eine Kombination einer Halbleiter-IC- Testvorrichtung und einer Testvorrichtung mit einem geladenen Teilchenstrahl, wie z. B. eine Elektronenstrahl-Testvorrichtung, verwenden, und weiterhin auf der Designstufe der zu testenden IC-Vorrichtung erzeugte CAD-Daten benutzen, um eine hocheffiziente Auswertung der IC-Vorrichtung durchzuführen.

Eine weitere Aufgabe der vorliegenden Erfindung ist, eine IC-Fehlstellen-Suchvorrichtung und ein IC-Fehlstellen-Suchverfahren zu liefern, die das Netzlayout der zu testenden IC- Vorrichtung in Einheiten von großen Blöcken des Netzlayouts in Richtung stromaufwärts des Signalflusses der IC-Vorrichtung zurückverfolgen können, um die Fehlstelle zu bestimmen.

Die obigen Aufgaben werden gelöst durch eine IC-Fehlstellen-Suchvorrichtung gemäß der vorliegenden Erfindung mit dem folgenden Aufbau.

Insbesondere weist die IC-Fehlstellen-Suchvorrichtung auf:

- eine Halbleiter-Testvorrichtung, die Testmuster an Anschlüsse einer zu testenden IC- Vorrichtung bzw. eine zu testende integrierte Schaltung anlegt,
- eine Unterbrechung in der Testvorrichtung mit einem geladenen Teilchenstrahl erzeugt, sobald ein Anschluß gefunden wird, der ein von einem erwarteten Wert verschiedenes Ausgangssignal zeigt, während sie die Ausgangssignale der IC-Vorrichtung darstellt, und ein Dateiprotokoll an die Testvorrichtung mit dem geladenen Teilchenstrahl schickt, um eine Kennung des fehlerhaften Außenanschlusses zu übermitteln,
- eine Vorrichtung mit einem geladenen Teilchenstrahl, die einen geladenen Teilchenstrahl, der von einem durch die Halbleiter-Testvorrichtung übertragenen Auslöseimpuls ausgelöst wird, auf die zu testende IC-Vorrichtung einstrahlt, die Menge der von jedem Bestrahlungspunkt pro Bestrahlungspunkt erzeugten Sekundärelektronen mißt, eine Elektronenverteilung in der IC-Vorrichtung durch Aufnahme der gemessene Menge als elektrische Signale als Potentialunterschieds-Bild darstellt, Bilder von Unterschieden elektrischer Potentiale zwischen einem guten Zustand und einem fehlerhaften Zustand der IC-Vorrichtung darstellt, und die Vollendung der Bildaufnahme erkennt und Veränderungen bei der Testmustererzeugung in der Halbleiter-Testvorrichtung für den nächsten Test anfordert, und
- eine Steuervorrichtung zum Zuführen von Daten eines sichtbaren Bereiches an die Testvorrichtung mit dem geladenen Teilchenstrahl und zum Übernehmen eines Potentialunterschieds-Bildes der Bilder mit den Unterschieden der elektrischen Potentiale von der Testvorrichtung mit dem geladenen Teilchenstrahl, wobei die Steuervorrichtung Netzlistendaten, die Eingangs- und Ausgangsinformationen jeder Schaltungskomponente der IC-Vorrichtung anzeigen, und Maskenlayoutdaten, die Muster- Layoutinformationen der IC-Vorrichtung anzeigen, speichert, und die Steuervorrichtung die Testvorrichtung mit dem geladenen Teilchenstrahl anweist, die Fehlerposition in der IC-Vorrichtung durch Zurückverfolgen der Schaltung der IC-Vorrichtung auf der Basis eines sichtbaren Gebietes anweist.

Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung weist die Steuervorrichtung in der IC-Fehlstellen-Suchvorrichtung auf:
eine Erkennungseinrichtung für ein fehlerverdächtiges Layout-Muster/Netz,
eine Ausgangsglied-Erkennungseinrichtung für ein fehlerverdächtiges Layout-Muster,
eine Eingangsnetz-Polygon-Erkennungseinrichtung, die Verdrahtungsmuster in Übereinstimmung mit einem Eingangsnetz des Ausgangsgliedes des fehlerverdächtigen Layout-Musters erkennt,
eine Bestimmungseinrichtung für eine sichtbaren Bereich, die Daten für einen nächsten sichtbaren Bereich zum Suchen der Fehlstelle bestimmt,
eine Layout-(sichtbarer Bereich)-Daten an die Testvorrichtung mit einem geladenen Teilchenstrahl zuführende Layout-(sichtbarer Bereich)-Darstellungseinrichtung,
eine Speichervorrichtung, die Netzlistendaten zum Ausführen der vorstehenden Verfahren, dem Netzlayout entsprechende Informationen, dem Vorrichtungslayout entsprechende Informationen und Layoutdaten speichert.

Weiterhin ist es auch möglich, eine Fehler-Ausgangsanschluß-Erkennungseinrichtung in der Steuervorrichtung vorzusehen, der Fehlerprotokolle eingegeben werden, so daß SEM- (Rasterelektronenmikroskop)-Bilder einschließlich fehlerhafter Anschlüsse in der IC- Vorrichtung automatisch unter Verwendung von Fehlerprotokolle beobachtet werden, die von der Halbleiter-Testanordnung ausgegeben werden.

Weiterhin ist es ebenfalls möglich, eine LSI-(Hochintegrations)Testvorrichtung als Halbleiter-Testanordnung zu verwenden, ebenso wie eine EB- (Elektronensrahl)Testvorrichtung als die Testvorrichtung mit einem geladenen Teilchenstrahl. Zusätzlich kann ein elektronischer Strahl als geladener Teilchenstrahl verwendet werden.

Darüberhinaus wird das folgende Verfahren als IC-Fehlstellen-Suchverfahren verwendet.

Insbesondere wird bei dem Fehlstellen-Suchverfahren der vorliegenden Erfindung, unter Verwendung der Netzlistendaten einschließlich einer Schaltungsanschluß- und Eingang/Ausgang-Beziehung innerhalb der DUT (zu testenden Vorrichtung) und von dem Vorrichtungslayout entsprechende Informationen einschließlich der Anordnungsbeziehungen auf dem Maskenlayout einer Vorrichtung wie z. B. über ein Schaltungsglied und eine Zelle, eine Stelle der Vorrichtung auf der Seite der Fehlerquelle, die ein Zielfehler-Verdrahtungsmuster ausgibt, automatisch auf dem Layout spezifiziert und der Fehler wird unter Bezug auf diese Stelle in Richtung der Fehlerquelle gesucht.

Darüberhinaus wird in einem weiteren Verfahren unter Verwendung der dem Netzlayout entsprechenden Informationen einschl. der Anordnungsbeziehungen des in den Netzlistendaten auf dem Maskenlayout beinhalteten Netzes, ein Netz der spezifizierten Vorrichtung an der Eingangsseite automatisch auf dem Layout spezifiziert und der Fehler wird unter Bezug auf dieses Netz in Richtung der Fehlerquelle gesucht.

Weiterhin werden Layouts und sichtbare Bereiche des SEM-Bildes festgelegt, wobei sie spezifizierte Vorrichtung und die Netze einschließen. Die Außenform der spezifizierten Vorrichtung wird auf den SEM-Bildern überlagert.

In der oben beschriebenen IC-Fehlstellen-Suchvorrichtung und dem IC-Fehlstellen- Suchverfahren kann die Bestimmung eines in einem fehlerhaften IC-Anschluß enthaltenen Fehlers effizient innerhalb kurzer Zeit erfolgen. Weiterhin können die Fehlstellen der IC auf einfache Weise leicht durch einen Benutzer ohne Kenntnis des DUT-Designs gesucht werden.

Im folgenden wird die vorliegende Erfindung anhand bevorzugter Ausführungsbeispiele unter Bezug auf die beigefügten Zeichnungen näher erläutert, in denen zeigen

Fig. 1 ein Blockdiagramm mit dem Aufbau der vorliegenden Erfindung und

Fig. 2 ein Schema mit einem Layoutdiagramm der vorliegenden Erfindung.

Fig. 1 zeigt ein Blockdiagramm mit dem Aufbau der vorliegenden Erfindung. Die IC- Fehlstellen-Suchvorrichtung weist eine Halbleiter-IC-(LSI)-Testvorrichtung 100 auf. Die LSI-Testvorrichtung 100 führt Testmuster an Anschlüsse (Zuleitungspunkte) einer zu testenden Halbleiter-Vorrichtung (DUT) zu und stellt Ausgänge der DUT unter Vergleich der Ausgänge mit Signalen erwarteter Werte dar. Wenn die LSI-Testvorrichtung einen Anschluß findet, der sich von dem erwarteten Wert unterscheidet, erzeugt sie ein Unterbrechungs-(Auslöse)-Signal und führt es einer Elektronenstrahl-(EB)- Testvorrichtung zu. Die LSI-Testvorrichtung 100 sendet weiterhin Fehlerprotokolle (Fehlerinformationen) aus, um der EB-Testvorrichtung eine Kennung des fehlerhaften Anschlusses der DUT mitzuteilen.

Die IC-Fehlstellen-Suchvorrichtung weist weiterhin die EB-Testvorrichtung 200 auf, die einen Abtast-Elektronenstrahl auf die DUT einstrahlt, der durch das von der LSI- Testvorrichtung weitergeleitete Auslösesignal ausgelöst wird. Die EB-Testvorrichtung mißt die Menge der Sekundärelektronen, die von jedem Bestrahlungspunkt in Antwort auf den Elektronenstrahl erzeugt wird. Die Menge der Sekundärelektronen ist proportional zum Spannungspegel des Bestrahlungspunktes in der Schaltung der DUT.

Dann stellt die EB-Testvorrichtung eine Elektronenverteilung in der DUT durch Verarbeitung der gemessenen Sekundärelektronen als elektrische Signale als ein Potentialunterschieds-Bild dar. Die EB-Testvorrichtung stellt weiterhin ein Bild eines elektrischen Potentialunterschieds dar, das einen Potentialunterschied zwischen einem guten Zustand und einem fehlerhaften Zustand der DUT zeigt. Wie im Stand der Technik bekannt ist, werden diese Bilder SEM-(Rasterelektronenmikroskop)-Bilder genannt. Nach dem Erhalt der obigen Bilder teilt die EB-Testvorrichtung die Vollendung der Bilder mit und weist der LSI-Testvorrichtung 100 an, das Testmuster weiter zu bewegen.

Die IC-Fehlstellen-Suchvorrichtung weist weiterhin eine Steuervorrichtung 300 aufs die Daten eines sichtbaren Bereiches (Monitorfläche) definiert und die EB-Testvorrichtung 200 instruiert, den sichtbaren Bereich abzutasten und darzustellen. Die Steuervorrichtung 300 empfangt die Bilder der Unterschiede der elektrischen Potentiale, die durch die EB- Testvorrichtung erzeugt werden.

In dem bevorzugten Ausführungsbeispiel weist die Steuervorrichtung 300 eine Erkennungseinrichtung 310 für fehlerverdächtige Layout-Muster/Netze, die ein Muster/Netz erkennt, das mit hoher Wahrscheinlichkeit mit dem Fehler verknüpft ist, und eine Ausgangsglied-Erkennungseinrichtung 311 auf, die ein Schaltungsglied bestimmt, das ein Ausgangssignal erzeugt, das mit dem fehlerverdächtigen Layout-Muster verknüpft ist, Die Steuervorrichtung 300 weist weiterhin eine Eingangsnetz-Polygon- Erkennungseinrichtung 312 auf die ein Schaltungsmuster entsprechend einem Eingangsnetz des Schaltungsgliedes bestimmt, das das fehlerverdächtige Layout-Muster ausgibt, eine Bestimmungseinrichtung 313 für einen sichtbaren Bereich, die Daten für den nächsten sichtbaren Bereich zum Suchen der Fehlstelle bestimmt und eine Layout- (sichtbarer Bereich)-Anzeigeeinrichtung 314 auf die der EB-Testvorrichtung 200 die nächsten Layout-(sichtbarer Bereich)-Daten zuführt.

Zum Ausführen der oben beschriebenen Verfahren ist eine Speichervorrichtung 320 in der Steuervorrichtung 300 vorgesehen. Die Speichervorrichtung 320 speichert Netzlistendaten 321, dem Netzlayout entsprechende Informationen 322, dem Vorrichtungslayout entsprechende Informationen 323 und Layoutdaten 324.

Weiterhin ist es ebenfalls möglich, eine Fehler-Ausgangsanschluß-Erkennungseinrichtung in der Steuervorrichtung 300 vorzusehen, der Fehlerprotokolle, die von der LSI- Testvorrichtung 100 empfangen werden, eingegeben werden, so daß die SEM-Bilder, die einen fehlerhaften Anschluß (einen internen Schaltungspunkt der DUT, der dem fehlerhaften Anschluß der DUT am nächsten liegt) aufiveisen, unter Verwendung der Fehlerkennzeichen automatisch beobachtet und erkannt werden.

Fig. 2 zeigt ein Beispiel des Layoutdiagrammes der DUT, in dem Bilder der Unterschiede elektrischer Potentiale gemessen werden. In dem Unterschiedsbild von Fig. 2 zeigt das dunkle Muster an, daß ein Potentialunterschied zwischen den erwarteten Daten (guter Zustand), die von den CAD-Daten erhalten werden, und den gemessenen Daten (fehlerhafter Zustand), die durch die EB-Testvorrichtung erhalten werden, vorliegt. Das gesamte Layoutdiagramm wird auf der Basis der CAD-Daten gebildet, während der bestimmte Teil des Layoutdiagrammes durch die EB-Testvorrichtung dargestellt wird, wie später beschrieben werden wird. Der Betrieb der Fehlstellen-Suchvorrichtung der vorliegenden Erfindung wird im folgenden unter Bezug auf die Fig. 1 und 2 beschrieben.

Zuerst werden unter Verwendung eines Navigations-CAD (computerunterstütztes Design)-Verbindungs-Software-Programmes (nicht gezeigt) das in der Steuervorrichtung 300 vorhanden ist, die im CAD-Verfahren erzeugten Design-Daten an die interne Datenbank übergeben und in der Speichervorrichtung 320 gespeichert. Die Designdaten umfassen Netzlistendaten, die Listen von Namen und Funktionen aller Komponenten in der Schaltung der DUT zeigen, Maskenlayout-Daten, die das Layout des Schaltungsmusters der DUT zeigen, und LVS (Layout gegen Schema)-Daten, die die Beziehung zwischen dem Layout- und dem Schaltungs-Diagramm der DUT darstellen. Im folgenden bezeichnet eine "Vorrichtung" eine Zelle oder ein Schaltungsglied in der DUT.

Nachdem die oben beschriebenen früheren Verfahren abgeschlossen sind, wird die DUT durch die EB-Testvorrichtung 200 dargestellt. Beim Darstellen der DUT durch die EP- Testvorrichtung wird der sichtbare Bereich der SEM der EB-Testvorrichtung 200 so eingestellt, daß SEM-(Rasterelektronenmikroskop)-Bilder, die Anschlüsse (fehlerhafte Anschlußpunkte) innerhalb des Chips umfassen, die mit den als fehlerhaft bestimmten Außen-Ausgangsanschlüssen der DUT auf der Basis des Fehlerprotokoll-Berichts von der LSI-Testvorrichtung 100 beobachtet werden. Auf dieser ersten Stufe wird vorzugsweise eine Positionseinstellung der SEM-Bilder auf der Seite der EB-Testvorrichtung 200 und des von der Layout-Anzeigeeinrichtung dargestellten Layout-Diagrammes durchgeführt.

Als nächstes mißt die EB-Testvorrichtung 200 das Potentialunterschiedsbild durch Messen des Potentialunterschieds des Netzmusters der SEM-Bilder zwischen einem guten Zustand und einem fehlerhaften Zustand der DUT. In dem Beispiel von Fig. 2 sind durch die schwarzen Linien fehlerhafte Verdrahtungsmuster, wie z. B. mit dem fehlerhaften Anschlußpunkt verbundene metallische Verdrahtungsmuster dargestellt.

Auf der Basis des mit dem gemessenen fehlerhaften Anschlußpunkt verbundenen metallischen Verdrahtungsmusters spezifiziert die Erkennungseinrichtung 310 für das fehlerverdächtige Layout-Muster/Netz das entsprechende Layout-Muster und seinen Netznamen unter Verwendung der dem Netzlayout entsprechenden Information 322.

Dann verwendet die Ausgangsglied-Erkennungseinrichtung 311 den durch die Erkennungseinrichtung 310 für das fehlerverdächtige Layout-Muster/Netz spezifizierten Netznamen, um den Vorrichtungsnamen eines Schaltungsgliedes oder einer Zelle stromaufwärts der Schaltung der DUT durch Studieren der Netzlistendaten 321 zu bestimmen. Stromaufwärts der Schaltung wird als eine Richtung hin zu Fehlerquelle der DUT angenommen. In diesem Fall können mehrere Vorrichtungen stromaufwärts angeordnet sein.

Auf der Basis des spezifizierten Vorrichtungsnamens wird die dem Vorrichtungslayout entsprechende Information 323 untersucht, um das entsprechende Vorrichtungslayout zu bestimmen. Weiterhin werden auf der Basis des bestimmten Vorrichtungsnamens die Netzlistendaten 321 gesucht, um den mit der bestimmten Vorrichtung verbundenen Eingangsnetznamen als Eingangsmuster zu bestimmen.

Wenn die DUT einen mehrschichtigen Aufbau aufweist, können die Vorrichtungsnamen in Übereinstimmung mit dem mehrschichtigen Aufbau speziiziert werden. In dem Beispiel der Fig. 1 und 2 wird dieses Ziel durch Speichern der Schichtinformationen in den Netzlistendaten 321 verwirklicht.

Weiterhin spezifiziert die Eingangsnetz-Polygon-Erkennungseinrichtung 312 ein Polygon in der Nähe der Vorrichtung des Eingangs-Layout-Musters entsprechend dem Eingangsnetz durch Suchen der dem Netzlayout entsprechende Information 322 auf der Basis des Eingangsnetznamens. Hier ist das "Polygon" eine kleinste Einheit zum Bilden eines in dem CAD-Verfahren verwendeten Layout-Musters. Das Polygon ist überlicherweise eine rechteckige Einheit, die einen Teil eines Layout-Musters der DUT- Schaltung darstellt. Anstelle der Verwendung des Polygons des kleinsten Abschnittes des Musters kann auch ein Polygon verwendet werden, das ein gesamtes Eingangs-Layout- Muster zeigt.

Auf der Basis des oben beschriebenen Ergebnisses bestimmt die Bestimmungseinrichtung 313 für den sichtbaren Bereich die Position und die Ausdehnung eines sichtbaren Bereiches (Monitorgebietes) des Layout-Musters, so daß die spezifizierte Vorrichtung und das spezifizierte Eingangs-Layout-Muster sich innerhalb des sichtbaren Bereiches befinden. Ein durch den sichtbaren Bereich spezifiziertes Layout-Diagramm VF1 ist auf der rechten Seite der Fig. 2 gezeigt.

Die Layout-(sichtbarer Bereich)-Anzeigevorrichtung 314 zeigt das Layout-Diagramm VF1 auf der Basis der durch die Bestimmungseinrichtung 313 für den sichtbaren Bereich erhaltenen Daten dar und kennzeichnet die nächste Suchstelle durch Hervorheben der spezifizierten Vorrichtung und des spezifizierten Polygons in dem Layout-Diagramm VF1.

Weiterhin übermittelt die Layout-(sichtbarer Bereich)-Anzeigevorrichtung 314 die Information über den sichtbaren Bereich einschließlich der Positionskoordinaten und der Ausdehnung des sichtbaren Bereiches an die EB-Testvorrichtung 200. Die der EB- Testvorrichtung 200 zugesandte Information kann weiterhin Positionskoordinaten der spezifizierten Vorrichtung, wie z. B. die Koordinaten jedes Scheitels der Winkel der Vorrichtung umfassen.

Die EB-Testvorrichtung 200 überlagert z. B. die Winkel der spezifizierten Vorrichtung dergestalt, daß die Position des SEM-Bildes entsprechend den Daten des sichtbaren Bereiches verändert wird und stellt die Position der spezifizierten Vorrichtung auf dem SEM-Bild dar. Weiterhin ist es möglich, nicht nur die Außenform der Vorrichtung, sondern auch die Außenform des Layout-Musters des spezifizierten Eingangsnetzes entsprechend der Vorrichtung und Zeilen auf dem SEM-Bild zu überlagern. In dieser Anordnung ist es für einen Benutzer leicht, die Beziehung zwischen den zwei Layout- Diagrammen zu erkennen.

Durch ein derartiges obiges Verfahren ist es möglich, das fehlerverdächtige Verdrahtungsmuster in der weiter stromaufwärts angeordneten Stelle des Schaltungsmusters durch Beobachtung der verschiedenen Bilder in dem neuen sichtbaren Bereich zu erkennen. In diesem Beispiel ist das nächste Layout-Diagramm VF2, das durch die Bestimmungseinrichtung 313 für den sichtbaren Bereich definiert wird und der EB- Testvorrichtung 200 durch die Layout-(sichtbarer Bereich)-Anzeigevorrichtung 314 zur Verfügung gestellt wird, auf der linken Seite von Fig. 2 gezeigt, die die stromaufwärtige Seite des Signalflusses in der DUT darstellt.

Die obigen Verfahren werden wiederholt, bis die Verdrahtungsmuster der Potentialunterschiedsbilder nicht in der EB-Testvorrichtung 200 erscheinen. Wie aus dem Voranstehenden hervorgeht, erfordert dieses Verfahren nicht, die Verdrahtungsmuster nacheinander stromaufwärts abzusuchen. Bei diesem Verfahren ist es möglich, sofort zu der sich am weitesten stromaufwärts befindenden Position innerhalb des sichtbaren Bereiches vorzustoßen. Mit anderen Worten wird das Suchverfahren dieser Erfindung mittels eines sichtbares Gebiet auf der Basis eines sichtbaren Bereiches durchgeführt.

Wenn es immer noch notwendig ist, die Testmuster noch einmal abzusuchen, wenn die Verdrahtungsmuster nicht als Unterschiedsbilder erscheinen, werden einer oder mehrere Testzyklen der Testmuster durch die LSI-Testvorrichtung durchgeführt, um das Untererschiedsbild zu detektieren. Dann werden dem oben beschriebenen Verfahren folgend, die gleichen Verfahren wiederholt, bis die Verdrahtungsmuster nicht als Unterschiedsbilder in dem sichtbaren Bereich erscheinen. Wenn die Schaltungsnetze und weitere Testmuster in Richtung der Fehlerquelle abgesucht werden, und kein Verdrahtungsmuster als das Unterschiedsbild gefunden wird, kann die Fehlerquelle spezifiziert werden.

Wie aus dem Voranstehenden hervorgeht, kann durch die vorliegende Erfindung das Suchen und Lokalisieren der physischen Fehlerposition in der DUT ausgehend von dem fehlerhaften Anschlußpunkt innerhalb der DUT in einer kurzen Zeit durchgeführt werden, da es nicht notwendig ist, sich netzweise stromaufwärts vorzutasten. Weiterhin erfordert die vorliegende Erfindung keine besondere Kenntnis des Benutzers über die Einzelheiten des DUT-Aufbaus, um die Fehlstelle leicht suchen und finden zu können.

Obwohl in der vorliegenden Erfindung die EB-Testvorrichtung als die Testvorrichtung mit einem geladenen Teilchenstrahl und die LSI-Testvorrichtung als Halbleiter- Testvorrichtung verwendet, können in naheliegender Weise verschiedene Variationen und Modifikationen durchgeführt werden, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen. Somit ist es möglich, eine Ionenstrahl-Testvorrichtung als Testvorrichtung mit einem geladenen Teilchenstrahl in Kombination mit einem Testmuster-Generator als Halbleiter-Testvorrichtung zu verwenden.

Durch die vorliegende Erfindung ist es möglich, die exakte Fehlerposition in der DUT innerhalb einer sehr kurzen Zeit zu bestimmen. Das ist sehr vorteilhaft, da ein Benutzer ohne jegliche Kenntnis des DUT-Aufbaus die Fehlerstelle der DUT leicht finden kann.

Claims

1. IC-Fehlstellen-Suchvorrichtung mit:

- einer Halbleiter-Testvorrichtung, die Testmuster an Anschlüsse einer zu testenden integrierten Schaltungs-(IC)-Vorrichtung anlegt, wobei die Halbleiter-Testvorrichtung Ausgangssignale der IC-Vorrichtung darstellt und ein Unterbrechungssignal an eine Testvorrichtung mit einem geladenen Teilchenstrahl liefert, sobald ein Anschluß der IC- Vorrichtung, dessen Ausgangssignal sich von einem erwarteten Wert unterscheidet, gefunden wird, wobei die Halbleiter-Testvorrichtung Dateiprotokolle an die Testvorrichtung mit dem geladenen Teilchenstrahl sendet, um eine Erkennung des Anschlusses zu kennzeichnen, der den Unterschied aufweist,
wobei die Testvorrichtung mit dem geladenen Teilchenstrahl die IC-Vorrichtung mit dem geladenen Teilchenstrahl abtastet, wenn sie das Unterbrechungssignal von der Halbleiter- Testvorrichtung empfängt, wobei die Testvorrichtung mit dem geladenen Teilchenstrahl eine Menge von Sekundärelektronen mißt, die von jedem Punkt der IC-Vorrichtung erzeugt wird, der durch den Strahl bestrahlt wird, und eine Elektronenverteilung in der IC- Vorrichtung als ein Potentialunterschiedsbild durch Verarbeiten der Menge der Sekundärelektronen darstellt, wobei die Testvorrichtung mit dem geladenen Teilchenstrahl ein Bild eines Unterschiedes Potentiale darstellt, das Potentialunterschiede zwischen einem guten und einem fehlerhaften Zustand der IC-Vorrichtung anzeigt, und
- einer Steuervorrichtung zum Zuführen von Daten eines sichtbaren Bereiches zu der Testvorrichtung mit dem geladenen Teilchenstrahl und zum Herausholen eines Potentialunterschiedsbildes der Bilder der Unterschiede der elektrischen Potentiale aus der Testvorrichtung mit dem geladenen Teilchenstrahl, wobei die Steuervorrichtung Netzlistendaten, die Eingangs- und Ausgangsinformationen jeder Schaltungskomponente der IC-Vorrichtung und Maskenlayout-Daten, die Musterlayoutinformationen der IC- Vorrichtung anzeigen, speichert, wobei die Steuervorrichtung die Testvorrichtung mit dem geladenen Teilchenstrahl anweist, die Fehlstelle in der IC-Vorrichtung durch Absuchen der Schaltung der IC-Vorrichtung auf der Basis eines sichtbaren Bereiches zu lokalisieren.

2. IC-Fehlstellen-Suchvorrichtung gemäß Anspruch 1, wobei die Steuervorrichtung aufweist:

- eine Erkennungseinrichtung für ein fehlerverdächtiges Layout-Muster/Netz zum Bestimmen eines Layout-Musters/Netzes, das höchstwahrscheinlich mit einer Fehlerquelle der IC-Vorrichtung verknüpft ist,
- eine Ausgangsglied-Erkennungseinrichtung zum Bestimmen eines Schaltungsgliedes, das ein Signal an das Layout-Muster/Netz ausgibt, das von der Erkennungseinrichtung für ein fehlerverdächtiges Netz verdächtigt wird,
- eine Eingangsnetz-Polygon-Erkennungseinrichtung zum Erkennen von Verdrahtungsmustern entsprechend einem Eingangsnetz, das ein Eingangs-Layout-Muster für das Schaltungsglied ist, das durch die Ausgangsglied-Erkennungseinrichtung festgelegt wurde,
- eine Bestimmungseinrichtung für einen sichtbaren Bereich zum Bestimmen einer Monitorfläche durch die Testvorrichtung mit dem geladenen Teilchenstrahl zum Suchen der Fehlstelle in der IC-Vorrichtung, und
- einer Anzeigeeinrichtung für den sichtbaren Bereich zum Zuführen der Daten des nächsten sichtbaren Bereiches stromaufwärts eines Signalflusses in der IC-Vorrichtung zur Testvorrichtung mit dem geladenen Teilchenstrahl.

3. IC-Fehlstellen-Suchvorrichtung gemäß Anspruch 2, wobei die Steuervorrichtung weiterhin aufweist:

- eine Speichervorrichtung, die die Netzlistendaten, die Eingangs- und Ausgangsinformationen jeder Schaltungskomponente der IC-Vorrichtung anzeigt, und die Maskenlayoutdaten, die Muster-Layout-Informationen der IC-Vorrichtung anzeigen, und dem Vorrichtungslayout entsprechende Daten speichert, wobei alle dieser Daten von einer computerunterstützten Design-(CAD)-Stufe der IC-Vorrichtung abgeleitet werden.

4. Eine IC-Fehlstellen-Suchvorrichtung gemäß einem der Ansprüche 1 bis 3, wobei die Testvorrichtung mit dem geladenen Teilchenstrahl die Halbleiter-Testvorrichtung benachrichtigt, wenn die Bilder in der Strahl-Testvorrichtung erhalten wurden, und die Halbleiter-Testvorrichtung beauftragt, das nächste der IC-Vorrichtung zuzuführende Testmuster zu erzeugen.

5. IC-Fehlstellen-Suchvorrichtung gemäß einem der Ansprüche 1 bis 4, weiterhin gekennzeichnet durch einen Erkennungseinrichtung für einen fehlerhaften Ausgangsanschluß, die in der Steuereinrichtung vorgesehen ist, der Fehlerprotokolle eingegeben werden, so daß die Bilder einschließlich fehlerhafter Anschlüsse automatisch unter Verwendung von von der Halbleiter-Testanordnung ausgegebenen Fehlerprotokolle beobachtet werden.

6. IC-Fehlstellen-Suchvorrichtung gemäß einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine Testvorrichtung für eine integrierte Schaltung mit einer großen Ausdehnung (LSI-Testvorrichtung) als Halbleiter-Testanordnung, und eine Elektronenstrahl- Testvorrichtung als die Testvorrichtung mit dem geladenen Teilchenstrahl verwendet werden.

7. IC-Fehlstellen-Suchvorrichtung gemäß einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß unter Verwendung der Netzlistendaten einschließlich einer Schaltungsverbindungs- und Eingang/Ausgang-Beziehung innerhalb der DUT und von dem Vorrichtungslayout entsprechenden Daten einschließlich der Anordnungsbeziehung auf dem Maskenlayout einer Vorrichtung wie z. B. einem Schaltungsglied und einer Zelle, eine Stelle einer Vorrichtung auf der Seite der Fehlerquelle, die ein gesuchtes fehlerhaftes Verdrahtungsmuster ausgibt, automatisch auf dem Layout spezifiziert wird und der Fehler unter Bezug auf diese Stelle in Richtung der Fehlerquelle gesucht wird.

8. IC-Fehlstellen-Suchvorrichtung gemäß Anspruch 7, dadurch gekennzeichnet, daß unter Verwendung der dem Netzlayout entsprechenden Daten einschließlich der Anordnungsbeziehung des in den Netzlistendaten auf dem Maskenlayout eingeschlossenen Netzes ein Netz der spezifizierten Vorrichtung auf der Eingangsseite automatische auf dem Layout spezifiziert wird, und der Fehler unter Bezug auf dieses Netz in Richtung der Fehlerquelle gesucht wird.

9. IC-Fehlstellen-Suchvorrichtung gemäß Anspruch 7 oder 8, dadurch gekennzeichnet, daß Layouts und Bilder sichtbarer Bereiche dergestalt bestimmt werden, daß sie die spezifizierte Vorrichtung und die spezifizierten Netze in dem sichtbaren Bereich aufweisen.

10. IC-Fehlstellen-Suchvorrichtung gemäß einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die äußere Form der spezifizierten Vorrichtung auf den Bildern überlagert wird.