JP4881332B2 - 半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法 - Google Patents
半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法 Download PDFInfo
- Publication number
- JP4881332B2 JP4881332B2 JP2008034372A JP2008034372A JP4881332B2 JP 4881332 B2 JP4881332 B2 JP 4881332B2 JP 2008034372 A JP2008034372 A JP 2008034372A JP 2008034372 A JP2008034372 A JP 2008034372A JP 4881332 B2 JP4881332 B2 JP 4881332B2
- Authority
- JP
- Japan
- Prior art keywords
- failure
- fault
- test
- undetected
- rate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2252—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using fault dictionaries
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318314—Tools, e.g. program interfaces, test suite, test bench, simulation hardware, test compiler, test program languages
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
本発明は、半導体集積回路を評価するための半導体集積回路のテスト品質評価装置および半導体集積回路のテスト品質評価方法に関する。
近年、プロセスの微細化と配線の多層化に伴い、様々な新しい不良モードが出現している。これにより、従来のようなＬＳＩ内部に縮退故障（モデル）を仮定したテストパターン発生だけでは、顧客が要求するテスト品質を達成困難となってきた。
例えば、信号配線間のショート不良発生率が高まり、ブリッジ故障（モデル）の考慮が必要となる。また、ＬＳＩの高速化により、最小サイズのビア（以下、単にＶＩＡと表記）の抵抗増加に伴う異常遅延不良の発生も増加する。このため、遅延故障（モデル）も重要となってくる。
しかしながら、上記全ての故障モデルを考慮し、個別に対応するテストパターンを発生することは、大幅なリソース増加とパターン増加（テストコスト増加）を伴うことになる。
このため、多くの不良モードが存在する中で、ＬＳＩに印加したテストパターンによってどの程度の戻入率（および出荷前システムテストでの不良率）が想定されるかを高精度に推定する必要がある。すなわち、このような推定をするための、総合的なテスト品質指標またはＬＳＩ内部の不良残存率を求めることが、極めて重要になってきている。
すなわち、信頼できるテスト品質指標の導入により、効率的なテスト品質向上と効果的なテストパターン削減が実現されると期待される。
従来のＬＳＩのテスト品質指標として最も古い部類に属するものは、故障検出率と不良残存率および歩留りとの関係について表現したものである。
例えば、ディフェクト・レベル（不良残存率）ＤＬは、式（１）のように表される（Ｗｉｌｌｉａｍｓ−Ｂｒｏｗｎモデル、例えば、非特許文献１参照。）。なお、式（１）において、Y：歩留り、ＦＣ：故障検出率である。
ＤＬ＝１−Y（１−ＦＣ）・・・（１）
ＤＬ＝１−Y（１−ＦＣ）・・・（１）
この式（１）では、各故障の発生確率が互いに独立で同一の値ｐであることを前提としている。
ここで、テスト対象となるデバイス（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）の全仮定故障ｎ個の内、ｍ個が検出可能（即ち、ＦＣ ＝ ｍ／ｎ）として、事象Ａ： 全てのｎ個の故障について不良でない事象、Ｂ： 全てのｍ個の故障について不良でない事象を考える。これらの事象において、条件付き確率Ｐ（Ａ｜Ｂ）は、式（２）のように表される。
P（Ａ|Ｂ）＝P（Ａ∩Ｂ）／P（Ｂ）＝（１−ｐ）ｎ／（１−ｐ）ｍ・・・（２）
P（Ａ|Ｂ）＝P（Ａ∩Ｂ）／P（Ｂ）＝（１−ｐ）ｎ／（１−ｐ）ｍ・・・（２）
ここで、ＤＬ＝１−Ｐ（Ａ|Ｂ）であり、Y＝（１−ｐ）ｎである。これにより、ディフェクト・レベルＤＬは、式（３）のように表される。
ＤＬ＝１−Y（１−m／n）＝１−Y（１−ＦＣ）・・・（３）
ＤＬ＝１−Y（１−m／n）＝１−Y（１−ＦＣ）・・・（３）
上式（３）に具体的な値を入れてみると、例えば、以下のような結果となる。
Y＝７０％の時、ＦＣ＝９９％では、不良残存率ＤＬ＝０.３５%（３５００ｐｐｍ）となる。
また、Y＝９０％の時、不良残存率ＤＬ＝１００ｐｐｍ にしようとすると、ＦＣ＝９９.９%となる必要がある。
上式（３）は、故障検出率ＦＣを歩留りＹ、不良残存率ＤＬと結びつけたという点で評価できる。しかし、ＬＳＩ内に仮定された総故障数を基に考えた式であり、現実の結果との一致は必ずしも良くないこと（場合によっては１桁異なる）が知られている。したがって、何らかの改良が必要なことは明らかである。例えば、ある経験的な式として、式（４）が使用されている。
ＤＬ ＝１− Y（１−√ＦＣ ）・・・（４）
ＤＬ ＝１− Y（１−√ＦＣ ）・・・（４）
この式（４）によって、不良残存率と不良発生率との相関がある程度向上することが知られている。しかし、こうした方法は明確な根拠に乏しく、複数の故障モデルを導入した場合にどうなるかもはっきりしないという問題があった。
一方、歩留りYの表現については、例えば、以下の式（５）もある。これは、チップ上に落ちるダスト数が少なく、Ｐｏｉｓｓｏｎ分布に従うとした場合のものである。なお、式（５）において、A：対象部分の面積、D０：ダスト密度である。
Y＝ｅｘｐ［−Ａ・Ｄ０］・・・（５）
Y＝ｅｘｐ［−Ａ・Ｄ０］・・・（５）
式（３）、式（５）を組合せることにより、以下の関係式（６）を得る。
ＤＬ＝１−ｅｘｐ［−Ａ・Ｄ０・（１−ＦＣ）］・・・（６）
ＤＬ＝１−ｅｘｐ［−Ａ・Ｄ０・（１−ＦＣ）］・・・（６）
式（６）において指数項が０に近ければ（すなわち、ダストのレベルが低く、故障検出率ＦＣが高ければ）、この式（６）は以下の式（７）のように近似される。
ＤＬ≒Ａ・D０・（１−ＦＣ）、または、ＤＬ≒Ａ・D０・（１−√ＦＣ）・・・（７）
ＤＬ≒Ａ・D０・（１−ＦＣ）、または、ＤＬ≒Ａ・D０・（１−√ＦＣ）・・・（７）
最近は、全体的なダスト情報だけでなく、各層別のＣＡ（Ｃｒｉｔｉｃａｌ Ａｒｅａ）に対応したダスト情報を用いて、精度を向上する努力がなされている。しかし、故障と不良モードの対応付けが不十分であり、不良残存率ＤＬと故障検出率ＦＣとの間に高い相関を期待できないという問題があった。
上記に対し、最近は、プロセスの微細化に伴って各故障にレイアウト重みを付加した重み付き故障検出率が利用されるようになってきている。
さらに、従来のテスト品質評価では、例えば、各故障が各レイアウト要素に発生する不良と対応付け可能なことに注目し、それぞれに対し対応するレイアウト要素の重み付けを行ない、主に多数の不良解析結果の積上げから得られる相対的な不良発生率情報に基づいて、個々の故障モデルの到達故障検出率を決定し、効率的にテストパターンを発生していくものがある。これにより、最小に近いテストパターンにより、必要とするテスト品質に到達可能である（例えば、特許文献１参照。）。
しかしながら、上記従来技術においては、結果として得られた各重み付き故障検出率が、実際のＬＳＩのテスト品質指標としてどのように定量化されるかについての開示はなされていない。
以上のように、市場不良率等と強い相関のあるＬＳＩ内部の不良残存率の推定においては、不良発生率と直接的な相関のあるレイアウト情報を活用する手法が見られるようになってきた。
しかし、まだ適切な関係式が提案されているとは言えない。すなわち、テスト適用後に製品内部に残存する不良レベルを算出する際、定義が曖昧な歩留りを含む理論式をベースにしている。これにより、折角レイアウト要素の重みを付加した故障検出率等を用いても、製品内部の残存不良率を高精度に求めることができない。
したがって、残存不良率と、市場不良率、実機不良率、または市場不良率と実機不良率の和と、の高い相関を期待しにくい。これにより、上記従来技術においては、テスト品質の向上を図ることが困難になるという問題があった。
T.W.Ｗｉlliams and N.C.Brown, "Defect Level as a Function of Fault Coverage", IEEE Trans. Comp., Vol C-３０, pp.９７８-９８８, Dec., １９８１. 特開２００６−１０３５１号
T.W.Ｗｉlliams and N.C.Brown, "Defect Level as a Function of Fault Coverage", IEEE Trans. Comp., Vol C-３０, pp.９７８-９８８, Dec., １９８１.
本発明は、テスト品質の向上を図ることが可能な半導体集積回路のテスト品質評価装置および半導体集積回路のテスト品質評価方法を提供することを目的とする。
本発明の一態様に係る半導体集積回路のテスト品質評価装置は、
指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成する故障−レイアウト情報リンク部と、
前記未検出故障の重みと、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の不良発生率と、を乗算し、得られた積を前記テストパターンによる不良残存率として出力するテスト品質指標算出部と、
前記不良残存率が目標値以下であるか否かを判定する判定部と、
前記判定部により前記不良残存率が前記目標値より高いと判定された場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入するテストポイント挿入部と、を備える
ことを特徴とする。
指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成する故障−レイアウト情報リンク部と、
前記未検出故障の重みと、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の不良発生率と、を乗算し、得られた積を前記テストパターンによる不良残存率として出力するテスト品質指標算出部と、
前記不良残存率が目標値以下であるか否かを判定する判定部と、
前記判定部により前記不良残存率が前記目標値より高いと判定された場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入するテストポイント挿入部と、を備える
ことを特徴とする。
本発明の他の態様に係る半導体集積回路のテスト品質評価装置は、
指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成するとともに、前記故障のうち前記テストパターンにより検出可能な検出故障に、この検出故障に関連するレイアウト要素を前記検出故障の重みとして対応付けて、重み付き検出故障辞書を作成する故障−レイアウト情報リンク部と、
前記テストパターンにより前記故障が検出可能な場合に前記レイアウト要素に発生する他の故障を見逃す率を前記検出故障の重みに乗算した値と前記未検出故障の重みの和と、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の不良発生率と、を乗算し、得られた積を前記テストパターンによる不良残存率として出力するテスト品質指標算出部と、
前記不良残存率が目標値以下であるか否かを判定する判定部と、
前記判定部により前記不良残存率が前記目標値より高いと判定された場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入するテストポイント挿入部と、を備える
ことを特徴とする。
指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成するとともに、前記故障のうち前記テストパターンにより検出可能な検出故障に、この検出故障に関連するレイアウト要素を前記検出故障の重みとして対応付けて、重み付き検出故障辞書を作成する故障−レイアウト情報リンク部と、
前記テストパターンにより前記故障が検出可能な場合に前記レイアウト要素に発生する他の故障を見逃す率を前記検出故障の重みに乗算した値と前記未検出故障の重みの和と、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の不良発生率と、を乗算し、得られた積を前記テストパターンによる不良残存率として出力するテスト品質指標算出部と、
前記不良残存率が目標値以下であるか否かを判定する判定部と、
前記判定部により前記不良残存率が前記目標値より高いと判定された場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入するテストポイント挿入部と、を備える
ことを特徴とする。
本発明の一態様に係る半導体集積回路のテスト品質評価方法は、
指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成し、
前記未検出故障の重みと、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の前記不良発生率と、を乗算することにより、前記テストパターンによる不良残存率を算出し、
算出された前記不良残存率が目標値以下であるか否かを判定し、
前記不良残存率が前記目標値より高いと判定した場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入する
ことを特徴とする。
指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成し、
前記未検出故障の重みと、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の前記不良発生率と、を乗算することにより、前記テストパターンによる不良残存率を算出し、
算出された前記不良残存率が目標値以下であるか否かを判定し、
前記不良残存率が前記目標値より高いと判定した場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入する
ことを特徴とする。
本発明の一態様に係る半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法によれば、テスト品質の向上を図ることができる。
本発明の実施形態では、例えば、ＬＳＩに対するテストによる故障の検出・未検出情報、未検出故障とレイアウト要素の不良を対応付ける対応情報、レイアウト要素単位の不良発生率、故障検出の有効度（見逃し率）に基づいて、ＬＳＩのテスト品質指標（残存不良率）を算出する。
これにより、従来よりも高精度なテスト品質推定ができるようになる。
さらに、この算出・推定結果を用いて重みの大きい未検出故障に対し優先的にテストポイントを挿入する。
これにより、本発明においては、テスト品質の向上を図る。
以下、本発明を適用した各実施例について図面を参照しながら説明する。
図１は、本発明の一態様である実施例１に係る半導体集積回路のテスト品質評価装置１００の構成を示すブロック図である。また、図２は、図１に示す半導体集積回路のテスト品質評価装置１００の処理装置３の構成の一例を示すブロック図である。また、図３は、図１に示す半導体集積回路のテスト品質評価装置１００のデータ記憶装置４の構成の一例を示すブロック図である。
図１に示すように、半導体集積回路のテスト品質評価装置１００は、入力部１と、出力部２と、処理装置３と、データ記憶装置４と、を備える。
入力部１としては、例えば、キーボード、マウス、光学式文字読取装置（ＯＣＲ）等の認識装置、イメージスキャナ等の図形入力装置、フロッピーディスク、ＣＤ−Ｒ、ＤＶＤ、ＵＳＢメモリ等の外部記憶媒体駆動装置、ネットワークで接続された記憶装置、及び音声認識装置等の特殊入力装置が選択される。この入力部１から、必要な情報が処理装置３に入力される。
また、出力部２としては、例えば、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置、インクジェットプリンタ、レーザープリンタなどの印刷装置、フロッピーディスク、ＣＤ−Ｒ、ＤＶＤ、ＵＳＢメモリ等の外部記憶媒体駆動装置、ネットワークで接続された記憶装置が選択される。この出力部２から処理装置３で処理された情報が出力される。
また、図２に示すように、処理装置３は、故障−レイアウト情報リンク部３ａと、テストパターン発生部３ｂと、故障シミュレーション部３ｃと、テスト品質指標算出部３ｄと、レイアウト作成部３ｅと、テストポイント挿入部３ｆと、判定部３ｇと、を含む。
故障−レイアウト情報リンク部３ａは、指定された故障モデルに対応し、レイアウト情報の所定のレイアウト要素を抽出する。さらに、故障−レイアウト情報リンク部３ａは、テスト対象回路の論理ネット上に仮定された各故障に、重みとして付加し、重み付きの故障辞書Ｄ２を作成する。
すなわち、故障−レイアウト情報リンク部３ａは、指定された故障モデルに対応するテスト対象回路の故障のうち該故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を該未検出故障の重みとして対応付けて、重み付き出故障辞書Ｄ２を作成する。
テストパターン発生部３ｂは、テスト対象回路の指定された故障モデルの故障を検出対象としてテストパターンを自動発生する。
故障シミュレーション部３ｃは、指定された故障モデルに対応したテストパターンを用いて、テスト対象回路の該故障モデルに対応した故障シミュレーションを実行する。この故障シミュレーションにより、指定された故障モデルの故障が、該テストパターンにより検出可能な故障である検出故障であるか、または、該テストパターンにより検出できない故障である検出故障であるか、の情報をレイアウト要素毎に得ることができる。
このテストパターンを用いた故障シミュレーションの実行により検出可能な故障（検出故障）、検出できない故障（未検出故障）のリストである故障辞書Ｄ１が作成される。
テスト品質指標算出部３ｄは、重み付き検出・未検出情報と、故障とレイアウト要素の不良を対応付ける対応情報と、レイアウト要素の不良発生率と、に基づき、該テストパターンによる不良残存率を算出する。
すなわち、テスト品質指標算出部３ｄは、該未検出故障の重みと、レイアウト要素の不良モードと故障モデルとを対応付ける不良モード−故障モデル対応因子と、レイアウト要素単位の不良発生率と、を乗算し、得られた積を該テストパターンによる不良残存率として出力するようになっている。
レイアウト作成部３ｅは、テスト容易化設計（ＤＦＴ：Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ）後のテスト対象回路の論理ネットから、大まかなブロックのフロアプランを作成し、該ブロックを構成するセルの配置・配線を実行する（ステップＳ４）。これにより、仮レイアウト情報が作成される。
判定部３ｇは、不良残存率算出部３ｄが算出した不良残存率が目標値以下であるか否かを判定する。
テストポイント挿入部３ｆは、テスト対象回路の内部ノードのうち観測が困難な内部ノードの信号を外部で観測できるようにするためのテストポイント（ＴＰ）を、テスト対象回路の論理ネットに挿入するようになっている。なお、テストポイントの例については、後述する。このテストポイント挿入部３ｆは、例えば、テスト品質指標算出部３ｄが出力する未検出故障の重み順ソートリストに基づき、重みの大きい未検出故障を優先的に検出するように、テストポイントをテスト対象回路の論理ネットに挿入する。
すなわち、テストポイント挿入部３ｆは、判定部３ｇにより不良残存率が目標値より高いと判定された場合に、該重み付き故障辞書Ｄ２に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントをテスト対象回路の論理ネットに挿入するようになっている。
また、図３に示すように、データ記憶装置４は、論理接続情報格納部４ａと、レイアウト情報格納部４ｂと、不良モード・不良発生率格納部４ｃと、テストパターン格納部４ｄと、故障検出情報格納部４ｅと、ライブラリ格納部４ｆと、故障モデル格納部４ｇと、を含む。データ記憶装置４は、ネットワークで接続された記憶装置でもよい。
論理接続情報格納部４ａは、テスト容易化設計されテスト回路が挿入されたテスト対象回路の論理ネットを格納するようになっている。
レイアウト情報格納部４ｂは、テスト対象回路のブロックのフロアプランや、このブロックを構成するセルの配線・配置等のレイアウト情報を格納するようになっている。
不良モード・発生率情報格納部４ｃは、対象のＬＳＩの品質に影響を与える主要な不良モードを不良発生率とともに格納するようになっている。
不良モードとしては、例えば、完全オープン、完全ショート（抵抗０）、抵抗性オープン、抵抗性ショート等がある。
不良発生率としては、例えば、レイアウト要素単位の発生率と、不良モード単位の発生率と、を用いる。
レイアウト要素としては、例えば、電源配線（単位長）、信号配線（単位長）、最小サイズヴィア（以下、単にヴィアと記載）等がある。
テストパターン格納部４ｄは、テストパターン発生部３ｂにより発生されたテストパターンを格納する。
故障検出情報格納部４ｅは、ＬＳＩに対する各故障モデルに対応してＬＳＩ内に仮定された故障のリストを格納する。
さらに、故障検出情報格納部４ｅは、テストパターンを用いた故障シミュレーションの実行により検出可能な故障（検出故障）、検出できない故障（未検出故障）のリストである故障辞書Ｄ１を格納する。さらに、故障検出情報格納部４ｅは、該重み付きの故障辞書Ｄ２を格納する。
ライブラリ格納部４ｆは、テスト対象回路のセルの動作を規定する情報、セルの位置情報、セルの接続情報等のライブラリを格納する。
故障モデル格納部４ｇは、不良モードに対応する故障モデルを格納する。故障モデルとしては、縮退故障、ブリッジ故障、遅延故障（遷移故障、微小遅延故障）等がある。さらに、故障モデル格納部４ｇは、各不良モードと故障モデルとの経験的な相関を示す不良モード−故障モデル対応因子を格納する。
なお、「縮退故障」は、論理がある電位に固定される故障である。また、「ブリッジ故障」とは、隣り合う配線間がショートすることにより発生する故障である。また、「遅延故障」とは、回路を構成する素子や配線の遅延が増加し、誤動作する故障である。
次に、以上のような構成を有する半導体集積回路のテスト品質評価装置１００による不良残存率を算出するための動作の一例について説明する。
ここで、図４は、実施例１に係る半導体集積回路のテスト品質評価装置１００による不良残存率を算出する動作の一例を示すフローチャートである。
まず、図４に示すように、テスト対象回路に対して、ライブラリ格納部４ｆに格納された該テスト対象回路用のライブラリを用いてテスト容易化設計（ＤＦＴ）が実行される。すなわち、該テスト対象回路に、ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｉｏｎ）によるテストパターン発生のパターンを含むテストパターンを用いて故障シミュレーションするためのテスト回路が挿入される（ステップＳ１）。
そして、このＤＦＴ後のテスト対象回路の論理ネットが論理接続情報格納部４ａに格納される。
次に、ＤＦＴ後のテスト対象回路の論理ネットがレイアウト作成部３ｅに渡され、大まかなブロックのフロアプランが作成され、セルの配置・配線が実行される（ステップＳ４）。これにより、仮レイアウト情報が作成される。
次に、テスト容易化設計済みのテスト対象回路に対応し、故障−レイアウト情報リンク部３ａは、上記仮レイアウト情報を用いて、ブリッジ故障のような、レイアウト情報から抽出が必要な故障については故障を抽出した後、対象とする各故障モデルの故障にレイアウト要素の重み付けを行なう（ステップ４０）。なお、縮退故障等はテスト対象回路の論理ネットに対応して故障を仮定可能である。これらの故障を検出するため、自動テストパターン発生が実行される（ステップＳ２）。
すなわち、テストパターン発生部３ｂは、テスト容易化設計済みのテスト対象回路の指定された各故障モデルに対応してテストパターンを発生する。可能であれば、各故障に付加されたレイアウト要素の重みを考慮し、優先的にテストパターン発生を行なう。そして、故障シミュレーション部３ｃは、発生されたテストパターンを用いて、テスト容易化設計済みのテスト対象回路の故障（基本的には異なるモデルの故障）をシミュレーションする。これにより、指定された各故障モデルに対して、故障が検出された（検出故障）か、または未検出である（未検出故障）かの情報が得られる。
発生された各テストパターンは、テストパターン格納部４ｄに格納される。また、故障シミュレーションの結果（故障辞書Ｄ１）は、故障検出情報格納部４ｅに格納される。
なお、発生されたテストパターンを用いた故障シミュレーションにより、テスト対象回路の出力が不定状態になり、故障の検出・未検出を判定できないポテンシャル検出（ｐｏｔｅｎｔｉａｌ ｄｅｔｅｃｔｅｄ）故障が存在する場合がある。しかし、このポテンシャル検出故障も、例えば、１未満（例えば、０.５〜０.８）の適当な値を掛けた上で未検出故障に含めてもよい。
この未検出故障に関して注意すべき点は、ＬＳＩのシステム動作に関わる未検出故障だけを抽出することである。すなわち、未検出故障には、テスト対象回路のシステム動作に関連する故障のみが含まれる。
最近のＬＳＩで一般的に利用されているスキャン設計に対応したＡＴＰＧでは、テストパターン発生の対象外の故障がある。特に、スキャン設計されていないテスト回路関連の回路の故障は、未検出故障として残される。
このスキャン設計されていない該テスト回路関連の回路は、故障数は少ないが、システム動作部分の回路と異なり、厳しいタイミング制約が課せられていないことが多い。該テスト回路関連の回路に対応するレイアウト要素の重みは、システム動作部分の回路の重みより相当大きい場合が多い。該テスト回路関連の回路の故障を検出するためのテストパターンを用いて、該テスト回路関連の回路に対して故障シミュレーションを実行させれば、大部分の故障が検出となる（この故障を、ここでは疑似未検出故障と呼ぶ。）。
一般に、故障シミュレーションの実行は、ＣＰＵの膨大な処理時間を必要とする。このため、例えば、instance名(ＬＳＩ内での各基本セル、メモリ等のマクロセル識別名)、信号名等で疑似未検出故障を識別できるようにしておく。そして、これらの名前等の情報に基づいて、ある一定の検出を推定する等して、該疑似未検出故障を未検出故障から除外する工夫も必要である。
以上のようにして、ステップＳ２の後、未検出故障から該疑似未検出故障を除外する（ステップＳ３）。なお、このステップＳ３は、未検出故障に重み付けを行なうステップ（ステップＳ５）の後に実施した方が、影響度が明確になり、影響の大きいものだけ除外する等の効率化が可能となる。このため、ステップＳ３は、ステップＳ５の後に配置してもよい。
なお、複数の故障モデルがある場合、まず、対象とするＬＳＩで支配的と思われる不良モードに対応する故障モデルであるか、どの程度のテストパターンが発生されるか等を考慮して優先度を決定する。そして、テストパターンの作成を、この優先度が高い順に行なう。そして、ある故障モデルに対して発生されたテストパターンについては、他の故障モデルにおいてＡＴＰＧによる故障シミュレーションを実行し、どの程度副次的に故障が検出されたかを確認する。これにより、無駄なテストパターンの発生を防ぐこともできる。
次に、疑似未検出故障を識別した故障辞書Ｄ１と上記仮レイアウト情報とが、故障−レイアウト情報リンク部３ａに読み込まれる。そして、故障−レイアウト情報リンク部３ａは、指定された故障モデルに対応し、レイアウト情報の所定のレイアウト要素を抽出する。さらに、故障−レイアウト情報リンク部３ａは、指定された故障モデルに対して、論理ネット上に仮定された各故障に重みとして該レイアウト要素を付加する。なお、この重みとしては、特に、未検出で残ったレイアウト要素に関する重みも含む。
すなわち、故障−レイアウト情報リンク部３ａは、指定された故障モデルに対応するテスト対象回路の故障のうち該故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を未検出故障の重みとして対応付けて、重み付き故障辞書Ｄ２を作成する。（ステップＳ５）。
次に、テスト品質指標算出部３ｄは、該未検出故障の重みと、レイアウト要素の不良モードと故障モデルとを対応付ける不良モード−故障モデル対応因子と、レイアウト要素単位の不良発生率と、を乗算し、得られた積を該テストパターンによる不良残存率ＤＬとして算出する（ステップＳ６）。
次に、ステップＳ６で算出された残存不良率ＤＬが目標値以下か否かが、判定部３ｇにより判定される（ステップＳ７）。
残存不良率ＤＬが目標値以下の場合には、所望の残存不良率が得られたとして処理を終了する。
一方、残存不良率ＤＬが目標値より高い場合には、次のステップＳ８に進む。
そして、テストポイント挿入部３ｆは、テストポイントをテスト容易化設計されたテスト対象回路のネットリストに挿入する（ステップＳ８）。
すなわち、不良残存率ＤＬが目標値より高いと判定した場合に、テストポイント挿入部３ｆは、重み付き故障辞書Ｄ２に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを該テスト対象回路の論理ネットに挿入する。
このテストポイントの挿入により検出可能になった未検出故障を検出故障に置き換えることにより、故障辞書Ｄ１を更新する。この更新された故障辞書Ｄ１は、ステップＳ５に戻って、再度、故障−レイアウト情報リンク部３ａが、重み付き故障辞書Ｄ２を作成するために用いられる。
次に、レイアウト作成部３ｅは、テストポイント挿入後のテスト対象回路に対してセルの配置・配線を行う（ステップＳ９）。
このステップＳ９の後、ステップＳ５に戻る。そして、ステップＳ５において、故障−レイアウト情報リンク部３ａは、ステップＳ８で得られた更新後の故障辞書Ｄ１と、ステップＳ９で得られたテストポイント挿入後のテスト対象回路のセルの配線・配置と、に基づいて、更新後の故障辞書Ｄ１の未検出故障に、この未検出故障に関連するレイアウト要素を該未検出故障の重みとして対応付けて、重み付き故障辞書Ｄ２を作成（更新）する。
このステップＳ９の後、ステップＳ５５に戻る。そして、ステップＳ５５において、故障−レイアウト情報リンク部３ａは、ステップＳ８で得られた更新後の故障辞書Ｄ１と、ステップＳ９で得られたテストポイント挿入後のテスト対象回路のセルの配線・配置と、に基づいて、更新後の故障辞書Ｄ１の未検出故障に、この未検出故障に関連するレイアウト要素を該未検出故障の重みとして対応付けて、重み付き故障辞書Ｄ２を作成（更新）する。
なお、テストポイントの挿入により、想定外の故障が追加検出される可能性もあるため、場合により、ステップＳ２に戻るようにしてもよい。
そして、再度、ステップＳ６において、テスト品質指標算出部３ｄは、該未検出故障の重みと、レイアウト要素の不良モードと故障モデルとを対応付ける不良モード−故障モデル対応因子と、レイアウト要素単位の不良発生率と、を乗算し、得られた積を該テストパターンによる不良残存率ＤＬとして算出する。
ここで得られた不良残存率ＤＬは、未検出故障がテストポイントの挿入により削減されているため、始めに算出された不良残存率ＤＬよりも小さくなる。これにより、次のステップＳ７で、判断部３ｇにより該不良残存率ＤＬが目標値以下であると判定され得る。
もし、該不良残存率ＤＬが目標値より高い場合には、再度、ステップＳ８以降のフローが実行される。
以上のフローにより、不良残存率を目標値以下にし、テスト品質を向上させる。
ここで、故障及びレイアウト要素間の対応付けの具体的な方法の一例について説明する。
図５は、入力端子Ｐ１＿３に仮定される縮退故障または遷移故障に対するレイアウト要素の重み付けの例を示す図である。なお、配線要素の配線長、ヴィア数、及びパスに出力端子が接続される基本セルの面積をレイアウト要素とする。
ここで、「Ｃ」は基本セル、「Ｐ」は端子、「Ｍ」は（メタル）配線要素、「Ｖ」は最小サイズのヴィア（以下において単に「ヴィア」と記載する。）をそれぞれ表す。
図５に示すように、第２基本セルＣ２の入力端子Ｐ１＿２は、配線要素Ｍ１＿１、Ｍ１＿２により第１基本セルＣ１の出力端子Ｐ１＿１と接続されている。ヴィアＶ１２＿１は、配線Ｍ１＿１及びＭ１＿２の結合点に存在するが、端子Ｐ１＿１及びＰ１＿２間の接続には無関係であり含まれない。
また、第３基本セルＣ３の入力端子Ｐ１＿３は、配線要素Ｍ１＿１、Ｍ２＿１、Ｍ３＿２、Ｍ２＿３、Ｍ１＿３及びヴィアＶ１２＿１、Ｖ２３＿１、Ｖ３２＿１、Ｖ２１＿１により第１基本セルＣ１の出力端子Ｐ１＿１と接続されている。
また、第４基本セルＣ４の入力端子Ｐ２＿４は、配線要素、Ｍ１＿１、Ｍ２＿１、Ｍ２＿２、Ｍ３＿３、Ｍ２＿４及びヴィアＶ１２＿１、Ｖ２３＿２、Ｖ３２＿２により第１基本セルＣ１の出力端子Ｐ１＿１と接続されている。ヴィアＶ１２＿１、Ｖ２３＿２、Ｖ３２＿１、Ｖ２１＿１、及びＶ３２＿２は、上下に隣り合う配線層に存在する配線間を接続するために形成されている。
ここで、図５に示すように、入力端子Ｐ１_３への信号を出力する出力端子Ｐ１_１から入力端子Ｐ１_３に至る（太線で示した）経路上のレイアウト要素を重みと定義する。
例えば、入力端子Ｐ１_３の故障が未検出で残っているとして、他の入力端子Ｐ１_２の故障が検出されているとする。この場合、配線要素Ｍ１＿１は矛盾が生じる。ここでは、入力端子Ｐ１_２の故障が検出されているので、配線要素Ｍ１＿１は入力端子Ｐ１_３の故障の未検出レイアウト要素としては含まないようにする。
このようにして、故障−レイアウト情報リンク部３ａは、レイアウト要素が重みとして付加された未検出故障の重み付き故障辞書Ｄ２を作成する。
そして、既述のステップＳ６のように、不良残存率算出部３ｄは、この重み付き故障辞書Ｄ２の重みと、不良モード・不良発生率格納部４ｃに格納された不良発生率と、故障モデル格納部４ｇに格納された不良モード-故障モデル対応因子と、に基づいて、仮レイアウト情報での不良残存率を算出する。そして、不良モード・発生率情報格納部４ｃは、対象のＬＳＩの品質に影響を与える主要な不良モードを不良発生率とともに格納する。そして、故障モデル格納部４ｇは、上記不良モードに対応する故障モデルを格納する。
以下に、不良モードと故障モデルの対応付けの具体的な方法の一例を示す。
例えば、不良モードとして配線オープン（Ｍｅｔａｌ Ｏｐｅｎ：ＭＯ）不良を考える。この配線オープンの場合、完全オープンであれば、テスト前は通電されていない。このため、オープン不良が発生した箇所の先の配線部分は、テスト時、通常は接地電位に近い。
したがって、上記場合において、故障モデルが０縮退故障のとき、不良モード-故障モデル対応因子ｃＭＯ_ｓａ０は１であり、故障モデルが１縮退故障のとき、不良モード-故障モデル対応因子ｃＭＯ_ｓａ１は０である。
なお、「０縮退故障」は、論理が”０”である電位に固定される縮退故障であり、「１縮退故障」は、論理が”１”である電位に固定される縮退故障である。
ここで、図６は、不良モード（配線系（セル間）オープン不良）と故障モデルとの対応を示す図である。
なお、図６において、不良モード−故障モデル対応因子は、未検出故障に対するものである。
例えば、遷移故障の場合は、ＳＲ（Ｓｌｏｗ_ｔｏ_Ｒｉｓｅ）故障またはＳＦ（Ｓｌｏｗ＿ｔｏ＿Ｆａｌｌ）故障のいずれかが検出となっていればオープン故障は検出できる。このため、故障モデルは、ＳＲａｎｄＳＦ（いずれも未検出）と！ＳＲａｎｄＳＦ（“！”は論理の否定）となっている。これらは、ＶＩＡのオープン（ＶＩＡ Ｏｐｅｎ：ＶＯ）不良についても、同様である。
より詳細には、不良発生率は配線層毎に異なっており、必要に応じてこれらを区別するようにしてもよい。ただし、この場合、不良発生率を配線層別に取得する必要がある。さらに、レイアウト情報を配線層別に取得できるようレイアウト情報抽出ツールの機能を拡張も行なう必要がある。さらに、期待される効果とのトレードオフを考慮する必要がある。
ここで、図７は、より具体的な不良残存率の算出の一例を示す図である。
図７において、矢印で示したレイアウト部分が、０縮退故障（ｓａ０：Stuck-at ０）の未検出として残されている。
したがって、ネットＡの完全オープン不良（欠陥）に関する不良残存率ＤＬは、以下のａ〜ｃの総和となる。
なお、配線長（第１層）を重み｛ＷＬ（Ｍ１_２）＋ＷＬ（Ｍ１_３）｝とし、配線長（第２層）を重みＷＬ（Ｍ２_２）とし、ヴィア数（第１-２層）を重みｎ（Ｖ１２）とする。
なお、縮退故障モデルの範囲で考えた場合、不良モード−故障モデル対応因子ｃＶＯ＿ｓａ０（０縮退故障）＝１、不良モード−故障モデル対応因子ｃＶＯ＿ｓａ１（１縮退故障）＝０とする。
ａ＝｛ＷＬ（Ｍ１_２）＋ＷＬ（Ｍ１_３）｝×ｆＭＯ×ｃＭＯ_ｓａ０
ｂ＝ＷＬ（Ｍ２_２）×ｆＭＯ×ｃＭＯ_ｓａ０
ｃ＝ｎ（Ｖ１２）×ｆＶＯ×ｃＶＯ＿ｓａ０
ａ＝｛ＷＬ（Ｍ１_２）＋ＷＬ（Ｍ１_３）｝×ｆＭＯ×ｃＭＯ_ｓａ０
ｂ＝ＷＬ（Ｍ２_２）×ｆＭＯ×ｃＭＯ_ｓａ０
ｃ＝ｎ（Ｖ１２）×ｆＶＯ×ｃＶＯ＿ｓａ０
なお、抵抗性オープン不良は、例えば、ヴィアの抵抗性オープンＶＩＡの抵抗分布が取得されていた場合、抵抗の分布と、対象の故障箇所から見える負荷容量、対象の故障を通る静的タイミング解析結果と実際に活性化されている論理パスの（遅延時間の）比を考える必要があり、複雑な表現となる。
また、ブリッジ故障の発生率については、最も簡便には、ある近接距離内の隣接配線対の隣接した配線要素の長さ（隣接配線長）に対して定義すればよい。しかし、より詳細には、不良発生率は隣接距離にも配線層にも依存する。このため、これらの不良発生率の依存を考慮して、隣接配線長、隣接距離、配線層に応じて決まるより詳細な不良発生率を定義することもできる。
ただし、レイアウト情報を抽出する機能を大幅に拡張する必要があり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）も悪化するため、総合的に判断し、実用的な定義を選択することが重要である。
さらに、レイアウト情報の抽出は、基本セル間のレイアウト情報では得られない部分での不良発生に伴う戻入等が存在する。このため、より相関精度を高めるためには、セル内の不良も何らかの形で考慮に入れておくことが望ましい。
例えば、基本セルを構成するレイアウト要素、ｐｏｌｙＳｉ−第１層メタル配線間コンタクト、第１層メタル配線、第１−第２メタル間ＶＩＡ等の不良発生率は、他のセル間配線に利用されるレイアウト要素同様、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）等で定期的にモニタされていることが多い。したがって、これらの情報をセル単位で取得し、適宜利用できるようにすればよい。
上述のようにして、テスト品質指標算出部３ｄは、ＬＳＩに影響を与える不良モードiに対し、ＬＳＩに印加されたテストパターンによる各故障モデルkの検出・未検出情報の疑似未検出故障を除外した未検出故障lと、各未検出故障lに対応付けられた各レイアウト要素量Ｗｉk（ＵＤ、ｌ）と、各不良モードの不良発生率ｆｉｊと、不良モードi−故障モデルk対応因子と、に基づいて、テスト品質指標（不良残存率）ＤＬを以下の式（８）のように算出する。
ＤＬ＝ΣΣΣΣ（i,j,k,l） ｆｉｊ×ｃｉk×Ｗｊk（ＵＤ，ｌ）・・・（８）
ＤＬ：不良残存率
ｆｉｊ：不良モードiのレイアウト要素jに対応する不良発生率（レイアウト要素単位）
ｃｉk：不良モードi−故障モデルkに対応する不良モード−故障モデル対応因子
Ｗｊk（ＵＤ、ｌ）：各故障モデルkの未検出（ＵＤ：ｕｎｄｅｔｅｃｔｅｄ）故障l（疑似未検出故障除外済）に対応付けたレイアウト要素iの重み
ＤＬ＝ΣΣΣΣ（i,j,k,l） ｆｉｊ×ｃｉk×Ｗｊk（ＵＤ，ｌ）・・・（８）
ＤＬ：不良残存率
ｆｉｊ：不良モードiのレイアウト要素jに対応する不良発生率（レイアウト要素単位）
ｃｉk：不良モードi−故障モデルkに対応する不良モード−故障モデル対応因子
Ｗｊk（ＵＤ、ｌ）：各故障モデルkの未検出（ＵＤ：ｕｎｄｅｔｅｃｔｅｄ）故障l（疑似未検出故障除外済）に対応付けたレイアウト要素iの重み
以上、仮レイアウト情報に対する不良残存率の算出の結果、必要なテスト品質指標（不良残存率）である目標値に到達していない場合がある。この場合、重みの大きい未検出故障に対し、テストポイントの自動挿入を行なう（既述のステップＳ８）。これにより、重みの大きい未検出故障を優先的に検出できるようにする。これにより、テスト品質の向上を図る。
例えば、故障にレイアウト要素の重みを付加すると、それぞれの重みがばらつく場合がある。この場合、未検出故障を重みの大きさ順にソート（ｓｏｒｔ）する。そして、例えば、該重みの大きさが上位の未検出故障に対してテストポイントを挿入し（既述のステップＳ８）、ＡＴＰＧによりテストする。これにより、高い確率で不良残存率ＤＬを低下させることができる。
したがって、未検出故障の数よりも少ないテストポイントの挿入によって、効率的に対象とする未検出故障を削減することが可能となる。テストポイントとしては、対象ネットを所望の値に設定する制御ポイントと、対象ネットの値をＬＳＩ外部から観測できるよういする観測ポイントがある。
最も簡単なテストポイントの挿入としては、観測ポイントの自動挿入がある。また、観測ポイントとしては、スキャン動作可能なＦ／Ｆ等があり、対象となるネットをこれに接続する。
なお、観測ポイントを挿入したい複数のネットをＸＯＲ（排他的論理和）ゲート等により一つにまとめた上で、上述のＦ／Ｆに入力したり、ＬＳＩの外部端子で観測できるようにしたりする。これにより、観測ポイント挿入に必要な付加回路を効果的に削減することもできる。
また、各故障モデルの未検出故障毎に重みを算出して重みの大きい順にソートしておき、重みの大きい未検出故障を優先的に検出できるようテストパターンを追加するようにしてもよい。これにより、効率的に不良残存率を低減させ、テストポイント挿入等に拠らずにテスト品質を向上させることもできる。
未検出故障については、例えば、テストパターン発生の対象としやすい機能ブロック単位でまとめる。そして、未検出故障の総重みの大きい機能ブロックから優先的にテストパターンを追加していくようにする。これにより、効率的にテスト品質の向上を図ることができる。
以上、本実施例では、ＬＳＩの複数の不良モードに対し、各レイアウト要素単位の各不良モード検出に有効と見られる複数の故障モデルの未検出故障をそれぞれのレイアウト要素の重みと対応付ける。
これらのレイアウト要素の重みと各不良モードの不良発生率および不良モード-故障モデル対応因子の積を取得し、各未検出故障に対応するレイアウト要素に不良発生率を正確に対応付ける。
そして、それらの積の和をテスト対象回路のテスト品質指標（不良残存率ＤＬ）とする（既述のステップＳ７、式（８））。
これにより、得られたテスト品質指標（不良残存率ＤＬ）は、従来のテスト品質指標よりも、ＬＳＩの対象論理ネット部分の不良に起因する市場不良率（および出荷前システムテスト不良率との和）との相関精度が大きく向上する。
すなわち、故障検出に対して効果的なテストパターンを作成し、テスト品質の向上を図ることができる。
以上のように、本実施例に係る半導体集積回路のテスト品質評価装置および半導体集積回路のテスト品質評価方法によれば、テスト品質の向上を図ることができる。
既述の実施例１では、ＬＳＩの種々の不良モードをカバーできる複数の故障モデルを用いて、各故障モデルで検出と判定したものが、実際に検出される確度をテスト品質指標（不良残存率）の算出において考慮したものである。
したがって、実施例１は、高いテスト品質を達成する場合には有効である。しかし、現実の場合、故障モデルを全ての不良モードに対応できるように定義し、テストパターン発生ツールを開発することは必ずしも容易ではない。そして、限定された故障モデルで対応することになる場合も多い。
この場合、例えば、或る故障モデル（一般的には縮退故障モデル）を仮定したテストで「検出」と判定されても、実際には検出されない他の故障モデルの不良が存在することになり得る。したがって、不良残存率と戻入率等との相関精度を向上するためには、実際には検出されていない該不良の精度よい見積りが必要となる。
そこで、本実施例２においては、「検出」と判定されても、該不良が実際には検出されていない頻度を考慮した不良残存率の算出について説明する。なお、この頻度として、テストパターンによる故障シミュレーションで或る故障が検出可能な場合に、レイアウト要素に発生する他の故障を該故障シミュレーションで見逃す率により定義される、見逃し率を用いる。
「見逃し率」を考慮すると、テスト品質指標（不良残存率）は、例えば、以下の式（９）のように表される。
ＤＬ＝ΣΣΣ（i,j,l）ｆｉｊ×ｃｉ×{ｐｉｊ（ｌ）×Ｗｊ（Ｄ、ｌ）＋Ｗｊ（ＵＤ、ｌ）} ・・・（９）
ＤＬ：不良残存率
ｆｉｊ：不良モードiのレイアウト要素jに対応する不良発生率（レイアウト要素単位）
ｃｉ：不良モードi−ベース故障モデルに対応する不良モード−故障モデル対応因子
ｐｉｊ（ｌ）：「検出」と判定したベース故障（疑似未検出故障除外済）ｌに対応する不良モードｉの不良が見逃される見逃し率
Ｗｊ（Ｄ、ｌ）：ベース故障モデルの検出（Ｄ：ｄｅｔｅｃｔｅｄ）故障l（疑似未検出故障除外済）に対応付けたレイアウト要素ｊの重み
Ｗｊ（ＵＤ、ｌ）： ベース故障モデルの未検出（ＵＤ：ｕｎｄｅｔｅｃｔｅｄ）故障l（疑似未検出故障除外済）に対応付けたレイアウト要素ｊの重み
ＤＬ＝ΣΣΣ（i,j,l）ｆｉｊ×ｃｉ×{ｐｉｊ（ｌ）×Ｗｊ（Ｄ、ｌ）＋Ｗｊ（ＵＤ、ｌ）} ・・・（９）
ＤＬ：不良残存率
ｆｉｊ：不良モードiのレイアウト要素jに対応する不良発生率（レイアウト要素単位）
ｃｉ：不良モードi−ベース故障モデルに対応する不良モード−故障モデル対応因子
ｐｉｊ（ｌ）：「検出」と判定したベース故障（疑似未検出故障除外済）ｌに対応する不良モードｉの不良が見逃される見逃し率
Ｗｊ（Ｄ、ｌ）：ベース故障モデルの検出（Ｄ：ｄｅｔｅｃｔｅｄ）故障l（疑似未検出故障除外済）に対応付けたレイアウト要素ｊの重み
Ｗｊ（ＵＤ、ｌ）： ベース故障モデルの未検出（ＵＤ：ｕｎｄｅｔｅｃｔｅｄ）故障l（疑似未検出故障除外済）に対応付けたレイアウト要素ｊの重み
式（９）に示すように、未検出故障に対応付けた重みＷｉ（ＵＤ、ｌ）に、検出故障に対応づけた重みに見逃し率を乗算した値が加算されている。この点以外は、式（８）と同様である。
なお、式（９）において、見逃し率ｐｉｊ（ｌ）は、主に経験的に取得することになる。なお、この見逃し率は、例えば、データ記憶装置３の故障モデル格納部３ｇに、故障モデルに対応付けて格納されている。
ここで、図８は、実施例２に係る不良残存率を算出する動作の一例を示すフローチャートである。なお、図８のステップＳ１からステップＳ４までのフロー、およびステップＳ７からステップＳ９まえでのフローは、実施例１の図４のフローと同様である。また、本実施例２の半導体集積回路のテスト品質評価装置の構成は、図１に示す半導体集積回路のテスト品質評価装置１００と同様の構成である。
図８に示すように、ステップＳ４の後、疑似未検出故障を識別した故障辞書Ｄ１と該仮レイアウト情報とが、故障−レイアウト情報リンク部３ａに読み込まれる。そして、故障−レイアウト情報リンク部３ａは、指定された故障モデルに対応し、レイアウト情報の所定のレイアウト要素を抽出する。さらに、故障−レイアウト情報リンク部３ａは、指定された故障モデルに対して、論理ネット上に仮定された各故障に重みとして該レイアウト要素を付加する。
すなわち、故障−レイアウト情報リンク部３ａは、指定された故障モデルに対応するテスト対象回路の故障のうち該故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を該未検出故障の重みとして対応付けるとともに、該故障のうち該テストパターンにより検出可能な検出故障に、この検出故障に関連するレイアウト要素を該検出故障の重みとして対応付けて、重み付き検出故障辞書Ｄ２を作成する。
次に、テスト品質指標算出部３ｄは、該見逃し率を該検出故障の重みに乗算した値と該未検出故障の重みの和と、該未検出故障の重みと、レイアウト要素の不良モードと故障モデルとを対応付ける不良モード−故障モデル対応因子と、レイアウト要素単位の不良発生率と、を乗算し、得られた積を該テストパターンによる不良残存率ＤＬとして算出する（ステップＳ６ａ）。
以降のステップは、実施例１の図４のフローと同様である。この図２に示すフローにより、見逃し率を考慮しつつ、実施例１と同様に、不良残存率を目標値以下にし、テスト品質を向上させることができる。
ここで、見逃し率ｐを得る方法について簡単に説明する。図９は、見逃し率ｐと、動作周波数との関係を示す図である。なお、図９において、動作周波数に代えて、回路規模等の他のパラメータを用いてもよい。
具体的には、式（１０）に示す見逃し率ｐを複数製品についてプロットすると、経験的な見逃し率pがプロセス毎に求められる（図９）。見逃し率ｐは、必ずしも１つの値である必要はなく、複数設定してもよい。
p＝｛ＤＬ／ｆ／c −Ｗ（ＵＤ） }／Ｗ（Ｄ）・・・（１０）
p＝｛ＤＬ／ｆ／c −Ｗ（ＵＤ） }／Ｗ（Ｄ）・・・（１０）
例えば、遅延故障が支配的であれば、見逃し率pがｆ（動作周波数）に比例すると見て、周波数の大まかに異なる製品毎に上記のプロットを行なえば、より実際に近い見逃し率を得ることができる。これにより、不良残存率の精度を向上することができる。
なお、より詳細には、式（９）から分かるように、見逃し率ｐと検出されたベース故障に対応するレイアウト要素量Ｗ（Ｄ）は基本的にはベース故障ｌ毎に対応している。このため、Ｗ（Ｄ、ｌ）はある条件に対応したベース故障の集合毎に見逃し率を割り当てるようにしてもよい。
例えば、複数の周波数が混在するＬＳＩでは、個々の周波数のクロックに同期して動作するベース故障に見逃し率を割り当て、低周波数のクロックに同期して動作する部分のベース故障に対しては見逃し率を０にするようにしてもよい。
このようにすることで、より精度の高い不良残存率が得られると期待される。
また、上記では、ベースとなる故障モデルが１種類だけ（縮退故障）の場合について説明したが、勿論、互いに見逃し率を簡単に表現しにくい複数の故障をベースとする場合に拡張することは容易である。
以上、本実施例２では、検出故障に対しても故障モデルの限界から想定される「見逃し率」を定義して、不良残存率（テスト品質指標）ＤＬを求めるようにしている。
このため、既述の従来技術に比べ、各ＬＳＩの市場からの戻入率（または戻入率と出荷前システムテスト不良率の和）と強い相関のあるテスト品質指標（不良残存率）を得ることができる。すなわち、効果的なテストパターン作成、テスト品質向上を実現できるようになる。
また、相関の低下理由を一つのパラメータに纏めて表現することにより、実質的な故障モデルの拡張が簡便かつ効果的にできる。
以上のように、本実施例に係る半導体集積回路のテスト品質評価装置および半導体集積回路のテスト品質評価方法によれば、テスト品質の向上を図ることができる。
１ 入力部
２ 出力部
３ 処理装置
３ａ 故障−レイアウト情報リンク部
３ｂ テストパターン発生部
３ｃ 故障シミュレーション部
３ｄ テスト品質指標算出部
３ｅ レイアウト作成部
３ｆ テストポイント挿入部
３ｇ 判定部
４ データ記憶装置
４ａ 論理接続情報格納部
４ｂ レイアウト情報格納部
４ｃ 不良モード・不良発生率格納部
４ｄ テストパターン格納部
４ｅ 故障検出情報格納部
４ｆ ライブラリ格納部
４ｇ 故障モデル格納部
１００ 半導体集積回路のテスト品質評価装置
２ 出力部
３ 処理装置
３ａ 故障−レイアウト情報リンク部
３ｂ テストパターン発生部
３ｃ 故障シミュレーション部
３ｄ テスト品質指標算出部
３ｅ レイアウト作成部
３ｆ テストポイント挿入部
３ｇ 判定部
４ データ記憶装置
４ａ 論理接続情報格納部
４ｂ レイアウト情報格納部
４ｃ 不良モード・不良発生率格納部
４ｄ テストパターン格納部
４ｅ 故障検出情報格納部
４ｆ ライブラリ格納部
４ｇ 故障モデル格納部
１００ 半導体集積回路のテスト品質評価装置
Claims (5)
- 指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成する故障−レイアウト情報リンク部と、
前記未検出故障の重みと、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の不良発生率と、を乗算し、得られた積を前記テストパターンによる不良残存率として出力するテスト品質指標算出部と、
前記不良残存率が目標値以下であるか否かを判定する判定部と、
前記判定部により前記不良残存率が前記目標値より高いと判定された場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入するテストポイント挿入部と、を備える
ことを特徴とする半導体集積回路のテスト品質評価装置。 - 指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成するとともに、前記故障のうち前記テストパターンにより検出可能な検出故障に、この検出故障に関連するレイアウト要素を前記検出故障の重みとして対応付けて、重み付き検出故障辞書を作成する故障−レイアウト情報リンク部と、
前記テストパターンにより前記故障が検出可能な場合に前記レイアウト要素に発生する他の故障を見逃す率を前記検出故障の重みに乗算した値と前記未検出故障の重みの和と、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の不良発生率と、を乗算し、得られた積を前記テストパターンによる不良残存率として出力するテスト品質指標算出部と、
前記不良残存率が目標値以下であるか否かを判定する判定部と、
前記判定部により前記不良残存率が前記目標値より高いと判定された場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入するテストポイント挿入部と、を備える
ことを特徴とする半導体集積回路のテスト品質評価装置。 - 前記未検出故障には、前記テスト対象回路のシステム動作に関連する故障のみが含まれることを特徴とする請求項１または２に記載の半導体集積回路のテスト品質評価装置。
- 指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成し、
前記未検出故障の重みと、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の前記不良発生率と、を乗算することにより、前記テストパターンによる不良残存率を算出し、
算出された前記不良残存率が目標値以下であるか否かを判定し、
前記不良残存率が前記目標値より高いと判定した場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入する
ことを特徴とする半導体集積回路のテスト品質評価方法。 - 前記未検出故障には、前記テスト対象回路のシステム動作に関連する故障のみが含まれることを特徴とする請求項４に記載の半導体集積回路のテスト品質評価方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008034372A JP4881332B2 (ja) | 2008-02-15 | 2008-02-15 | 半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法 |
| US12/370,128 US7913143B2 (en) | 2008-02-15 | 2009-02-12 | Test quality evaluating and improving system for semiconductor integrated circuit and test quality evaluation and improvement method for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008034372A JP4881332B2 (ja) | 2008-02-15 | 2008-02-15 | 半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009192407A JP2009192407A (ja) | 2009-08-27 |
| JP4881332B2 true JP4881332B2 (ja) | 2012-02-22 |
Family
ID=40956280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008034372A Active JP4881332B2 (ja) | 2008-02-15 | 2008-02-15 | 半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7913143B2 (ja) |
| JP (1) | JP4881332B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919222B1 (ko) * | 2007-09-19 | 2009-09-28 | 한국전자통신연구원 | 테스트 케이스의 성능 평가 방법 및 장치 |
| US7971176B2 (en) * | 2008-03-18 | 2011-06-28 | International Business Machines Corporation | Method for testing integrated circuits |
| JP5075853B2 (ja) * | 2009-02-06 | 2012-11-21 | 株式会社東芝 | ブリッジ故障除去装置およびブリッジ故障除去方法 |
| JP5492429B2 (ja) * | 2009-03-05 | 2014-05-14 | ルネサスエレクトロニクス株式会社 | 回路設計支援装置、回路設計支援方法、プログラム |
| JP2011112434A (ja) * | 2009-11-25 | 2011-06-09 | Renesas Electronics Corp | 論理回路用テストポイント挿入方法、論理回路試験装置 |
| US8806401B1 (en) * | 2013-03-15 | 2014-08-12 | Atrenta, Inc. | System and methods for reasonable functional verification of an integrated circuit design |
| CN109936470A (zh) * | 2017-12-18 | 2019-06-25 | 中国电子科技集团公司第十五研究所 | 一种异常检测方法 |
| CN112015160B (zh) * | 2019-05-31 | 2021-10-22 | 北京新能源汽车股份有限公司 | 一种故障温度确定方法及装置 |
| US11293970B2 (en) * | 2020-01-12 | 2022-04-05 | Kla Corporation | Advanced in-line part average testing |
| US11573873B1 (en) * | 2020-07-21 | 2023-02-07 | Synopsys, Inc. | Adaptive cell-aware test model for circuit diagnosis |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3813757B2 (ja) * | 1999-03-23 | 2006-08-23 | 株式会社東芝 | 重み付き故障検出率評価装置 |
| JP3734392B2 (ja) * | 1999-10-29 | 2006-01-11 | 松下電器産業株式会社 | 半導体集積回路の故障検査方法及びレイアウト方法 |
| JP3851782B2 (ja) * | 2001-03-07 | 2006-11-29 | 株式会社東芝 | 半導体集積回路及びそのテスト方法 |
| JP3833982B2 (ja) * | 2002-10-03 | 2006-10-18 | 株式会社東芝 | テストパターン選択装置、テストパターン選択方法、及びテストパターン選択プログラム |
| JP4322509B2 (ja) * | 2003-01-16 | 2009-09-02 | 株式会社東芝 | 故障検出率算出装置及び故障検出率算出方法 |
| US7302658B2 (en) * | 2003-01-28 | 2007-11-27 | Matsushita Electric Industrial Co., Ltd. | Methods for evaluating quality of test sequences for delay faults and related technology |
| JP2005257654A (ja) * | 2004-02-13 | 2005-09-22 | Handotai Rikougaku Kenkyu Center:Kk | 回路の品質判定方法および品質判定装置、並びに、回路の品質判定プログラムおよび該プログラムを記録した媒体 |
| JP4602004B2 (ja) | 2004-06-22 | 2010-12-22 | 株式会社東芝 | テストパターン作成装置、テストパターン作成方法及びテストパターン作成プログラム |
| JP4723987B2 (ja) * | 2005-11-29 | 2011-07-13 | 株式会社東芝 | 故障検出率算出装置、故障検出率算出方法及び故障検出方法 |
| JP4746432B2 (ja) * | 2006-01-12 | 2011-08-10 | 株式会社東芝 | 故障リスト及びテストパターン作成装置、故障リスト及びテストパターン作成方法、故障リスト作成及び故障検出率算出装置、及び故障リスト作成及び故障検出率算出方法 |
| JP4805792B2 (ja) * | 2006-11-21 | 2011-11-02 | 株式会社東芝 | 遅延故障テスト品質算出装置、遅延故障テスト品質算出方法、及び遅延故障テストパターン発生装置 |
-
2008
- 2008-02-15 JP JP2008034372A patent/JP4881332B2/ja active Active
-
2009
- 2009-02-12 US US12/370,128 patent/US7913143B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009192407A (ja) | 2009-08-27 |
| US20090210764A1 (en) | 2009-08-20 |
| US7913143B2 (en) | 2011-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4881332B2 (ja) | 半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法 | |
| US7406645B2 (en) | Test pattern generating apparatus, method for automatically generating test patterns and computer program product for executing an application for a test pattern generating apparatus | |
| Benware et al. | Impact of multiple-detect test patterns on product quality | |
| Keim et al. | A rapid yield learning flow based on production integrated layout-aware diagnosis | |
| US7308660B2 (en) | Calculation system of fault coverage and calculation method of the same | |
| US7162674B2 (en) | Apparatus for selecting test patterns for logic circuit, computer implemented method for selecting test patterns, and computer program product for controlling a computer system so as to select test patterns | |
| US7600203B2 (en) | Circuit design system and circuit design program | |
| JP2001273160A (ja) | テストパターン選別装置、テストパターン選別方法およびテストパターン選別プログラムを格納したコンピュータ読取り可能な記録媒体 | |
| JP4805792B2 (ja) | 遅延故障テスト品質算出装置、遅延故障テスト品質算出方法、及び遅延故障テストパターン発生装置 | |
| US7765444B2 (en) | Failure diagnosis for logic circuits | |
| US20050182587A1 (en) | Circuit quality evaluation method and apparatus, circuit quality evaluation program, and medium having the program recorded thereon | |
| JP2001127163A (ja) | 半導体集積回路の故障検査方法及びレイアウト方法 | |
| JP5066684B2 (ja) | 生成装置、生成方法、生成方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体 | |
| JP2012018012A (ja) | 故障診断方法、装置及びプログラム | |
| Huang et al. | Advancements in diagnosis driven yield analysis (DDYA): A survey of state-of-the-art scan diagnosis and yield analysis technologies | |
| US8402421B2 (en) | Method and system for subnet defect diagnostics through fault compositing | |
| JP2009047645A (ja) | 故障検査装置及び方法 | |
| JP6070337B2 (ja) | 物理故障解析プログラム、物理故障解析方法および物理故障解析装置 | |
| US8515695B2 (en) | Method and an apparatus for evaluating small delay defect coverage of a test pattern set on an IC | |
| JP2003107138A (ja) | テストパターン選別装置及びテストパターン選別方法 | |
| Al-Terkawi Hasib et al. | Multi-PVT-point analysis and comparison of recent small-delay defect quality metrics | |
| Jang et al. | Delay defect diagnosis methodology using path delay measurements | |
| Liu et al. | Effect of IR-drop on path delay testing using statistical analysis | |
| JP2002269169A (ja) | 回路自動検証装置 | |
| Inuyama et al. | Critical-area-aware test pattern generation and reordering |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111027 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111108 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111202 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4881332 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |