JP4322509B2 - 故障検出率算出装置及び故障検出率算出方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ、特にシステムＬＳＩまたはシステム・オン・チップ（ＳＯＣ）における故障検出率を評価する故障検出率算出装置及び故障検出率算出方法に関するものである。
【０００２】
【従来の技術】
従来、ＬＳＩのテスト品質の評価のために、ＬＳＩ内部の論理構成に対応して故障モデルを仮定し、ＬＳＩのテストのために作成したテストパターンによってそれらの故障がどの程度検出されるかをシミュレーションによって算出し、そのテスト（パターン）の品質を評価（推定）することが行なわれてきた。代表的な故障モデルとして、ＬＳＩ内部の基本セル間の接続配線の一つがＬＳＩの電源電位（ＶＤＤ）または接地電位（ＧＮＤ）に固定されたと考える「ネット縮退故障モデル」がある。仮定した故障総数の内、何個を検出できたかという割合を故障検出率という。この故障モデルは、最も簡単なものの一つであり、故障検出率の算出が容易という大きな利点があり、しかも、市場の不良混入率との相関をある程度良く説明できた。しかしながら、この故障モデルでは、例えば、ＬＳＩ内部の広い範囲に引かれた配線の故障も、ＬＳＩ内部の狭い領域に引かれた配線の故障も同じ１個の故障として扱われてしまうことになるが、実際のデバイスを考えた場合、故障の原因となる欠陥の発生率は互いに異なっているはずであり、従来用いられてきた故障検出率はこうした現実に対応できていなかった。最近の微細化の進んだＬＳＩのプロセスでは、このようなレイアウト要素に強く依存して不良が発生してくる可能性が高く、故障検出率を単純に検出した故障数と仮定された故障の比で表現する従来の技術は大きな問題を抱えていた。
【０００３】
基本的に、接続配線（ネット）は、次の２つの種類に分類することができる：
（i） 基本セルの１つの出力端子と複数の基本セルの入力端子とが接続されるような構成の単方向の接続配線； または、
（ii） 複数の基本セルの出力端子と複数の基本セルの入力端子とが接続されるような構成の単方向及び双方向の接続配線。
【０００４】
また、ＬＳＩやその内部の論理回路における内部ノード等に適当な故障を仮定し、故障シミュレーション技術を用いてＬＳＩの動作をテストするテストパターンが故障をどの程度検出できるかを計算することにより、テストパターンの故障検出率の評価を行う故障モデルとして普及している縮退故障モデルには、「ネット縮退故障モデル」と、「ピン縮退故障モデル」とがある。ネット縮退故障モデルとは、ＬＳＩ内部の各１個の接続配線（内部ノード）が電源電位または接地電位に固定されたと仮定する故障モデルのことである。GND（接地電位、論理０）に固定された故障を「０縮退故障」、VDD（電源電位、論理１）に固定された故障を「１縮退故障」と呼ぶ。また、ピン縮退故障モデルとは、ＬＳＩないしはＬＳＩ内部の基本セルの入力端子及び出力端子(ピン)の各1個が電源電位または接地電位に固定されたと仮定する故障モデルのことであり、GND（接地電位、論理０）に固定された故障を「０縮退故障」、VDD（電源電位、論理１）に固定された故障を「１縮退故障」と呼ぶ。そして、このように内部ノードが“0”又は“１”に固定されるネット縮退故障を仮定故障とする故障シミュレーションは、比較的計算が容易であり、求められた故障検出率がテストパターンを用いて選別を行った後の「良品」に混在する不良品の割合や、ＬＳＩ出荷後の市場で発生する不良率と高い相関を示すことが知られている。したがって、ネット縮退故障を仮定故障とする故障シミュレーションはこれまでの故障シミュレーションにおいて中心的に用いられてきた。
【０００５】
しかし、プロセスが微細になり、例えば最小サイズのヴィア（上下に隣り合うメタル配線を接続するためのコンタクト）がきちんと形成されずにオープン不良となる場合が増加してくるが、ネット縮退故障モデルでは、このようなオープン不良を検出したか否かを判断することができないという問題点があった。即ち、ネット縮退故障モデルの場合、各ネットに対して2個の縮退故障が定義されるだけであるため、各故障が検出された場合に、ネット内の信号経路の何処が活性化され、検出がなされたのかを判断することができず、実際に活性化されなかった経路上の最小サイズのヴィア（以下、最小ヴィア）の不良は検出されないままとなってしまう恐れがある。このため、プロセスの微細化に伴い、ピン縮退故障モデルが次第に利用されるようになってきた。
【０００６】
【特許文献１】
特開２０００−２７６５００号公報
【０００７】
【発明が解決しようとする課題】
双方向信号配線では、一般的に、複数のトライステート・バッファの出力と、この双方向信号配線を入力とする複数の基本セルの端子とが接続されている。ここでトライステート・バッファとは、出力状態として高レベル、低レベルのほかに、高インピーダンス（ハイ・インピーダンス）状態を備えるバッファ回路である。こうした双方向信号配線での信号のやり取りは、常に１個のトライステート・バッファが出力を行い、その他のトライステートバッファの出力は高インピーダンス状態となり、その出力はいずれかの入力端子を経由し信号として伝播するようになっている。従って、例えば、最近普及しはじめたピン縮退故障モデルにおいては、出力から入力への経路を正しく限定しなければ、印加したテストパターンで注目している双方向信号配線のどの程度のレイアウト領域がチェックされているのかを正確に求めることが困難である。しかし、従来の評価装置では、出力から入力への経路を正しく限定することができなかった。
【０００８】
本発明は上述の如き従来の課題を解決するためになされたもので、その目的は、故障に対し適切なレイアウト要素を重みとして付加し、実際の不良発生率と高い相関を有する故障検出率及びテスト品質を達成することができる故障検出率算出装置及び故障検出率算出方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、ＬＳＩのレイアウト情報及びゲートネットデータを取得するデータ取得部と、レイアウト情報及びゲートネットデータからレイアウト全体について基本セルの入出力端子の接続状況を解析しレイアウト要素情報として抽出すると共に未検出の故障リストを作成するレイアウト解析・故障リンク部と、故障リストに対し故障シミュレーションないしは自動テストパターン発生を実行し、検出・未検出故障リストを作成する故障検出部と、レイアウト解析・故障リンク部はレイアウト情報とゲートネットデータと検出・未検出故障リストに基づき、故障・レイアウト要素情報リンクファイルを作成し、故障レイアウト要素情報リンクファイルに基づき、検出・未検出故障リストの故障に対して対応するレイアウト要素情報を重みとして付加する重み計算部とを有する故障検出率算出装置としたことである。
【００１０】
本発明の第１の特徴に係る故障検出率算出装置では、故障に対し適切なレイアウト要素を重みとして付加し、実際の不良発生率と高い相関を有する故障検出率を達成する故障検出率算出装置を提供することができる。
【００１１】
本発明の第２の特徴は、ＬＳＩのレイアウト情報及びゲートネットデータを取得し、レイアウト情報及びゲートネットデータからレイアウト全体について基本セルの入出力端子の接続状況を解析しレイアウト要素情報として抽出し、故障リストを作成し、故障リストの故障に対し故障シミュレーションないしは自動テストパターン発生を行って検出・未検出故障リストを作成し、レイアウト情報及びゲートネットデータと、検出・未検出故障リストから故障・レイアウト要素情報リンクファイルを作成し、検出故障または未検出故障に対応するレイアウト要素を重みとして付加する故障検出率算出方法としたことである。
【００１２】
本発明の第２の特徴に係る故障検出率算出方法では、故障に対し適切なレイアウト要素を重みとして付加し、実際の不良発生率と高い相関を有する故障検出率を達成する故障検出率算出方法を提供することができる。
【００１３】
【発明の実施の形態】
次に、図面を参照して、本発明の実施形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１４】
（第1の実施形態）
本発明の第1の実施形態に係る故障検出率算出装置１は、入力装置３１、出力装置３２、補助記憶装置３３、主記憶装置３４ 、処理装置（ＣＰＵ）２、データ記憶装置３により構成されている。
【００１５】
処理装置２は、データ取得部４、レイアウト解析・故障リンク部５、故障検出部６、及び重み計算部７により構成されている。データ取得部４は、データ記憶装置３からレイアウト情報及びＬＳＩのゲートネット等のデータを取得する。このレイアウト情報は、レイアウトパターン情報、配線接続情報、配線要素（直線）の両端部の位置情報（座標）、ヴィアの位置情報（座標）、場合によっては、さらに、配線長及びヴィア数等から構成される。レイアウト解析・故障リンク部５は、取得したレイアウト情報およびＬＳＩのゲートネットに基づきレイアウト全体について基本セルの入力端子及び出力端子の接続状況を解析するとともに、故障リストを作成する。また、レイアウト情報とＬＳＩのゲートネットと故障検出部６からの出力である検出・未検出故障リストに基づいて故障・レイアウト要素情報リンクファイルの作成を行う。故障検出部６は、レイアウト解析・故障リンク部５において抽出（仮定）した故障に対し、故障シミュレーションないしはＡＴＰＧを実行して検出または未検出の情報を取得する（検出・未検出故障リストを作成する）。特に双方向信号に関する故障については、検出された時刻の情報を含んでいるようにする。重み計算部７は、レイアウト解析・故障リンク部５が出力する故障・レイアウト要素情報リンクファイルに基づき、故障検出部６により検出された故障または未検出の故障に対応するレイアウト要素を「重み」として付加する。
【００１６】
レイアウト解析・故障リンク部５は、図２に示すように、配線情報抽出部５ａ、パス抽出部５ｂ、故障リスト作成部５ｃ、故障リンク部５ｄ、同時刻検出情報抽出部５ｅにより構成されている。配線情報抽出部５ａは、データ取得部４で取得したレイアウト情報とＬＳＩのゲートネットデータから基本セルの入出力端子情報も含めた配線情報を抽出する。パス抽出部５ｂは、データ取得部４で取得したレイアウト情報とＬＳＩのゲートネットデータから、基本セル間（基本セルの出力端子から基本セルの入力端子）を接続するパスを抽出する。パスという情報が必要なのは故障の伝播・検出がパスを経由に行われるためであり、たとえば、ＬＳＩが機能的な動作を行うファンクションテストのパターンを用いて故障シミュレーションを実行した場合、あるサイクルで活性化された経路（パス）を通って伝播した故障は、図７に示すように、バッファＴ２（Ａ）から基本セルＣ５（Ｂ）への結果は基本セルＣ５（Ｂ）（に対応して設けられた記憶領域）又は基本セルＣ５（Ｂ）を経由して他の基本セル（に対応して設けられた記憶領域）に一旦格納される。この格納された結果が、後のある時刻においてチップ外に読み出されることが確認されると、バッファＴ２（Ａ）の出力端子に仮定された故障ｆ１及び基本セルＢの入力端子に仮定された故障ｆ２は、同時刻に検出されることとなる。故障リスト作成部５ｃは、データ記憶装置３に格納されている基本セル外部情報、基本セル間レイアウト情報、及びゲートネットから故障リストを作成する。故障リンク部５ｄは、データ記憶装置３に格納されている基本セル外部情報、基本セル間レイアウト情報、ゲートネット、及び故障検出部６の出力である故障シミュレーションまたはＡＴＰＧ実行後の故障リスト、即ち、単方向信号検出・未検出故障リスト４６及び双方向信号検出・未検出故障リスト４７とをリンク指示データに基づきリンクして単方向信号及び双方向信号別に故障・レイアウト要素情報リンクファイルを生成する。同時刻検出情報抽出部５ｅは、入力端子と出力端子に仮定された故障が同時刻に検出された対応するパスが活性化され、故障が検出された情報を故障検出部６の出力である双方向信号検出未検出故障リストから抽出する。
【００１７】
重み計算部７は、総レイアウト要素算出部７ａおよび重み算出部７ｂより構成されている。総レイアウト要素算出部７ａは、接続配線の総レイアウト要素を算出する。重み算出部７ｂは、故障・レイアウト要素情報リンクファイルの内容に基づき、配線長重み付き故障検出率４８ａ及び未検出故障リスト４８ｂ、最小ヴィア数重み付き故障検出率４９ａ及び未検出故障リスト４９ｂ、基本セル面積重み付き故障検出率５０ａ及び未検出故障リスト５０ｂ、最適バランス重み付き故障検出率５１ａ及び未検出故障リスト５１ｂ等からなる重み付きピン縮退故障検出率および重み付き未検出故障リストを算出する。
【００１８】
尚、処理装置２には、図示を省略したデータベース管理手段及び入出力管理手段が備えられている。そして、データ記憶装置３との入出力が必要な場合は、このデータベース管理手段を介して必要なファイルの格納場所を探し、ファイルの読み出し・書き込み処理が行われる。また、処理装置２への入出力が必要な場合は、この入出力管理手段を介して入力装置３１から入力を受けたり、出力装置３２、補助記憶装置３３等への出力を行う。なお、データ記憶装置３は、適宜補助記憶装置３３に含まれる構成になっていても良い。
【００１９】
図３に示すように、データ記憶装置３は、基本セル外部情報４０、基本セル間レイアウト情報４１、ゲートネット４２、ライブラリ・メモリモデル４３、テストパターン４４、故障リスト５４、リンク条件指示データ４５、単方向信号検出・未検出故障リスト４６、双方向信号検出・未検出故障リスト４７、単方向信号故障・レイアウト要素情報リンクファイル５２、双方向信号故障・レイアウト要素情報リンクファイル５３、配線長重み付き故障検出率４８ａ及び未検出故障リスト４８ｂ、最小ヴィア数重み付き故障検出率４９ａ及び未検出故障リスト４９ｂ、基本セル面積重み付き故障検出率５０ａ及び未検出故障リスト５０ｂ、最適バランス重み付き故障検出率５１ａ及び未検出故障リスト５１ｂ等の情報を格納する。
入力装置３１は、キーボード、マウス、ＯＣＲ等の認識装置、イメージスキャナ等の図形入力装置、音声認識装置等の特殊入力装置などにより、出力装置３２は、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置、インクジェットプリンタ、レーザープリンタなどの印刷装置等によりそれぞれ構成される。そして、図示を省略した入出力制御装置（入出力インタフェース）は、これらの入力装置３１、出力装置３２、補助記憶装置３３、あるいはＣＤ−ＲＯＭ、ＭＯ、フレキシブルディスクなどの記憶装置の読み取り装置等を処理装置２につなぐインタフェースである。データの流れから見ると、入出力制御装置は、入力装置３１、出力装置３２、補助記憶装置３３、外部記憶装置の読み取り装置と主記憶装置３４とのインタフェースとなる。主記憶装置３４には、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、処理装置２において実行されるプログラムを格納しているプログラム記憶装置等として機能する。ＲＡＭは、処理装置２におけるプログラムやプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。尚、本発明の第１の実施形態に係る故障検出率算出装置では、信号配線に関連する故障を選択的に指定して、複数回数の検出情報を保持する故障シミュレータ及び自動テストパターン発生装置（ＡＴＰＧ）を有する。
【００２０】
ここで、図４を参照し、本発明の第1の実施形態に係る故障検出率算出装置１において用いられるＬＳＩの接続配線構成の一例について説明する。図４に示すように、本発明の第1の実施形態に係る故障検出率算出装置１において用いられるＬＳＩは、第１基本セルＣ１、第２基本セルＣ２、第３基本セルＣ３、第４基本セルＣ４、出力端子(pin)P1_1、入力端子（pin)P2_2、P1_3、P2_4、メタル配線M1_1、M1_2、M2_1、M2_2、M3_2、M2_3、M1_3、M3_3、M2_4、及び最小ヴィア（VIA）V12_1、V23_1、V23_2、V32_1、V32_2、V21_1とを少なくとも有している。出力端子P1_1、入力端子P2_2、P1_3、P2_4と第１〜第４基本セルＣ１〜Ｃ４は、メタル配線M1_1、M1_2、M2_1、M2_2、M3_2、M2_3、M1_3、M3_3、M2_4により接続される。そして、ＬＳＩを接続配線（ネット）の集合体と見做し、個々の接続配線に対してどのような基本セルと入力端子及び出力端子が接続されているのかを表現することができる。
【００２１】
図４では、「<C|P|M|V><Layer>(<Layer>)_<通し番号>」といった表記法に従ってレイアウト要素を表現している。ここで、「C」は基本セル、「P」は端子（ピン）、「M」はメタル配線、「V」はヴィア（最小サイズのもの）を意味する。「<Layer>」はメタル配線の層（下部から1,2,3,…層）を示す。ヴィアの場合の<Layer><Layer>は、ヴィアがPATHの方向に沿ってメタル配線のどの2層を接続しているかを示す。例えば、図４に示す「P1_1」は、パスの第１層（<Layer>）の第１番目を意味する。
【００２２】
ここで、図４の詳細な見方の一例として、例えば、図４に示す破線の矢印によって示されているパス（ＰＡＴＨ＿３）は、レイアウト解析・故障リンク部５においてレイアウトツールが出力したレイアウト情報等に基づき、次のような形式で抽出される： “ＰＡＴＨ＿３： Ｐ１＿１ （／ｘｘ／ｙｙ／Ｕ１２／Ａ），Ｍ１＿１， Ｖ１２＿１， Ｍ２＿１， Ｖ２１＿１， Ｍ３＿２， Ｖ３２＿１， Ｍ２＿３， Ｖ２１＿１， Ｍ１＿３， Ｐ１＿３（／ｘｙ／ｚｚ／Ｕ３２１／Ｄ）”。また、ネットに接続される入力端子及び出力端子（ｐｉｎ）についての情報は、例えばＰ１＿３の場合次のような形式で抽出される：“Ｐ１＿３： ／ｘｙ／ｚｚ／Ｕ３２１， Ｄ， ＦＦ１， ｓａ０， ＨＤ，ｉｎ”。ここで、「／ｘｘ／ｚｚ／Ｕ３２１」はインスタンス名、「Ｄ」は端子名、「ＦＦ１」は基本セル名、「ｓａ０」は仮定故障、「ＨＤ」は検出情報（ｈａｒｄ ｄｅｔｅｃｔｅｄ ｅｔｃ．）、「ｉｎ」は入出力の区別を表している。また、メタル配線（Ｍ２＿１等）の図面上の長さは、“Ｍ２＿１： ５６６ ； ”といった形式で抽出される。ここで、「５６６」は、メタル配線Ｍ２＿１の長さを表している。
【００２３】
このように、上述したパス（PATH）表現はパスに沿った信号経路を忠実に再現しており、出力端（即ち基本セルの入力端子P1_3）に仮定された故障が検出となった場合、レイアウト情報等から抽出したデータを用いて、検出された故障に対応するレイアウト重みを計算できるようになっている。これらのパス表現では、検出されたパスに対応するメタル配線長と、（最小）ヴィア の数およびパスに出力端子が接続されている基本セルの面積をそれぞれ算出できる。検出された故障が複数ある場合は、複数のパスのレイアウト重みを加え合わせる必要があるが、既に加えられた要素は重複して加算されないようにする。以上のように、本発明により、ピン縮退故障モデルにおいて、基本セルの１つの出力端子と複数の基本セルの入力端子とが接続されるような構成の単方向の接続配線(基本セルの１つの出力端子と複数の基本セルの入力端子とが接続されるような構成の単方向の接続配線のようなタイプ)に対応するレイアウト要素は自然に各故障に重みとして付加できる。
【００２４】
一方、複数の基本セルの出力端子と複数の基本セルの入力端子とが接続されるような構成の双方向の接続配線（複数の基本セルの出力端子と複数の基本セルの入力端子とが接続されるような構成の双方向の接続配線のようなタイプ）については、従来の手法の組合せでは検出された故障が伝播したパスを明確に決定できず、結果的にきちんとしたレイアウトの重みを付加することができなかった。そこで、複数の基本セルの出力端子と複数の基本セルの入力端子とが接続されるような構成の双方向の接続配線についてもこうしたパスを明確に決定することができ、結果的にきちんとしたレイアウトの重みを付加することができる本発明の第1の実施形態に係る故障検出率算出方法について図５〜図９を参照し説明する。
【００２５】
まず、本発明の第1の実施形態に係る故障検出率算出方法の処理手順の流れについて図５を参照し説明する。
【００２６】
（ａ）図５のステップＳ１１において、図１のデータ取得部は、データ記憶装置３からレイアウトデータおよびＬＳＩのゲートネットデータを取得する。そして、ステップＳ１２において、図１のレイアウト解析・故障リンク部５は、取得したレイアウトデータおよびＬＳＩのゲートネットからレイアウト全体を解析し、入力端子及び出力端子の接続関係、パス、配線接続関係、配線長、ヴィア数等からなるレイアウト要素データを抽出する。
【００２７】
（ｂ）次に、ステップＳ１３において、故障検出部６は、ピン縮退故障シミュレーション等を行い、検出・未検出故障リストを作成する。そして、ステップＳ１４において、レイアウト解析・故障リンク部５は、ステップＳ１２で抽出されたレイアウト要素データとステップＳ１３で作成された検出・未検出故障リストをリンクし、故障・レイアウト要素情報リンクファイルを作成する。そして、ステップＳ１５において、重み計算部７は、上記リンクファイルに基づき、ピン縮退故障シミュレーションの結果検出された故障に対応する基本セルの入力端子に相当するパスを覆うレイアウト領域又はレイアウト要素を検出されたレイアウト重みとして加算する。このとき、他の入力端子に対応する故障が検出された場合は、既に加算されたレイアウト領域またはレイアウト要素以外の新たに検出された部分だけを加算するようにする。これを全ての検出された故障について行い、検出故障の総レイアウト要素量を求め、総レイアウト要素算出部７ａにおいて求めた総レイアウト要素量で除算し、レイアウト重み付き故障検出率を求める。また、未検出故障にレイアウト要素の重みを付けた重み付き未検出故障リストの作成も行う。
【００２８】
ここで、図６を参照し、図５のステップＳ１４におけるレイアウト重みを計算する方法の詳細について説明する。
【００２９】
（ａ）まず、ステップＳ１０１において、接続配線の出力数が１つか否かを判断する。接続配線の出力数が複数、即ち双方向信号配線、である場合はステップＳ１０６の処理へ進む。接続配線の出力数が１つ、即ち単方向信号配線、である場合は、ステップＳ１０２の処理へ進む。
【００３０】
（ｂ）ステップＳ１０２において、１つ目の検出された故障であるか否かが判断される。１つ目の検出故障である場合は、ステップＳ１０３において、配線長及びヴィア数等からなるレイアウト要素を加算する。ステップＳ１０２において、２つ目以降の検出故障であると判断された場合は、ステップＳ１０４において新たに加わるレイアウト要素のみを加算する。そして、ステップＳ１０５において、次の検出故障があるか否かを判断する。次の検出故障が存在する場合は、ステップＳ１０２の処理へ戻りステップＳ１０２からステップＳ１０５までの処理を繰り返す。次の検出故障がない場合は、ステップＳ１１０の処理へ進み、接続配線の検出故障に対応する総レイアウト要素を求める。
【００３１】
（ｃ）ステップＳ１０１において、接続配線の出力数が複数であり、接続配線が双方向信号配線である場合、ステップＳ１０６において、双方向信号線用の故障・レイアウト要素情報リンクファイルから同時刻検出情報を取得する。そして、活性化されて故障が検出されたパスが存在する場合、双方向信号配線上において該当するレイアウト領域またはレイアウト要素を検出したものとみなす。
【００３２】
（ｄ）具体的には、ステップＳ１０７において、１つ目の検出されたパスか否かを判断する。（パスには、同一のレイアウト要素で０縮退故障に対応するものと１縮退故障に対応するものの２個がある。）１つ目の検出パスの場合は、ステップＳ１０８において、検出したものとみなされたレイアウト領域またはレイアウト要素を重みとして加算する。２つ目以降の検出パスの場合は、ステップＳ１０９において、新たに加わった領域のみ重みとして加算する。
【００３３】
（ｅ）そして、ステップＳ１１１において、検出された故障に対する接続配線の総レイアウト要素を求める。そして、最終的にステップＳ１０１からステップＳ１１４までの処理で得られた結果を全ての接続配線（ネット）について加算し、総レイアウト要素算出部７ａで求めた各総レイアウト要素で割り、配線長重み付き故障検出率、ヴィア重み付き故障検出率、基本セル面積重み付き故障検出率等からなるレイアウト重み付き故障検出率を以下の公式に基づき算出する：
配線重み付き故障検出率をη₁、検出された故障に対応する配線長をl_d、対象となる総配線長をl₀、
η₁ = l_d / l_o ・・・(1)
ヴィア重み付き故障検出率をη₂とし、検出された故障に対応するヴィア数をn_dとし、対象となるヴィア数をn₀として、
η₂ = n_d / n₀ ・・・(2)
基本セル面積重み付き故障検出率をη₃、検出された故障に対応する基本セル面積をS_d、対象となる基本セル総面積をS₀とし、
η₃ = S_d / S₀ ・・・(3)
なお、これらのレイアウト要素の相対的な重みをプロセス情報等に基づき適当に仮定し「最適バランス」重み付き故障検出率を求めることもできる。なお、ステップＳ１１２において、接続配線毎に未検出故障に対応するレイアウト要素を求めるようになっており、この結果は重み付き未検出故障リストとして出力される。
【００３４】
ＬＳＩ内部のフリップフロップやラッチをスキャン化することを前提とするＡＴＰＧでは、実質的にＬＳＩを組合せ回路と等価になるようにしてテストパターンを発生しており、個々のテストパターンに対して検出される故障がリストアップされるようになっているため、その中から各パスに対応する始点・終点が同時に検出状況になったかどうかを調べ、該当すれば、そのパスに対応するレイアウト要素を加算するようにする。重複加算を防ぐように注意する点と、別途、対象となっている接続配線の総レイアウト要素を求める点については、故障シミュレーション（ファンクションテストパターン）を用いる場合と同じである。
【００３５】
上述した故障シミュレーション、ＡＴＰＧのいずれの場合にも、テストパターンによって双方向信号配線（ネット）上のレイアウト領域を実際にどれだけ覆うことができたかについては、各ピン縮退故障を従来のように１回検出しただけで対象故障から除外してしまうという処理をしてはならず、複数回の検出情報が取得できるようにしておく必要がある。これは、従来の故障シミュレータ、ＡＴＰＧではＣＰＵ時間の節約のため、複数回数検出を行う機能がない場合が多いため、少なくとも双方向信号配線に接続される端子に仮定される故障については、複数回数の検出状況をレポートできるような機能を持たせるようにする。回数については無制限であることが望ましいが、ＣＰＵ時間とのトレードオフを考えると、一定の制限（例えば１０回程度）を設けても良い。但し、制限を設けるにあたり、同一のパスの検出は重複してカウントしないといった工夫が必要となる。これに関し、たとえば双方向信号配線上に定義される全てのパスを抽出しておき、故障シミュレータ、ＡＴＰＧツールにこうしたパス又はパスの始点及び終点で定義される故障の組としての検出を認識することができる機能を付加しても良い。
【００３６】
（具体例）
ここで、上述してきた本発明の第１の実施形態に係る故障検出率算出装置方法を具体的に用いた例を図８及び図９を用いて説明する。
【００３７】
（ａ）まず、故障シミュレーション実行前に単方向信号に関する故障か双方向信号に関する故障かを区別するために、図８のステップＳ１２１において、図３のデータ記憶装置３に格納された基本セル間レイアウト情報４１、基本セル外部情報４０、ゲートネット４２から故障リストを単方向信号、双方向信号別に作成する。ここで、基本セル外部情報４０とは、基本セルの外枠の座標や入力端子及び出力端子名、座標等の情報である。
【００３８】
（ｂ）次に、ステップＳ１２２において、ステップＳ１２１で生成された故障リストと、ゲートネット４２、ライブラリ・メモリモデル４３、テストパターン４４を用いて故障シミュレーションを実行する。故障シミュレーションを実行した結果を単方向信号、双方向信号別に単方向信号検出・未検出故障リスト４６及び双方向信号検出・未検出故障リスト４７としてそれぞれ出力する。
【００３９】
（ｃ）ステップＳ１２３において、リンク条件指示データ４５に基づき、単方向信号検出・未検出故障リスト４６及び双方向信号検出・未検出故障リスト４７と、基本セル外部情報４０、基本セル間レイアウト情報４１、ゲートネット４２とをリンクして単方向信号及び双方向信号別に故障・レイアウト要素情報リンクファイル（単方向信号故障・レイアウト要素情報リンクファイル５２、双方向信号故障・レイアウト要素情報リンクファイル５３）を作成する。
【００４０】
（ｄ）次に、ステップＳ１２４において、単方向信号故障・レイアウト要素情報リンクファイル５２及び双方向信号故障・レイアウト要素情報リンクファイル５３に基づき、重み付きピン縮退故障検出率（配線長重み付き故障検出率４８ａ、最小ヴィア数重み付き故障検出率４９ａ、基本セル面積重み付き故障検出率５０ａ、最適バランス重み付き故障検出率５１ａ等）を算出する。
【００４１】
尚、ステップＳ１２２における故障シミュレーションがＡＴＰＧである場合は、図９のステップＳ１２５に示すように、ゲートネット４２、ライブラリ・メモリモデル４３、及び故障リストに基づき、単方向信号検出・未検出故障リスト４６、双方向信号検出・未検出故障リスト４７の他に、テストパターン４４が自動的に生成され、テスト回路を含むゲートネット４２が出力される。その他のステップＳ１２１、Ｓ１２３、Ｓ１２４における処理についてはステップＳ１２２において故障シミュレーションを行う場合と同様である。
【００４２】
本発明の第１の実施形態に係る故障検出率算出装置は、複数の基本セル出力端子に接続されてなる信号配線の各々において、基本セルの出力に仮定された故障と、基本セルの入力に仮定された故障とをグループとして抽出し、故障シミュレーションを実行して各グループ内で同時刻に検出された出力故障と入力故障とをペアとして、出力から入力までのレイアウト上の経路（パス）を実際に検出したとみなすことにより、故障に対し適切なレイアウト要素を重みとして付加することを実現し、実際の不良発生率と高い相関を有する故障検出率算出装置を提供することができる。また、ＡＴＰＧを実施し、同一のテストパターンで検出された複数の基本セル出力端子に接続された各信号配線の出力故障と入力故障とをペアとして、出力から入力までのレイアウト上の経路を実際に検出したとみなすことにより、故障に対し適切なレイアウト要素を重みとして付加することを実現し、実際の不良発生率と高い相関を有する故障検出率算出装置を提供することができる。
【００４３】
本発明の第１の実施形態に係る故障検出率算出方法では、各ネットに対し、レイアウトデータとＬＳＩのゲートネットデータからネットに出力端子が接続された基本セルの出力端子から、ネットに入力端子が接続された基本セルの入力端子に至るパスを抽出しておき、ピン縮退故障シミュレーションの結果、検出された故障に対応するパス（単方向信号の場合は、基本セルの入力端子で決まる）が覆うレイアウト領域ないしはレイアウト要素を検出されたレイアウト重みとして加算するようにする。他のパスに対応する故障が検出された場合は、既に加算されたレイアウト領域またはレイアウト要素以外の新たに検出された部分だけを加算するようにする。従って、本発明の第１の実施形態に係る故障検出率算出方法を用いることにより、故障シミュレーションの結果を参照しつつ、自然に検出されたレイアウト重みを算出することができ、予め個々の故障に対して共通部分、非共通部分を考慮したレイアウト重みの煩雑な定義を行う必要がなくなる。
【００４４】
（第２の実施形態）
今後、微細プロセスでは、ＬＳＩの規模の増大に伴い、基本セル間の配線数及び配線長が著しく増大し、メタル配線層数も１０層以上のものが出てくるため、基本セル間のレイアウト要素抽出の重要度が高くなってくるため、本発明の第１の実施形態においては、基本セル内部に発生し得る不良については特に触れていなかった。一方、基本セル内部でも、トランジスタのソース・ドレイン間におけるショート等、素子レベルの不良が増加する可能性がある。従来のネット縮退故障でも検出可能ではあるが、ヴィアのオープン不良等への対応と、一般に故障シミュレーションやＡＴＰＧは長いＣＰＵ時間が必要であることを考慮した場合、２種類（ネット、pin）の縮退故障モデルで実行することは合理的ではない。そこで、基本セル内の情報もpin故障モデルで扱うことができる本発明の第２の実施形態に係る故障検出率算出装置及び故障検出率算出方法について説明する。
【００４５】
本発明の第２の実施形態に係る故障検出率算出装置は、図１に示す本発明の第１の実施形態で説明したように、入力装置３１、出力装置３２、補助記憶装置３３、主記憶装置３４ 、処理装置２、データ記憶装置３により構成されている。そして、処理装置２は、データ取得部４、レイアウト解析・故障リンク部５、故障検出部６、重み計算部７により構成されている。そして、図１０に示すように、レイアウト解析・故障リンク部５は、配線情報抽出部５ａ、パス抽出部５ｂ、故障リスト作成部５ｃ、故障リンク部５ｄ、同時刻検出情報抽出部５ｅ、レイアウト要素情報抽出部５ｆにより構成されており、レイアウト要素情報抽出部５ｆを更に有する点において、本発明の第１の実施形態における処理装置２と異なるほか、故障リンク部５ｄ及びデータ記憶装置３についても若干異なる。図１２に示すように、レイアウト要素情報抽出部５ｆは、基本セル詳細レイアウトデータから基本セルレイアウト要素情報を抽出し、出力する。故障リンク部５ｄは、データ記憶装置３に格納されている基本セル外部情報、基本セル間レイアウト情報、ゲートネット、故障シミュレーションまたはＡＴＰＧ実行後の故障リスト及び基本セルレイアウトと、単方向信号検出・未検出故障リスト４６及び双方向信号検出・未検出故障リストとをリンク条件指示データに基づきリンクして単方向信号及び双方向信号別に故障・レイアウト要素情報リンクファイルを生成する。
【００４６】
図１１に示すように、本発明の第２の実施形態に係るデータ記憶装置３は、基本セル外部情報４０、基本セル間レイアウト情報４１、ゲートネット４２、ライブラリ・メモリモデル４３、テストパターン４４、故障リスト５４、リンク条件指示データ４５、単方向信号検出・未検出故障リスト４６、双方向信号検出・未検出故障リスト４７、単方向信号故障・レイアウト要素情報リンクファイル５２、双方向信号故障・レイアウト要素情報リンクファイル５３、配線長重み付き故障検出率４８ａ及び未検出故障リスト４８ｂ、最小ヴィア数重み付き故障検出率４９ａ及び未検出故障リスト４９ｂ、基本セル面積重み付き故障検出率５０ａ及び未検出故障リスト５０ｂ、最適バランス重み付き故障検出率５１ａ及び未検出故障リスト５１ｂのほか、基本セル詳細レイアウトデータ５５及び基本セルレイアウト要素情報５６等の情報を格納する
図１２〜図１４（ｂ）を参照し、本発明の第２の実施形態に係る故障検出率算出方法について説明する。
【００４７】
（ａ）まず、ステップＳ２０１において、基本セル詳細レイアウトデータ５５からレイアウト要素を抽出し、基本セルに関するレイアウト要素重み情報として基本セルレイアウト要素情報５６を生成する。
【００４８】
（ｂ）次に、ステップＳ２０２において、基本セル外部情報４０、基本セル間レイアウト情報４１、ゲートネット４２から故障リストを単方向信号、双方向信号別に作成する。
【００４９】
（ｃ）次に、ステップＳ２０３において、ステップＳ２０２で生成された故障リストと、ゲートネット４２、ライブラリ・メモリモデル４３、テストパターン４４を用いて故障シミュレーションを実行する。故障シミュレーションを実行した結果を単方向信号、双方向信号別に単方向信号検出・未検出故障リスト４６及び双方向信号検出・未検出故障リスト４７としてそれぞれ出力する。
【００５０】
（ｄ）次に、ステップＳ２０４において、基本セルレイアウト要素情報５６、リンク条件指示データ４５、基本セル外部情報４０、基本セル間レイアウト情報４１、ゲートネット４２と、単方向信号検出・未検出故障リスト４６及び双方向信号検出・未検出故障リスト４７とをリンクして単方向信号及び双方向信号別に故障・レイアウト要素情報リンクファイル（単方向信号故障・レイアウト要素情報リンクファイル５２、双方向信号故障・レイアウト要素情報リンクファイル５３）を作成する。
【００５１】
（ｅ）次に、ステップＳ２０５において、単方向信号故障・レイアウト要素情報リンクファイル５２及び双方向信号故障・レイアウト要素情報リンクファイル５３に基づき、重み付きピン縮退故障検出率（配線長重み付き故障検出率４８ａ、最小ヴィア数重み付き故障検出率４９ａ、基本セル面積重み付き故障検出率５０ａ、最適バランス重み付き故障検出率５１ａ等）を算出する。
【００５２】
尚、ステップＳ２０３における故障シミュレーションがＡＴＰＧである場合は、図１３のステップＳ２０５に示すように、ゲートネット４２、ライブラリ・メモリモデル４３、及び故障リストに基づき、単方向信号検出・未検出故障リスト４６、双方向信号検出・未検出故障リスト４７の他に、テストパターン４４が自動的に生成され、テスト回路を含むゲートネット４２が出力される。その他のステップＳ２０１、Ｓ２０２、Ｓ２０４、Ｓ２０５における処理についてはステップＳ２０３において故障シミュレーションを行う場合と同様である。
【００５３】
一般に、基本セル内部については、自動配置配線ツールは必要な情報を有していないため、基本セルについては、実際の詳細なレイアウトデータ(GDS2等)からレイアウトパラメータ抽出ツールを用いて、各端子から基本セルの内部を見た際における接続配線長及び最小コンタクト数を抽出し、さらに、出力端子については、基本セルの面積をレイアウト重みとして付加する。この場合、基本セルに複数の出力を有する基本セルに関しては、面積情報を「（共通部分）＋（個別部分）」として持たせるようにする。
【００５４】
たとえば、図１４（ａ）に示すように、基本セルの複数の出力端子に関する回路部分が違いに重複している場合、ラッチ回路はクロックトインバータ１５１と、データ保持用の内部ループを形成するクロックトインバータ１５２と、インバータ１５３と、出力インバータ１５４、１５５から構成される。なお、ＣＬＫ及びＣＬＫＶは互いに位相の反転したクロック信号であり、クロックトインバータは矢印で示した入力信号が“１”の時インバータとして動作し、“０”の時ｈｉ−Ｚ出力を行う。
【００５５】
このとき、出力端子Ｑ、ＱＮに対応するレイアウト領域は、基本的には破線１５６、１５７で囲まれた領域と定義するのが適当ではないかとみられるが、この場合には、前記出力端子Ｑ、ＱＮに共通なレイアウト領域１５８が存在することに注意しなければならない。
【００５６】
すなわち、出力端子Ｑ、ＱＮに対応するレイアウト領域は、基本的には破線１５６、１５７で囲まれた領域と定義すれば、両者に共通なレイアウト領域５８が二重に数えられることとなり不都合が生じる。
【００５７】
この状況を一般化したものを図１４（ｂ）に示す。入力端子Ａ１〜Ａ４、出力端子Ｚ１〜Ｚ５を備える基本セル１６０において、レイアウト領域１６６は全ての出力端子に共通なレイアウト領域であり、レイアウト領域１６１〜１６５は出力端子Ｚ１〜Ｚ５に個別に対応するレイアウト領域である。
【００５８】
出力端子Ｚ１〜Ｚ５のいずれかに関する故障が検出された場合、レイアウト関連パラメータは共通なレイアウト領域１６６と、その故障に個別のレイアウト領域とから抽出し、その後、他の出力端子に関する故障が検出されれば、レイアウト関連パラメータは前記他の出力端子に個別なレイアウト部分から抽出されるようにしなければならない。さらに、他の出力端子に関する故障が検出された場合も同様である。
【００５９】
このような切り分け方は、共通なレイアウト領域１６６からの重複抽出を避けるための方法であるが、ソフト処理上は各出力端子に関連する領域を求めておき、故障シミュレーションの結果に応じて対応する最終的なレイアウト領域を求めるようにすれば特に不都合は生じない。
【００６０】
テスト対象のＬＳＩに仮定された故障を列挙した故障リスト内において、ピン縮退故障は、インスタンス名として全て個別に区別できるようになっている基本セルと、その入力端子及び出力端子との組合せで表現されるため、面積重みの計算処理は、順に実行していき、インスタンス名として最初に出てきたインスタンス名に伴う故障（０／１縮退故障は区別必要）が検出の場合のみ「（共通部分）＋（個別部分）」を加え、その後同じインスタンス名で別の出力端子に仮定された故障が検出となったら、（個別部分）の値だけを加算する必要がある。
【００６１】
従って、本発明の第２の実施形態に係る故障検出率算出装置及び故障検出率算出方法では、基本セル内部の情報について、実際のレイアウトベースデータ（GDS2等）から必要なレイアウト要素を抽出して、基本セルに関するレイアウト重み情報ファイルとして有しておき、基本セル間で抽出したレイアウト要素と組合わせてレイアウト重みを追加することにより、テスト対象ＬＳＩに対しピン縮退故障で対応可能な主要不良に対する重み付き故障検出率と（重み付き）未検出故障を得ることができる。
【００６２】
本発明の第１及び第２の実施形態に係る故障検出率算出装置及び故障検出率算出方法によれば、ＬＳＩのチップ上の広い領域に存在する双方向信号配線において、レイアウトと正確にリンクした検出情報が得られることになり、実際の不良発生率との高い相関が得られる結果、不良混入率を高い精度で制御できるようになり、未検出故障について、どの故障から優先的に検出し、どの程度まで検出するようテストパターンを追加すれば良いのかが明確となるため、要求されるテスト品質を得るまでのテストパターン開発の効率が向上し最適化される。
【００６３】
（その他の実施形態）
上記のように、本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面は、この発明を限定するものであると理解すべきではない。この開示から、当業者には様々な代替実施の形態、及び実施例が明らかとなろう。
【００６４】
なお、本発明の第１及び第２の実施形態においては、故障検出部６は処理装置２の内部に構成されているよう示したが、処理装置２或いは故障検出率算出装置１の外部に接続されても良いことは勿論である。
【００６５】
本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。従って、本発明の技術的な範囲は上記説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６６】
【発明の効果】
本発明によれば、故障に対し適切なレイアウト要素を重みとして付加し、実際の不良発生率と高い相関を有する故障検出率及びテスト品質を達成することができる故障検出率算出装置及び故障検出率算出方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る故障検出率算出装置の構成を示すブロック図である。
【図２】図２（ａ）は、図１に示すレイアウト解析・故障リンク部５の詳細な構成を示すブロック図であり、図２（ｂ）は、重み計算部７の詳細な構成を示すブロック図である。
【図３】図１に示すデータ記憶装置３の詳細なデータ構造を示すブロック図である。
【図４】本発明の第１の実施形態に係るレイアウト要素の一例を示す。
【図５】本発明の第１の実施形態に係る故障検出率算出方法の処理手順を示すフロー図である。
【図６】図６のステップＳ１５におけるレイアウト重みの計算方法の詳細な処理手順を示すフロー図である。
【図７】本発明の第１の実施形態に係る双方向配線の一例を示す図である。
【図８】本発明の第１の実施形態に係る故障検出率算出方法の具体的な処理手順を示すフロー図（その１）である。
【図９】本発明の第１の実施形態に係る故障検出率算出方法の具体的な処理手順を示すフロー図（その２）である。
【図１０】本発明の第２の実施形態に係るレイアウト解析・故障リンク部５の詳細な構成を示すブロック図である。
【図１１】本発明の第２の実施形態に係るデータ記憶装置３の詳細なデータ構造を示すブロック図である。
【図１２】本発明の第２の実施形態に係る故障検出率算出方法の具体的な処理手順を示すフロー図（その１）である。
【図１３】本発明の第２の実施形態に係る故障検出率算出方法の具体的な処理手順を示すフロー図（その２）である。
【図１４】複数の出力端子に対応するレイアウト領域が重複する場合を示す図であって、図１４（ａ）はラッチ回路を示す図であり、図１４（ｂ）はレイアウト領域が重複する場合を一般化して示す図である。
【符号の説明】
１ 故障検出率算出装置
２ 処理装置
３ データ記憶装置
４ データ取得部
５ レイアウト解析・故障リンク部
５ａ 配線情報抽出部
５ｂ パス抽出部
５ｃ 故障リスト作成部
５ｄ 故障リンク部
５ｅ 同時刻検出情報抽出部
５ｆ レイアウト要素情報抽出部
６ 故障検出部
７ 重み計算部
７ａ 総レイアウト要素算出部
７ｂ 重み算出部
３１ 入力装置
３２ 出力装置
３３ 補助記憶装置
３４ 主記憶装置
４０ 基本セル外部情報
４１ 基本セル間レイアウト情報
４２ ゲートネット
４３ メモリモデル
４４ テストパターン
４５ リンク条件指示データ
４６ 単方向信号検出・未検出故障リスト
４７ 双方向信号検出・未検出故障リスト
４８ 配線長重み付き
４８ａ 故障検出率
４８ｂ 未検出故障
４９ 最小ヴィア数重み付き
４９ａ 故障検出率
４９ｂ 未検出故障
５０ 基本セル面積重み付き
５０ａ 故障検出率
５０ｂ 未検出故障
５１ 最適バランス重み付き
５１ａ 故障検出率
５１ｂ 未検出故障
５２ 単方向信号故障・レイアウト要素情報リンクファイル
５３ 双方向信号故障・レイアウト要素情報リンクファイル
５４ 故障リスト
５５ 基本セル詳細レイアウトデータ
５６ 基本セルレイアウト要素情報
５８ レイアウト領域
１５１、１５２ クロックトインバータ
１５３ インバータ
１５４、１５５ 出力インバータ
１５６ 破線
１５８、１６１〜１６６ レイアウト領域
１６０ 基本セル
Ａ１〜Ａ４ 入力端子
Ｂ 基本セル
Ｃ１ 第１基本セル
Ｃ１ 第４基本セル
Ｃ２ 第２基本セル
Ｃ３ 第３基本セル
Ｃ４ 第４基本セル
Ｃ５ 基本セル
ＬＳＩ システム
ＬＳＩ テスト対象
Ｍ１ メタル配線
Ｐ１、Ｑ、Ｚ１〜Ｚ５ 出力端子
Ｐ２ 入力端子
Ｔ２ バッファ
ｆ１、ｆ２ 故障

Claims (16)

1. ＬＳＩのレイアウト情報及びゲートネットデータを取得するデータ取得部と、
   前記レイアウト情報及び前記ゲートネットデータからレイアウト全体について基本セルの入出力端子の接続状況を解析しレイアウト要素情報として抽出すると共に前記ゲートネットデータから故障リストを作成するレイアウト解析・故障リンク部と、
   前記故障リストに対し故障シミュレーションないしは自動テストパターン発生を実行し、検出・未検出故障リストを作成する故障検出部と、
   前記レイアウト解析・故障リンク部は、前記レイアウト情報とゲートネットデータと検出・未検出故障リストに基づき、故障・レイアウト要素情報リンクファイルを作成し、前記故障レイアウト要素情報リンクファイルに基づき、前記検出・未検出故障リストの故障に対して対応する、各ゲートネットに接続されたセルの出力端子から、接続先のセルの入力端子までの前記レイアウト要素情報を前記入力端子に仮定された縮退故障への重みとして付加する重み計算部と、前記レイアウト情報及び前記ゲートネットデータから、前記ＬＳＩ内の信号接続情報であり、前記各ゲートネットに接続される基本セル、マイクロセルの出力端子及び入力端子情報を取得するために用いられる接続配線情報を抽出する配線情報抽出部と、前記レイアウト情報及び前記ゲートネットデータから基本セル間を接続するパスを抽出するパス抽出部と、前記レイアウト情報及び前記ゲートネットデータから故障リストを作成する故障リスト作成部と、前記レイアウト情報及びゲートネットデータと、前記検出・未検出故障リストとをリンクして故障レイアウト要素情報リンクファイルを生成する故障リンク部と、前記入力端子と前記出力端子に仮定された故障が同時刻に検出された情報を前記故障検出部からの前記検出・未検出故障リストに基づき抽出する同時刻検出情報抽出部とを備え、
   前記重み計算部は、前記接続配線の総レイアウト要素を算出する総レイアウト要素算出部と、前記故障レイアウト要素情報リンクファイルに基づき前記総レイアウト要素を分母とする検出故障の重み付きピン縮退故障検出率を算出し、重み付き未検出故障リストを作成する重み算出部とを備え、
   前記重み算出部は、更に前記抽出されたパス情報と前記同時刻に検出された情報を用いて、前記縮退故障への重みを算出する
   ことを特徴とする故障検出率算出装置。
2. 前記重み算出部は、更に前記同時刻に検出された情報を用いて、前記縮退故障への重みを算出することを特徴とする請求項１記載の故障検出率算出装置。
3. 前記重み付きピン縮退検出率及び重み付き未検出故障リストは、
   配線長重み付き故障検出率及び配線長重み付き未検出故障リストと、
   ヴィア数重み付き故障検出率及びヴィア数重み付き未検出故障リストと、
   基本セル面積重み付き故障検出率及び基本セル面積重み付き未検出故障リストと、
   バランス重み付き故障検出率及びバランス重み付き未検出故障リスト
   とを備えることを特徴とする請求項１記載の故障検出率算出装置。
4. 前記配線長重み付き故障検出率は、検出された故障に対応する配線長を対象となる総配線長で割ることにより算出することを特徴とする請求項３記載の故障検出率算出装置。
5. 前記ヴィア重み付き故障検出率は、検出された故障に対応するヴィア数を対象となるヴィア数で割ることにより算出することを特徴とする請求項３記載の故障検出率算出装置。
6. 前記基本セル面積重み付き故障検出率は、検出された故障に対応する基本セル面積を対象となる基本セルの総面積で割ることにより算出することを特徴とする請求項３記載の故障検出率算出装置。
7. 前記故障検出部は、故障シミュレーションまたは自動テストパターン発生装置のいずれか１を少なくとも有することを特徴とする請求項１記載の故障検出率算出装置。
8. 前記重み計算部は、基本セル及びセル間配線により構成された接続情報よりセル内のマスク設計に必要なレイアウト情報から基本セルレイアウト要素情報を抽出するレイアウト要素抽出部を更に有することを特徴とする請求項１記載の故障検出率算出装置。
9. ＬＳＩのレイアウト情報及びゲートネットデータを取得し、
   前記レイアウト情報及びゲートネットデータからレイアウト全体について基本セルの入出力端子の接続状況を解析しレイアウト要素情報として抽出し、前記ゲートネットデータから故障リストを作成し、
   前記故障リストの故障に対し故障シミュレーションないしは自動テストパターン発生を行って検出・未検出故障リストを作成し、
   前記レイアウト解析し、故障とリンクさせるステップは、前記レイアウト情報及び前記ゲートネットデータと、前記検出・未検出故障リストから故障・レイアウト要素情報リンクファイルを作成し、前記検出故障または未検出故障に対応する、各ゲートネットに接続されたセルの出力端子から、接続先のセルの入力端子までのレイアウト要素を前記入力端子に仮定された縮退故障への重みとして付加し、前記レイアウト情報及び前記ゲートネットデータから前記基本セルの前記入力端子及び前記出力端子も含め接続配線情報を抽出し、前記レイアウト情報及び前記ゲートネットデータから基本セル間を接続するパスを抽出し、前記レイアウト情報及び前記ゲートネットデータから故障リストを作成し、前記レイアウト情報及び前記ゲートネットデータと前記検出・未検出故障リストとをリンクして故障レイアウト要素情報リンクファイルを生成し、前記入力端子と前記出力端子に仮定された故障が同時刻に検出された情報を前記検出・未検出故障リストから抽出し、
   前記重みとして付加するステップは、前記接続配線の総レイアウト要素を算出し、前記故障レイアウト要素情報リンクファイルに基づき、前記検出された故障または検出された故障に対応してパスが活性化されると、対応するレイアウト領域およびレイアウト要素を前記入力端子または前記出力端子に加えることを繰り返し、前記総レイアウト要素を分母とする重み付きピン縮退検出率を算出すると共に、重み付き未検出故障リストを作成し、
   前記重み付きピン縮退検出率を算出すると共に、重み付き未検出故障リストを作成するステップは、更に前記抽出されたパス情報と前記同時刻に検出された情報を用いて、前記縮退故障への重みを算出する
   ことを特徴とする故障検出率算出方法。
10. 前記重み付き未検出故障リストを作成するステップは、更に前記抽出されたパス情報と前記同時刻に検出された情報を用いて、前記縮退故障への重みを算出することを特徴とする請求項９に記載の故障検出率算出方法。
11. 前記重み付きピン縮退検出率及び重み付き未検出故障リストは、
    配線長重み付き故障検出率及び配線長重み付き未検出故障リストと、
    ヴィア数重み付き故障検出率及びヴィア数重み付き未検出故障リストと、
    基本セル面積重み付き故障検出率及び基本セル面積重み付き未検出故障リストと、
    バランス重み付き故障検出率及びバランス重み付き未検出故障リスト
    のいずれかであることを特徴とする請求項９記載の故障検出率算出方法。
12. 前記配線重み付き故障検出率は、検出された故障に対応する配線長を対象となる総配線長で割ることにより算出することを特徴とする請求項１１記載の故障検出率算出方法。
13. 前記ヴィア重み付き故障検出率は、検出された故障に対応するヴィア数を対象となるヴィア数で割ることにより算出することを特徴とする請求項１１記載の故障検出率算出方法。
14. 前記基本セル面積重み付き故障検出率は、検出された故障に対応する基本セル面積を対象となる基本セルの総面積で割ることにより算出することを特徴とする請求項１１記載の故障検出率算出方法。
15. 前記故障箇所を検出するステップは、故障シミュレーションまたは自動テストパターン発生により前記故障箇所を検出することを特徴とする請求項９記載の故障検出率算出方法。
16. 前記重みとして付加するステップは、前記レイアウト情報から基本セルレイアウト要素情報を抽出するステップを更に有することを特徴とする請求項９記載の故障検出率算出方法。

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