CN100410953C - 错误位置识别方法以及结合纯逻辑与物理布局信息的系统 - Google Patents

错误位置识别方法以及结合纯逻辑与物理布局信息的系统 Download PDF

Info

Publication number
CN100410953C
CN100410953C CNB2006100676518A CN200610067651A CN100410953C CN 100410953 C CN100410953 C CN 100410953C CN B2006100676518 A CNB2006100676518 A CN B2006100676518A CN 200610067651 A CN200610067651 A CN 200610067651A CN 100410953 C CN100410953 C CN 100410953C
Authority
CN
China
Prior art keywords
layout
integrated circuit
error section
information
physical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006100676518A
Other languages
English (en)
Other versions
CN1897002A (zh
Inventor
郭峰铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1897002A publication Critical patent/CN1897002A/zh
Application granted granted Critical
Publication of CN100410953C publication Critical patent/CN100410953C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

一种错误位置识别方法以及结合纯逻辑与物理布局信息的系统，适用于集成电路制造公司不需通过布局对线路图验证工具就可识别位于集成电路中的物理错误位置。该方法包括以下步骤：通过至少一个测试向量测试集成电路以识别集成电路中的错误部分；通过测试向量产生错误部分的分级信息；通过分级信息与平面布置图报告之间的关系来识别集成电路的布局中的错误部分的物理位置；从布局数据库中取得关于错误部分的物理位置的布线路径的布局信息。本发明提供一种不需要通过任何验证信息就可识别并指出IC错误位置的方法以缩短IC制造的回复时间。

Description

错误位置识别方法以及结合纯逻辑与物理布局信息的系统
技术领域
本发明涉及一种半导体集成电路芯片设计与制造，特别涉及一种不需通过任何布局对线路图验证工具就可识别并指出IC中错误部分的方法。
背景技术
新一代的IC制造非常耗费时间、人力以及大量财力(costly endeavor)。IC制造可分为IC设计/验证阶段以及IC工艺/测试阶段。以前，许多集成器件制造公司(integrated device manufacturers，IDMs)使用自己的公司的工厂以及制造设施(fabrication facilities，fabs)设计并制造新的IC。然而，由于建构以及操作制造设施的成本不断的增加，许多这类的集成元件制造公司将制造设施淘汰，并且通过单一厂商(pure play)代工来制造设计好的IC。这些公司被称为无晶片(fabless)IC公司。代工厂使用制造设施中内建的工艺，将许多无晶片IC公司所设计的IC制造出来。
这样的情况对于无晶片商业模式来说具有下列好处。例如，设立无晶片IC公司仅需要适度的投资计算机辅助设计(computer aided design，CAD)系统即可。一般来说，现今技术的制造设施的花费超过2亿美金。因此无晶片IC公司可符合经济效益的制造IC。而晶片IC公司可致力于最佳利用晶片面积的技术、产品定义、设计以及发展。
虽然无晶片商业模式(business model)具有许多的优点，但也具有一些缺点。例如，将无晶片IC公司或是IDM的设计信息传送至电路制造公司的过程是非常复杂的。电路制造公司需要取得所有相关的(pertinent)工艺、测试以及疑难排解的信息，以快速的解决技术上的问题并且缩短回复时间(turnaround time)。尽管电路制造公司期望取得所有设计相关的信息，事实上无晶片IC公司仅向电路制造公司提供最少量必要的信息，以保护设计信息的知识产权。
同样的，无晶片IC公司或是IDM通常在将设计信息传送至电路制造公司制造之前，会通过布局对线路图(layout versus schematic，LVS)工具来验证整个IC设计。LVS测试为IC设计中不可缺少的步骤，用以验证逻辑检视(示意图或电路网表(netlist))对物理检视(布局或屏蔽多边形(masking polygon))的一致性。CAD供货商提供无晶片IC公司许多LVS工具组。因此，无晶片IC公司或是IDM可使用自己挑选的LVS工具，对整个IC设计执行验证步骤。接着无晶片IC公司或是IDM通过由LVS验证步骤所产生的结果数据库(resultant database)将逻辑电路网表信息连接至IC的物理布局数据库。
现今的深亚微米(deep sub-micron)几何IC，例如系统芯片(system on chip，SOC)设计，包括超过一百万个栅极以及许多的功能区块(functional block)(例如静态随机存取内存、锁相回路以及模拟转换器等)。这样一来，现今IC的LVS验证需要庞大的计算资源、很长的测试时间以及技术资源来执行验证程序。
由于LVS的执行结果信息是无晶片IC公司的知识产权，因此电路制造公司无法取得LVS验证结果。电路制造公司仅能取得有限的掩模工具(masktooling)信息(物理检视)。同样的，由于知识产权的因素，电路制造公司也无法取得设计IC所产生的完整的电路网表信息。
因此，电路制造公司所期望的IC制造的技术是在IC制造后提供一种不需要通过任何LVS验证信息就可识别并指出IC错误位置的方法以缩短IC制造的回复时间。
发明内容
有鉴于此，本发明提供一种不需通过布局对线路图验证工具就可识别位于集成电路中的物理错误位置的方法与系统。根据本发明一实施例，错误位置识别方法包括下列步骤：通过至少一个测试向量测试集成电路以识别集成电路中的错误部分；通过测试向量产生错误部分的分级信息；通过分级信息与平面布置图报告之间的关系来识别集成电路的布局中的错误部分的物理位置；从布局数据库中取得关于错误部分的物理位置的布线路径的布局信息。
本发明所述的错误位置识别方法，其中通过所述测试向量测试所述集成电路的步骤还包括以下步骤：将所述测试向量输入所述集成电路；以及输出代表所述测试向量的至少一个错误周期的测试数据记录。
本发明所述的错误位置识别方法，其中产生所述错误部分的分级信息的步骤包括通过自动测试向量产生程序从所述测试数据记录中取得所述分级信息；其中所述分级信息为接脚路径，不需通过坐标就可指出栅极的预定部分；其中所述平面布置图报告为物理设计交换格式、图书馆交换格式以及设计交换格式的其中之一；其中识别所述集成电路的布局中的错误部分的物理位置的步骤还包括搜寻所述平面布置图报告中对应于所述接脚路径的所述错误部分的坐标；以及其中所述布局数据库包括GDS II格式的至少一个文件。
本发明所述的错误位置识别方法，其中所述取得的布局信息包括：检索所述布局数据库以取得所述对应坐标；产生单元列表，包括边界遮蔽所述坐标的多个单元；根据所述分级信息从所述单元列表中挑选包括所述错误部分的标准单元；以及产生在所述集成电路的布局中关于所述错误部分的布线路径。
本发明所述的错误位置识别方法，还包括通过扫描电子显微镜验证位于所述集成电路中物理位置的错误部分。
本发明一种结合纯逻辑信息与物理布局信息的系统，适用于不需通过布局对线路图验证工具的集成电路，该系统包括：测试器，通过至少一个测试向量测试所述集成电路以识别所述集成电路中的错误部分；诊断单元，通过所述测试向量产生所述错误部分的分级信息；以及布局编辑器，通过所述分级信息与平面布置图报告之间的关系来识别所述集成电路的布局中所述错误部分的物理位置，并且从布局数据库中取得有关所述错误部分的物理位置的布线路径的布局信息。
本发明所述的结合纯逻辑信息与物理布局信息的系统，其中所述测试器输出代表所述测试向量的至少一个错误周期的测试数据记录。
本发明所述的结合纯逻辑信息与物理布局信息的系统，其中所述诊断单元与自动测试向量产生程序一同安装，以从所述测试数据记录中取得所述分级信息。
本发明所述的结合纯逻辑信息与物理布局信息的系统，其中所述分级信息为接脚路径，所述接脚路径不需通过坐标就可指出栅极的预定部分；其中所述诊断单元搜寻所述平面布置图报告，以产生有关所述接脚路径的所述错误部分的坐标；其中所述平面布置图报告为物理设计交换格式、图书馆交换格式以及设计交换格式的其中之一；以及其中所述布局数据库包括至少一个GDS II格式的文件。
本发明所述一种错误位置识别方法，适用于集成电路制造公司不需通过布局对线路图验证工具就可识别位于集成电路中的物理错误位置，该方法包括以下步骤：通过至少一个测试向量测试所述集成电路以识别所述集成电路中的错误部分；通过所述测试向量产生所述错误部分的分级信息；通过所述分级信息与平面布置图报告之间的关系来识别所述集成电路的布局中的所述错误部分的物理位置的坐标；检索布局数据库以取得所述物理位置的所述坐标；产生单元列表，包括边界遮蔽所述坐标的多个单元；根据所述分级信息从所述单元列表中挑选标准单元；识别所述标准单元中的所述错误部分；以及产生有关所述集成电路的布局中的所述错误部分的布线路径的布局信息。
附图说明
图1显示无晶片IC公司或IDM所使用的传统IC设计流程。
图2显示介于无晶片IC公司与电路制造公司之间的传统IC制造的文件流程。
图3显示电路制造公司所使用的传统IC制造以及测试步骤流程。
图4显示根据本发明一实施例所述的电路制造公司所使用的IC制造以及测试步骤流程。
图5显示根据本发明一实施例所述的电路制造公司用以识别IC中物理错误位置的系统。
图6显示根据本发明一实施例所述的电路制造公司用以识别IC中物理错误位置的方法的流程图。
图7显示根据本发明上述实施例所述的步骤的详细流程图。
其中，附图标记说明如下：
100～集成电路设计流程  102～集成电路设计步骤
104～集成电路设计验证步骤
106、218、404、602、604、606、608、610～步骤
702、704、706、708、710～步骤
200～文件流程
202、204～群组          206～集成电路布局图标数据库
208～制造/测试步骤      210～错误诊断步骤
212～测试程序           214～自动测试向量产生数据库
216～电路网表
300、400～集成电路制造与测试步骤流程
402～扫描诊断测试步骤  500～系统
502～测试器            504～扫描测试数据记录
506～诊断单元          508～诊断程序
510～布局数据库        512～可程序化布局编辑器
514～SEM               600、700～流程图
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图作详细说明如下：
实施例：
图1显示无晶片IC公司或IDM所使用的传统IC设计流程100。IC设计流程100通常可分为IC设计步骤102以及IC设计验证步骤104。在IC设计步骤102中，首先将IC设计规格(specification)合成为高级软件语言，例如硬件描述语言(hardware description language，HDL)。电路网表的产生对应于通过CAD工具产生用于IC的布局的IC电路设计。平面布置图(floor plan)显示IC中起始于沿着电压源与接地点的物理电路布局。执行芯片与封装的柔性检查是为了确保所有必要的电子布线(electrical routing)都可以实现。平面布置图可储存为物理设计交换格式(physical design exchange format，PDEF)的文件格式。布局及布线(place and route)步骤决定元件的位置、电子布线以及通路(via)的位置。对IC芯片与封装执行静态时序分析(static timing analysis，STA)是用以确保适当的时序、布线以及最小的电子迁移(electrical migration，EM)效应。许多的Vt栅极漏电流效应尽可能被解析(analyze)并且降低。此外，必要时，芯片的IR下降以及去耦合电容会被解析(analyze)并且修正。另外，会执行功率电子迁移修正。
当完成IC设计初始化程序后，接着开始对整个IC设计执行验证步骤102。在无晶片IC公司或是IDM将设计信息传送至电路制造公司制造IC之前，通过LVS工具验证整个IC设计。LVS测试为IC设计中不可缺少的步骤，用以验证逻辑检视(示意图或电路网表)与物理检视(布局或屏蔽多边)之间的一致性。CAD供货商提供无晶片IC公司许多LVS工具组。因此，无晶片IC公司或是IDM可使用自己挑选的LVS工具，对整个IC设计执行验证步骤。接着无晶片IC公司或是IDM通过由LVS验证步骤所产生的结果数据库(resultant database)，将逻辑电路网表信息连接至IC的物理布局数据库。对现今的IC而言，需要庞大的计算资源、很长的测试时间以及技术资源来执行LVS验证程序。在一般的IC设计流程100中，当完成LVS测试后，步骤106将IC的设计信息传送至电路制造公司以制造IC。
图2是显示在传统IC工艺中，介于无晶片IC公司与电路制造公司之间的文件流程(documentation flow)200。群组202表示由无晶片IC公司所产生的数据库，而群组204表示电路制造公司操作时所使用的信息。无晶片IC公司或是IDM执行布局及布线步骤后会产生GDSII格式的IC布局图标数据库206使用于制造/测试步骤208以及错误诊断步骤210。电路制造公司在制造/测试步骤208以及错误诊断步骤210时使用测试程序212。自动测试向量产生(Auto Test Pattern Generation，ATPG)数据库214提供IC设计中用以产生高错误涵盖测试向量(high fault coverage test pattern)时所需的测试向量，测试向量也可使用于错误诊断步骤210。电路网表216代表作为一组说明库(library-specific)单元的IC设计及其内部连接的原文(textual)文件。电路网表216通常为无晶片IC公司的知识产权，因此电路网表216信息并不会传送至电路设计公司。然而，用以代表电路网表的PDEF文件在传统IC设计流程100中，可由平面布置图软件所产生，并且可传送至电路制造公司以在IC诊断时使用。在步骤218中储存由错误诊断步骤210所产生在布局图中的错误电路以及位置。必须注意的是，诊断步骤210仅提供例如以扫描式电子显微镜(scanning electron microscope，SEM)、透射电子显微镜(transmission electronmicroscope，TEM)以及Emmi格式所显示物理错误的图片。
图3显示电路制造公司所使用的传统IC制造与测试步骤流程300。IC设计在设计步骤102完成，并产生电路制造公司所需要的数据库。接着，在IC设计验证步骤104执行LVS验证测试，因此对照物理设计(例如物理检视)来验证电路设计(例如逻辑检视)。接着IC制造与测试所需要的设计数据库文件(design database documentation)会在步骤106传送到电路制造公司。传送至电路制造公司的设计数据库文件一般包括GDSII DB、测试程序、ATPG向量(pattern)以及PDEF文件。在制造/测试步骤208中，电路制造公司通过这些数据库来制造并测试IC。在制造/测试步骤208中通过执行错误诊断步骤210来识别发生错误(fail)的装置并且指出错误的装置与发生错误的位置。传统诊断测试使用无晶片IC公司所传送的一般数据库(GDSII DB、ATPG以及PDEF)以及LVS数据结果来识别在步骤218中发生错误的位置并且将错误隔离。如上所述，LVS测试是非常耗费时间、计算机资源以及劳力的。需要LVS测试结果的电路诊断测试对装置的回复时间具有显著的负面影响。
图4是显示根据本发明一实施例所述的电路制造公司所使用的新一代的IC工艺以及测试步骤流程400。在测试步骤流程400中，扫描诊断测试步骤402使用许多的ATPG测试向量(test pattern)与扫描测试数据记录、GDSII文件以及PDEF文件的关联性来识别并且指出IC错误的位置。由于新的IC工艺以及测试步骤流程400并不会使用LVS测试结果来隔离IC测试的错误(error)，因此可明显的降低装置的回复时间。在电路制造公司错误诊断的操作中，并不需要LVS测试结果。
新一代的IC工艺以及测试步骤流程400使用IC设计步骤102。电路制造公司可通过执行IC设计验证步骤104以诊断测试。之后，在步骤404时在IC设计步骤102期间所产生的数据库直接传送至电路制造公司。在执行制造/测试步骤208后就完成整个流程。
当在制造/测试步骤208发生装置错误时，以扫描诊断测试步骤402取代图3所示的传统错误诊断步骤210。扫描诊断测试步骤402是将ATPG向量(pattern)配合制造/测试步骤208所产生的扫描测试数据记录以及GDS II文件以及PDEF文件来识别并指出在步骤218中发生错误的装置的位置。
图5显示根据本发明一实施例所述的电路制造公司所使用的系统500，不需要LVS测试结果就可识别IC中的物理错误位置。将IC置放在测试器502中测试，以识别IC中发生错误的部分。预先设定的测试向量(predetermined pattern)输入至IC中，以产生代表关于至少一个IC接脚的测试向量的错误周期的扫描测试数据记录504。错误的IC在安装诊断程序508(例如自动测试向量产生程序)的诊断单元506中诊断。诊断单元506从扫描测试数据记录中取得关于错误部分的分级(hierarchical)信息。例如，安装ATPG程序的诊断单元506不需通过坐标(coordinate)就可产生接脚路径(一种分级信息)，例如TP/NAND2/A，其中TP代表某种区块，NAND2代表某种栅极，而A代表某种连接接口(port)。
接下来，分级信息传送至由布局数据库(layout database)510所支持的可程序化布局编辑器512。可程序化布局编辑器512包括例如平面布置图报告(report)以及多边形布局信息(polygonal layout information)。平面布置图可以物理设计交换格式、图书馆交换格式(Library exchange format，LEF)或是设计交换格式(design exchange format，DEF)的文件格式储存，但并非限定为以上格式。错误部分在电路布局中的物理位置通过平面布置图报告来识别，平面布置图报告可识别出错误部分的相对坐标(TP_Xxxxx_Yyyyy)。例如，上述坐标会被插入由ATPG程序所产生的接脚路径TP/NAND2_X_Y/A。
接下来，可程序化布局编辑器512用于检索(traverse)布局数据库510，以取得关于IC中错误部分的物理布线的布局信息。数据库检索是通过施加语法(apply syntax)至可程序化布局编辑器512的编译器，以取得特定的布局信息，例如单元名称、单元边界、多边形坐标以及文字等。代表几何数据串流的布局信息可以GDS II格式储存。第一次布局数据库检索是通过平面布置图报告产生指定的(specified)X/Y坐标。产生单元列表，指出哪些单元的边界遮盖这些指定的X/Y坐标。位于单元列表中的标准单元根据分级信息而被挑选出，用以指出错误部分的位置。产生关于错误部分的布线路径以及相关的信息，例如文字以及多边形坐标。最后，错误位置通过执行SEM 514来验证并以图像方式显示(pictorially)。接下来，可采取用以解决设计议题的改善的行动。
图6显示根据本发明实施例所述的流程图600，显示不需通过LVS验证工具就可识别IC中错误部分的方法。在步骤602中，IC通过至少一个测试向量的测试来识别IC中的错误部分。测试步骤可通过将测试向量输入IC中，并且输出关于IC的至少一个接脚的测试向量的至少一个错误周期的测试数据记录。在步骤604中通过测试向量产生错误部分的分级信息。根据本发明一实施例，可通过自动测试向量产生(ATGP)程序而取得分级信息，这样一来不需通过坐标就可具体指出栅极的预定连接端口的接脚路径。在步骤606中，通过分级信息与平面布置图报告之间的关系来识别IC布局中错误部分的物理位置。搜寻平面布置图报告以找出对应接脚路径的坐标。在步骤608中，从布局数据库中取得关于错误部分的物理位置的布线路径的信息。在步骤610中通过例如扫描电子显微镜(scan electron microscopy)来指出IC中错误部分的物理位置。
图7所示的流程图700是显示图6的步骤608的详细步骤。在步骤702中，通过检索布局数据库以找出布局中物理位置的坐标。在步骤704中，单元边界遮盖物理位置的坐标的单元产生于单元列表中。这些单元包括简单的NAND、NOR栅极以至复杂的DEF单元。在步骤706中，根据分级信息从单元列表中挑选标准单元。在步骤708中，识别标准单元中的错误部分。在步骤710中，产生有关布局中错误部分的布线信息。
本发明公开在IC工艺后不需通过具有财产权的(proprietary)LVS验证工具就可识别并且指出IC错误的方法。本发明也允许电路制造公司将布局(物理检视)中原始设计(design primitive)(逻辑检视)中有影响的部分(测试错误的部分)与来自无晶片IC公司的有限的信息结合，以达到保护知识产权但又可以降低电路制造公司的IC制造回复时间的效果。
以上为根据本发明所述的较佳实施例。必须说明的是，本发明提供了许多可应用的发明概念，所公开的特定实施例仅是说明达到以及使用本发明的特定方式，不可用以限制本发明的范围。
本发明虽以较佳实施例公开如上，然其并非用以限定本发明的范围，任何熟悉本领域的技术人员，在不脱离本发明的精神的范围内，可以做出变动与修改，因此本发明的保护范围当以所附的权利要求书的范围为准。

Claims (10)

1. 一种错误位置识别方法，适用于集成电路制造公司不需通过布局对线路图验证工具就可识别位于集成电路中的物理错误位置，该方法包括以下步骤：
通过至少一个测试向量测试所述集成电路以识别所述集成电路中的错误部分；
通过所述测试向量产生所述错误部分的分级信息；
通过所述分级信息与平面布置图报告之间的关系来识别所述集成电路的布局中的所述错误部分的物理位置；以及
从布局数据库中取得关于所述错误部分的物理位置的布线路径的布局信息。
2. 如权利要求1所述的错误位置识别方法，其中通过所述测试向量测试所述集成电路的步骤还包括以下步骤：
将所述测试向量输入所述集成电路；以及
输出代表所述测试向量的至少一个错误周期的测试数据记录。
3. 如权利要求2所述的错误位置识别方法，其中产生所述错误部分的分级信息的步骤包括通过自动测试向量产生程序从所述测试数据记录中取得所述分级信息；
其中所述分级信息为接脚路径，不需通过坐标就可指出栅极的预定部分；
其中所述平面布置图报告为物理设计交换格式、图书馆交换格式以及设计交换格式的其中之一；
其中识别所述集成电路的布局中的错误部分的物理位置的步骤还包括搜寻所述平面布置图报告中对应于所述接脚路径的所述错误部分的坐标；以及
其中所述布局数据库包括至少一个GDS II格式的文件。
4. 如权利要求3所述的错误位置识别方法，其中所述取得的布局信息包括：
检索所述布局数据库以取得所述对应坐标；
产生单元列表，包括边界遮蔽所述坐标的多个单元；
根据所述分级信息从所述单元列表中挑选包括所述错误部分的标准单元；以及
产生在所述集成电路的布局中关于所述错误部分的布线路径。
5. 如权利要求1所述的错误位置识别方法，还包括通过扫描电子显微镜验证位于所述集成电路中物理位置的错误部分。
6. 一种结合纯逻辑信息与物理布局信息的系统，适用于不需通过布局对线路图验证工具的集成电路，该系统包括：
测试器，通过至少一个测试向量测试所述集成电路以识别所述集成电路中的错误部分；
诊断单元，通过所述测试向量产生所述错误部分的分级信息；以及
布局编辑器，通过所述分级信息与平面布置图报告之间的关系来识别所述集成电路的布局中所述错误部分的物理位置，并且从布局数据库中取得有关所述错误部分的物理位置的布线路径的布局信息。
7. 如权利要求6所述的结合纯逻辑信息与物理布局信息的系统，其中所述测试器输出代表所述测试向量的至少一个错误周期的测试数据记录。
8. 如权利要求7所述的结合纯逻辑信息与物理布局信息的系统，其中所述诊断单元与自动测试向量产生程序一同安装，以从所述测试数据记录中取得所述分级信息。
9. 如权利要求8所述的结合纯逻辑信息与物理布局信息的系统，其中所述分级信息为接脚路径，所述接脚路径不需通过坐标就可指出栅极的预定部分；
其中所述诊断单元搜寻所述平面布置图报告，以产生有关所述接脚路径的所述错误部分的坐标；
其中所述平面布置图报告为物理设计交换格式、图书馆交换格式以及设计交换格式的其中之一；以及
其中所述布局数据库包括至少一个GDS II格式的文件。
10. 一种错误位置识别方法，适用于集成电路制造公司不需通过布局对线路图验证工具就可识别位于集成电路中的物理错误位置，该方法包括以下步骤：
通过至少一个测试向量测试所述集成电路以识别所述集成电路中的错误部分；
通过所述测试向量产生所述错误部分的分级信息；
通过所述分级信息与平面布置图报告之间的关系来识别所述集成电路的布局中的所述错误部分的物理位置的坐标；
检索布局数据库以取得所述物理位置的所述坐标；
产生单元列表，包括边界遮蔽所述坐标的多个单元；
根据所述分级信息从所述单元列表中挑选标准单元；
识别所述标准单元中的所述错误部分；以及
产生有关所述集成电路的布局中的所述错误部分的布线路径的布局信息。
CNB2006100676518A 2005-07-12 2006-03-22 错误位置识别方法以及结合纯逻辑与物理布局信息的系统 Expired - Fee Related CN100410953C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/180,743 US7320115B2 (en) 2005-07-12 2005-07-12 Method for identifying a physical failure location on an integrated circuit
US11/180,743 2005-07-12

Publications (2)

Publication Number Publication Date
CN1897002A CN1897002A (zh) 2007-01-17
CN100410953C true CN100410953C (zh) 2008-08-13

Family

ID=37609527

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100676518A Expired - Fee Related CN100410953C (zh) 2005-07-12 2006-03-22 错误位置识别方法以及结合纯逻辑与物理布局信息的系统

Country Status (2)

Country Link
US (1) US7320115B2 (zh)
CN (1) CN100410953C (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272808B1 (en) * 2005-06-08 2007-09-18 Advanced Micro Devices, Inc. On-chip variability impact simulation and analysis for circuit performance
US7243039B1 (en) * 2006-01-31 2007-07-10 Credence Systems Corporation System and method for determining probing locations on IC
WO2007114930A2 (en) * 2006-03-31 2007-10-11 Teseda Corporation Secure test-for-yield chip diagnostics management system and method
US7670927B2 (en) 2006-05-16 2010-03-02 International Business Machines Corporation Double-sided integrated circuit chips
US8013342B2 (en) * 2007-11-14 2011-09-06 International Business Machines Corporation Double-sided integrated circuit chips
JP4791267B2 (ja) * 2006-06-23 2011-10-12 株式会社日立ハイテクノロジーズ 欠陥検査システム
US20090007033A1 (en) * 2007-06-28 2009-01-01 Hitesh Suri Method to transfer failure analysis-specific data between data between design houses and fab's/FA labs
US20090121357A1 (en) * 2007-11-08 2009-05-14 International Business Machines Corporation Design structure for bridge of a seminconductor internal node
US7877715B1 (en) * 2008-03-28 2011-01-25 Cadence Design Systems, Inc. Method and apparatus to use physical design information to detect IR drop prone test patterns
US8091055B2 (en) * 2009-01-26 2012-01-03 Synopsys, Inc. Method and apparatus for managing violations and error classifications during physical verification
US8312413B2 (en) 2010-01-22 2012-11-13 International Business Machines Corporation Navigating analytical tools using layout software
US8453088B2 (en) 2010-09-27 2013-05-28 Teseda Corporation Suspect logical region synthesis and simulation using device design and test information
US9939488B2 (en) 2011-08-31 2018-04-10 Teseda Corporation Field triage of EOS failures in semiconductor devices
US8907697B2 (en) 2011-08-31 2014-12-09 Teseda Corporation Electrical characterization for a semiconductor device pin
US8412991B2 (en) 2011-09-02 2013-04-02 Teseda Corporation Scan chain fault diagnosis
US8555237B1 (en) * 2012-07-05 2013-10-08 Cadence Design Systems, Inc. Method and apparatus for design rule violation reporting and visualization
US9870441B1 (en) * 2013-10-04 2018-01-16 Pdf Solutions, Inc. Snap-to valid pattern system and method
JP2015166981A (ja) * 2014-03-04 2015-09-24 株式会社ソシオネクスト レイアウト検証方法、検証装置、及び検証プログラム
CN106815384A (zh) * 2015-12-02 2017-06-09 北京华大九天软件有限公司 一种lef库与gds库障碍图层对比检查的方法
US10267853B2 (en) * 2015-12-18 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. System and method to diagnose integrated circuit
US10247777B1 (en) 2016-11-10 2019-04-02 Teseda Corporation Detecting and locating shoot-through timing failures in a semiconductor integrated circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010011360A1 (en) * 2000-01-28 2001-08-02 Kazuki Shigeta System and method for evaluating the location of a failure in a logic circuit, and machine-readable recording medium having a recorded program
CN1342318A (zh) * 1998-11-13 2002-03-27 依莱克特罗格莱斯有限公司 用于将逻辑集成电路的逻辑功能测试数据映射为物理表述的集成电路测试软件系统
CN1521830A (zh) * 2003-02-12 2004-08-18 上海芯华微电子有限公司 集成电路设计、验证与测试一体化的技术方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202639A (en) * 1989-01-09 1993-04-13 Schlumberger Technologies Limited Method and apparatus for testing analogue circuits
JPH03180976A (ja) * 1989-12-11 1991-08-06 Hitachi Ltd 入出力端子割付方法
US5544088A (en) * 1993-06-23 1996-08-06 International Business Machines Corporation Method of I/O pin assignment in a hierarchial packaging system
US6272437B1 (en) * 1998-04-17 2001-08-07 Cae Inc. Method and apparatus for improved inspection and classification of attributes of a workpiece
US6567967B2 (en) * 2000-09-06 2003-05-20 Monterey Design Systems, Inc. Method for designing large standard-cell base integrated circuits
US6944808B2 (en) * 2001-05-12 2005-09-13 Advantest Corp. Method of evaluating core based system-on-a-chip
JP4510327B2 (ja) * 2001-05-29 2010-07-21 エスアイアイ・ナノテクノロジー株式会社 Ｃａｄ情報に基くレイヤ合わせずれ評価方法及び装置
US7272764B2 (en) * 2004-11-04 2007-09-18 International Business Machines Corporation Method, system, and program product for boundary I/O testing employing a logic built-in self-test of an integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1342318A (zh) * 1998-11-13 2002-03-27 依莱克特罗格莱斯有限公司 用于将逻辑集成电路的逻辑功能测试数据映射为物理表述的集成电路测试软件系统
US20010011360A1 (en) * 2000-01-28 2001-08-02 Kazuki Shigeta System and method for evaluating the location of a failure in a logic circuit, and machine-readable recording medium having a recorded program
CN1521830A (zh) * 2003-02-12 2004-08-18 上海芯华微电子有限公司 集成电路设计、验证与测试一体化的技术方法

Also Published As

Publication number Publication date
US20070016879A1 (en) 2007-01-18
CN1897002A (zh) 2007-01-17
US7320115B2 (en) 2008-01-15

Similar Documents

Publication Publication Date Title
CN100410953C (zh) 错误位置识别方法以及结合纯逻辑与物理布局信息的系统
US7480878B2 (en) Method and system for layout versus schematic validation of integrated circuit designs
US7240316B2 (en) Apparatus and method to facilitate hierarchical netlist checking
US6185707B1 (en) IC test software system for mapping logical functional test data of logic integrated circuits to physical representation
US7937678B2 (en) System and method for integrated circuit planar netlist interpretation
US6701474B2 (en) System and method for testing integrated circuits
US6418551B1 (en) Design rule checking tools and methods that use waiver layout patterns to waive unwanted dimensional check violations
US20080028345A1 (en) Apparatus and method for integrated circuit design for circuit edit
US20070179731A1 (en) System and method for determining probing locations on ic
Bollinger et al. Test generation for I/sub DDQ/testing of bridging faults in CMOS circuits
EP3992837B1 (en) Identifying test coverage gaps for integrated circuit designs based on node testability and physical design data
US8645896B1 (en) Method to transfer failure analysis-specific data between design houses and fab's/FA labs
US8001503B2 (en) Method and system for automatically accessing internal signals or ports in a design hierarchy
US20120265493A1 (en) Method for technology porting of cad designs, and computer program product therefor
TWI815070B (zh) 利用結合有發射顯微鏡影像的ｃａｄ資料作發射間相關的方法、系統及電腦可讀取媒體
US10346557B2 (en) Increasing compression by reducing padding patterns
US11763059B2 (en) Net-based wafer inspection
WO2006025412A1 (ja) 論理検証方法、論理モジュールデータ、デバイスデータおよび論理検証装置
CN113868997A (zh) 基于与缺陷相关联的计算机辅助设计标识符来分割缺陷
Cavin et al. Design of integrated circuits: directions and challenges
US20090007033A1 (en) Method to transfer failure analysis-specific data between data between design houses and fab's/FA labs
Nagano CAD navigation and diagnostics by linking ATE and EDA
US20160180012A1 (en) Low Power Verification Method for a Circuit Description and System for Automating a Minimization of a Circuit Description
White et al. Design for semiconductor manufacturing. Bibliography
Bootehsaz A Technology Independent Hierarchical Circuit Extractor for IC Layout Verification

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080813

CF01 Termination of patent right due to non-payment of annual fee