KR100713940B1 - 듀티 사이클 보정 회로 - Google Patents
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- 238000012937 correction Methods 0.000 title claims abstract description 23
- 238000002156 mixing Methods 0.000 claims abstract description 84
- 238000001514 detection method Methods 0.000 claims description 173
- 230000003111 delayed effect Effects 0.000 claims description 63
- 238000000034 method Methods 0.000 claims description 41
- 238000005070 sampling Methods 0.000 claims description 27
- 238000001914 filtration Methods 0.000 claims description 23
- 230000005540 biological transmission Effects 0.000 claims description 18
- 238000005086 pumping Methods 0.000 claims description 17
- 230000001934 delay Effects 0.000 claims description 16
- 240000006162 Chenopodium quinoa Species 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000012546 transfer Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 description 24
- 238000010586 diagram Methods 0.000 description 17
- 230000000630 rising effect Effects 0.000 description 17
- 239000013256 coordination polymer Substances 0.000 description 4
- 101100173726 Arabidopsis thaliana OR23 gene Proteins 0.000 description 1
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 1
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 1
- 101000879758 Homo sapiens Sjoegren syndrome nuclear autoantigen 1 Proteins 0.000 description 1
- 102100037330 Sjoegren syndrome nuclear autoantigen 1 Human genes 0.000 description 1
- 241000278713 Theora Species 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Abstract
본 발명은 입력되는 두 클럭의 듀티 차를 검출하여 혼합 정도를 조절하는 듀티 사이클 보정 회로를 개시한다. 이 회로는, 입력되는 두 클럭 신호 CLK_IN1 및 CLK_IN2를 혼합하고, 두 클럭 신호 CLK_IN1 및 CLK_IN2의 듀티 차가 소정 딜레이 이상이 날 경우 두 클럭 신호 CLK_IN1 및 CLK_IN2 중 어느 하나에 가중치를 주어 혼합된 클럭 신호 BLD_CLK와 다시 혼합함으로써, 더욱 정확하게 듀티 사이클을 보정할 수 있다.
Description
도 1은 종래의 듀티 사이클 보정 회로를 나타내는 회로도.
도 2는 도 1의 회로의 동작을 설명하기 위한 파형도.
도 3은 본 발명에 따른 듀티 사이클 보정 회로의 실시 예를 나타내는 블럭도.
도 4는 도 3의 주 위상 혼합부(100), 클럭 선택부(200), 및 부 위상 혼합부(400)를 나타내는 회로도.
도 5는 도 3의 혼합 제어부(300)의 일 실시 예를 나타내는 블럭도.
도 6은 도 5의 위상 검출부(310)를 나타내는 회로도.
도 7은 도 5의 로오 패스 필터부(320)를 나타내는 회로도.
도 8은 도 7의 로오 패스 필터(LPF)를 나타내는 회로도.
도 9는 도 3의 혼합 제어부(300)의 다른 실시 예를 나타내는 블럭도.
도 10은 도 9의 위상 검출부(330)를 나타내는 회로도.
도 11은 도 9의 로오 패스 필터부(340)를 나타내는 회로도.
도 12는 도 3의 혼합 제어부(300)의 또 다른 실시 예를 나타내는 블럭도.
도 13은 도 12의 위상 검출부(350)를 나타내는 회로도.
도 14는 도 12의 차지 펌프부(360)를 나타내는 회로도.
도 15는 도 12의 디코더부(380)를 나타내는 회로도.
도 16은 도 12의 동작을 설명하기 위한 파형도.
본 발명은 듀티 사이클 보정 회로에 관한 것으로, 특히, 입력되는 두 클럭의 듀티 차를 검출하여 혼합 정도를 조절하는 듀티 사이클 보정 회로에 관한 것이다.
일반적으로, 지연 고정 루프(Delay Locked Loop:DLL, 이하 'DLL'이라고 함) 장치는 외부 클럭과 데이터 또는 외부 클럭과 내부 클럭 간의 스큐(skew)를 보상하기 위한 클럭 발생 장치로서, 외부 클럭을 라이징 클럭과 폴링 클럭으로 락킹(locking)하기 위한 DLL 회로와 락킹된 클럭들 간의 듀티를 보정하는 듀티 사이클 보정(Duty Cycle Correction:DCC, 이하 'DCC'라고 함) 회로를 포함한다.
여기서, 종래의 DCC 회로는 도 1에 도시된 바와 같이, 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK를 입력받아서 제어 신호들 EN1~EN3에 따라 설정된 가중치(weight factor)를 적용하여 혼합 클럭 신호 BLD_CLK로 출력하는 주 위상 혼합부(10), 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK를 입력받아서 제어 신호 EN4에 따라 두 클럭 신호 RCLK 및 FCLK 중 어느 하나를 선택하여 선택 클럭 신호 SEL_CLK로 출력하는 클럭 선택부(20), 및 혼합 클럭 신호 BLD_CLK와 선택 클럭 신호 SEL_CLK의 위상을 하프 블랜딩(half blending)하여 듀티 사이클이 보정된 DCC 클럭 신호 DCC_CLK로 출력하는 부 위상 혼합부(30)로 구성될 수 있다.
여기서, 제어 신호들 EN1~EN3은 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK의 듀티 차에 따라 두 클럭 간의 위상 혼합에 대한 가중치를 설정하는 신호들이고, 제어 신호 EN4는 혼합 클럭 신호 BLD_CLK의 듀티 사이클을 다시 보정하기 위해 혼합 클럭 신호 BLD_CLK와 혼합되기 위한 두 클럭 신호 RCLK 및 FCLK 중 어느 하나를 선택하는 신호이다.
이러한 구성을 갖는 DCC 회로의 동작을 도 2를 참조하여 상세히 살펴보면, 우선, DLL 회로(도시되지 않음)는 기준 클럭 신호 CLK와 이를 반전한 클럭 신호 /CLK를 이용하여 라이징 에지가 정렬된 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK를 DCC 회로로 제공한다. 이때, 라이징 클럭 신호 RCLK의 한 주기 'tCK'를 기준으로 반 주기는 'tCK/2 - a'이고, 나머지 반 주기는 'tCK/2 + a'을 갖는다고 가정한다.
DCC 회로는 설정된 제어 신호 EN1~EN3에 따라 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK를 혼합하여 혼합 클럭 신호 BLD_CLK로 출력한다. 이때, 혼합 클럭 신호 BLD_CLK의 한 주기 'tCK'를 기준으로 반 주기는 'tCK/2 + a - b'이고, 나머지 반 주기는 'tCK/2 - a + b'를 갖는다고 가정할 경우, 제어 신호 EN4에 의해 폴링 클럭 신호 FCLK가 선택 클럭 신호 SEL_CLK로 출력되고, 이 선택 클럭 신호 SEL_CLK와 혼합 클럭 신호 BLD_CLK가 한번 더 혼합되어 최종적으로 'tCK/2'의 반주기를 갖는 DCC 클럭 신호 DCC_CLK가 출력된다.
이와 같이, 종래의 DCC 회로는 두 클럭 신호 RCLK 및 FCLK를 혼합한 후, 혼합된 클럭 신호 BLD_CLK를 다시 두 클럭 신호 RCLK 및 FCLK 중 어느 하나가 선택된 신호 SEL_CLK와 하프 블랜딩함으로써, 듀티 사이클이 보정된 클럭 신호 DCC_CLK를 출력한다.
하지만, 종래의 DCC 회로는 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK의 듀티 왜곡이 클 경우, 혼합 클럭 신호 BLD_CLK와 선택 신호 SEL_CLK를 하프 블랜딩함으로써 정확한 듀티 사이클 보정이 어려울 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 입력되는 두 클럭 신호의 듀티 왜곡을 미리 검출하여 듀티 왜곡 정도에 따라 추가로 위상을 혼합함으로써, 듀티 사이클 보정 능력을 향상시키고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제 1 실시 예에 따른 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호의 위상을 소정 비율로 혼합하고, 상기 혼합된 클럭을 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택한 선택 클럭 신호와 다시 혼합하여 듀티를 보정하는 듀티 사이클 보정 회로는, 상기 제 1 및 제 2 클럭 신호의 듀티 차를 비교하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 출력하는 혼합 제어부를 포함함을 특징으로 한다.
상기 구성에서, 상기 혼합 제어부는 상기 제 1 및 제 2 클럭 신호의 듀티 차가 상기 코스 유닛 딜레이 이상 차이가 날 때, 상기 선택 클럭 신호의 가중치를 제어하는 상기 다수의 제어 신호를 순차적으로 인에이블시킴이 바람직하다.
상기 구성에서, 상기 혼합 제어부는, 상기 제 1 및 제 2 클럭 신호를 코스 유닛 딜레이 단위로 각각 지연시킨 후, 상기 지연된 신호들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 다수의 제 1 검출 신호로 출력하는 다수의 제 1 위상 검출부; 및 상기 다수의 제 1 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키며, 상기 지연 고정 동작이 리셋될 때 인에이블되는 제 1 리셋 신호에 의해 리셋되는 제 1 로오 패스 필터부;를 포함함이 바람직하다.
상기 구성에서, 상기 다수의 제 1 위상 검출부는 각각 상기 제 1 및 제 2 클럭 신호를 서로 다른 양의 코스 유닛 딜레이 만큼 지연시킴이 바람직하다.
상기 구성에서, 상기 각 제 1 위상 검출부는, 상기 제 1 및 제 2 클럭 신호를 각각 상기 소정의 코스 유닛 딜레이만큼 지연시켜 제 1 및 제 2 지연 클럭 신호로 출력하는 제 1 지연 수단; 상기 제 1 클럭 신호와 상기 제 2 지연 클럭 신호의 위상을 비교하는 제 1 위상 검출기; 상기 제 2 클럭 신호와 상기 제 1 지연 클럭 신호의 위상을 각각 비교하는 제 2 위상 검출기; 및 상기 제 1 위상 검출기에서 비교된 결과값과 상기 제 2 위상 검출기에서 비교된 결과값을 논리 조합하여 상기 제 1 검출 신호로 출력하는 조합 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 조합 수단은, 상기 제 2 위상 검출기의 출력 신호를 반전하는 제 1 인버터; 및 상기 제 1 위상 검출기의 출력 신호와 상기 제 1 인버터의 출력 신호를 낸드 조합하는 제 1 낸드 게이트;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 로오 패스 필터부는, 상기 다수의 제 1 검출 신호 를 각각 로오 패스 필터링하여 상기 다수의 제어 신호로 출력하며, 상기 제 1 리셋 신호에 의해 리셋되는 다수의 제 1 로오 패스 필터 수단; 및 상기 각 제 1 로오 패스 필터 수단 사이에 연결되어 상기 다수의 제어 신호가 순차적으로 인에이블되도록 제어하며, 상기 제 1 리셋 신호에 의해 리셋되는 제 1 제어 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 각 제 1 로오 패스 필터 수단은, 상기 제 1 검출 신호를 입력받아서 상기 지연 고정 동작이 업데이트될 때 인에이블되는 DCC 업데이트 클럭으로써 샘플링하며, 상기 제 1 리셋 신호에 의해 리셋되는 제 1 플립플롭 수단; 및 상기 샘플링된 신호들이 동일한 특정 레벨 값을 가질 때 상기 제어 신호를 인에이블시키며, 상기 제 1 리셋 신호에 의해 리셋되는 제 1 드라이버 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 제 1 플립플롭 수단은 다수의 D 플립플롭으로 구성되며, 상기 다수의 D 플립플롭 중 첫 단의 D 플립플롭은 상기 제 1 검출 신호를 입력받아서 상기 소정 클럭의 한 주기마다 샘플링하고, 나머지 다수의 D 플립플롭은 이전 단의 D 플립플롭의 출력 신호를 입력받아 상기 소정 클럭의 한 주기마다 샘플링함이 바람직하다.
상기 구성에서, 상기 제 1 드라이버 수단은, 상기 샘플링된 신호들을 낸드 조합하는 제 2 낸드 게이트; 상기 샘플링된 신호들을 노아 조합하는 제 1 노아 게이트; 상기 제 2 낸드 게이트의 출력 신호에 의해 제 1 노드를 전원 전압 레벨로 상승시키는 제 1 PMOS 트랜지스터; 상기 제 1 노아 게이트의 출력 신호에 의해 상 기 제 1 노드를 접지 전압 레벨로 하강시키는 제 1 NMOS 트랜지스터; 상기 제 1 노드의 전위를 갖는 신호와 상기 제 1 리셋 신호를 반전시킨 신호를 낸드 조합하는 제 3 낸드 게이트; 상기 제 3 낸드 게이트의 출력 신호를 반전하여 상기 제 1 노드로 전달하는 제 2 인버터; 및 상기 제 3 낸드 게이트의 출력 신호를 반전하여 상기 제어 신호로 출력하는 제 3 인버터;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 제어 수단은, 상기 제 1 리셋 신호를 반전하는 제 4 인버터; 및 상기 제어 신호들 중 어느 하나와 상기 제 4 인버터의 출력 신호를 낸드 조합하는 제 4 낸드 게이트;를 포함함이 바람직하다.
상기 구성에서, 상기 혼합 제어부는, 상기 제 1 및 제 2 클럭 신호에 코스 유닛 딜레이를 순차적으로 적용한 후, 이들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 제 2 검출 신호로 출력하며, 상기 지연 고정 동작이 리셋될 때 인에이블되는 제 1 리셋 신호에 의해 리셋되는 제 2 위상 검출부; 및 상기 제 2 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키며, 상기 제 1 리셋 신호에 의해 리셋되는 제 2 로오 패스 필터부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 2 위상 검출부는, 상기 지연 및 고정 동작이 끝날 때 인에이블되는 DCC 인에이블 신호에 의해 상기 제 1 및 제 2 클럭 신호를 각각 반전시켜 제공하는 클럭 제공 수단; 상기 제어 신호들과 상기 제 1 리셋 신호로써 상기 제 1 및 제 2 클럭 신호를 쉬프트시켜 상기 제 1 및 제 2 클럭 신호가 상기 코스 유닛 딜레이에 의해 지연되는 양을 제어하는 혼합 신호들을 생성하는 쉬프트 제어 수단; 상기 혼합 신호들에 의해 결정된 코스 유닛 딜레이 양만큼 상기 제 1 및 제 2 클럭 신호를 각각 지연시키는 제 2 지연 수단; 상기 클럭 제공부에서 제공된 상기 제 1 클럭 신호의 반전 신호와 상기 지연 수단에서 지연된 제 2 클럭 신호의 지연 신호의 위상을 비교하여 제 1 비교 신호로 출력하는 제 3 위상 검출기; 상기 클럭 제공부에서 제공된 상기 제 2 클럭 신호의 반전 신호와 상기 지연 수단에서 지연된 제 1 클럭 신호의 지연 신호의 위상을 비교하여 제 2 비교 신호로 출력하는 제 4 위상 검출기; 상기 제 1 및 제 2 클럭 신호의 위상을 비교하여 제 3 비교 신호로 출력하는 제 5 위상 검출기; 및 상기 제 3 비교 신호의 상태에 따라 상기 제 1 비교 신호와 상기 제 2 비교 신호 중 어느 하나를 선택하여 상기 제 2 검출 신호로 출력하는 선택 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 클럭 제공 수단은, 상기 제 1 클럭 신호와 상기 DCC 인에이블 신호를 낸드 조합하는 제 5 낸드 게이트; 전원 전압 레벨을 갖는 신호와 상기 제 5 낸드 게이트에서 출력된 신호를 낸드 조합하는 제 6 낸드 게이트; 전원 전압 레벨을 갖는 신호와 상기 제 6 낸드 게이트에서 출력된 신호를 낸드 조합하는 제 7 낸드 게이트; 상기 제 2 클럭 신호와 상기 DCC 인에이블 신호를 낸드 조합하는 제 8 낸드 게이트; 전원 전압 레벨을 갖는 신호와 상기 제 8 낸드 게이트에서 출력된 신호를 낸드 조합하는 제 9 낸드 게이트; 및 전원 전압 레벨을 갖는 신호와 상기 제 9 낸드 게이트에서 출력된 신호를 낸드 조합하는 제 10 낸드 게이트;를 포함함이 바람직하다.
상기 구성에서, 상기 쉬프트 제어 수단은, 상기 제 1 리셋 신호를 반전시킨 신호와 상기 각 제어 신호를 순차적으로 낸드 조합하는 다수의 제 11 낸드 게이트; 및 상기 각 제 11 낸드 게이트의 출력 신호를 반전시켜 상기 다수의 혼합 신호로 출력하는 다수의 제 5 인버터;를 포함함이 바람직하다.
상기 구성에서, 상기 지연 수단은, 상기 각 혼합 신호와 상기 제 8 낸드 게이트의 출력 신호를 낸드 조합하는 다수의 제 12 낸드 게이트; 상기 각 제 12 낸드 게이트의 출력 신호가 상기 소정의 코스 유닛 딜레이를 통과하여 지연된 신호와 전원 전압 레벨을 갖는 신호를 낸드 조합하는 제 13 낸드 게이트; 상기 각 혼합 신호와 상기 제 5 낸드 게이트의 출력 신호를 각각 낸드 조합하는 다수의 제 14 낸드 게이트; 및 상기 각 제 14 낸드 게이트의 출력 신호가 소정의 코스 유닛 딜레이를 통과하여 지연된 신호와 전원 전압 레벨을 갖는 신호를 낸드 조합하는 제 15 낸드 게이트;를 포함함이 바람직하다.
상기 구성에서, 상기 선택 수단은, 상기 제 3 비교 신호의 상태에 따라 상기 제 1 비교 신호의 전달 여부를 결정하는 제 1 트랜스미션 게이트; 상기 제 2 비교 신호를 반전하는 제 6 인버터; 상기 제 3 비교 신호의 상태에 따라 상기 제 6 인버터의 출력 신호의 전달 여부를 결정하는 제 2 트랜스미션 게이트; 및 상기 제 1 및 제 2 트랜스미션 게이트에서 전달된 신호를 반전하여 상기 제 2 검출 신호로 출력하는 제 7 인버터;를 포함함이 바람직하다.
상기 구성에서, 상기 제 2 로오 패스 필터부는, 상기 제 2 검출 신호를 로오 패스 필터링하여 상기 다수의 제어 신호로 출력하며, 상기 제 1 리셋 신호에 의해 리셋되는 다수의 제 2 로오 패스 필터 수단; 및 상기 제 2 위상 검출부와 상기 각 제 2 로오 패스 필터 수단 사이에 연결되어 상기 제 2 검출 신호의 전달을 제어하는 제 2 제어 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 각 제 2 로오 패스 필터 수단은, 상기 제 2 검출 신호를 입력받아서 소정 클럭의 한 주기마다 샘플링하며, 상기 제 1 리셋 신호에 의해 리셋되는 제 2 플립플롭 수단; 및 상기 샘플링된 신호들이 동일한 특정 레벨 값을 가질 때 상기 제어 신호를 인에이블시키며, 상기 제 1 리셋 신호에 의해 리셋되는 제 2 드라이버 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 제 2 플립플롭 수단은 다수의 D 플립플롭으로 구성되며, 상기 다수의 D 플립플롭 중 첫 단의 D 플립플롭은 상기 제 2 검출 신호를 입력받아서 상기 소정 클럭의 한 주기마다 샘플링하고, 나머지 다수의 D 플립플롭은 이전 단의 D 플립플롭의 출력 신호를 입력받아 상기 소정 클럭의 한 주기마다 샘플링함이 바람직하다.
상기 구성에서, 상기 제 2 드라이버 수단은, 상기 샘플링된 신호들을 낸드 조합하는 제 16 낸드 게이트; 상기 샘플링된 신호들을 노아 조합하는 제 2 노아 게이트; 상기 제 16 낸드 게이트의 출력 신호에 의해 제 2 노드를 전원 전압 레벨로 상승시키는 제 2 PMOS 트랜지스터; 상기 제 2 노아 게이트의 출력 신호에 의해 상기 제 2 노드를 접지 전압 레벨로 하강시키는 제 2 NMOS 트랜지스터; 상기 제 2 노드의 전위를 갖는 신호와 상기 제 1 리셋 신호를 반전시킨 신호를 낸드 조합하는 제 17 낸드 게이트; 상기 제 17 낸드 게이트의 출력 신호를 반전하여 상기 제 2 노드로 전달하는 제 8 인버터; 및 상기 제 17 낸드 게이트의 출력 신호를 반전하여 상기 제어 신호로 출력하는 제 9 인버터;를 포함함이 바람직하다.
상기 구성에서, 상기 제 2 제어 수단은 상기 각 혼합 신호의 상태에 따라 상기 제 2 검출 신호의 전달 여부를 결정하는 다수의 제 3 트랜스미션 게이트를 포함함이 바람직하다.
상기 구성에서, 상기 혼합 제어부는, 상기 지연 및 고정 동작이 끝날 때 동작하며, 상기 제 1 및 제 2 클럭 신호의 위상을 비교하여 제 3 검출 신호로 출력하는 제 3 위상 검출부; 상기 제 3 검출 신호를 입력받아서 상기 제 3 검출 신호가 인에이블 상태인 동안 소정 전위를 충전하여 펌핑 전압으로 출력하며, 상기 제 3 검출 신호가 디스에이블될 때 리셋되는 차지 펌프부; 상기 펌핑 전압을 샘플 클럭에 의해 샘플링하여 디지털 코드로 변환하는 변환부; 및 상기 디지털 코드를 디코딩하여 상기 다수의 제어 신호로 출력하는 디코더부;를 포함함이 바람직하다.
상기 구성에서, 상기 차지 펌프부, 상기 지연 및 고정 동작이 끝날 때 인에이블되는 DCC 인에이블 신호와 상기 제 3 검출 신호를 각각 낸드 조합하는 제 18 낸드 게이트; 상기 제 18 낸드 게이트의 출력 신호와 상기 제 3 검출 신호가 디스에이블될 때 인에이블되는 제 2 리셋 신호를 오아 조합하는 오아 게이트; 소정의 전류를 공급하는 전류원; 상기 제 18 낸드 게이트의 출력 신호에 의해 상기 전류원에서 공급되는 전류를 제 3 노드로 전달하는 제 3 PMOS 트랜지스터; 상기 오아 게이트의 출력 신호에 의해 상기 제 3 노드의 전위를 접지 전압 레벨로 하강시키는 제 3 NMOS 트랜지스터; 및 상기 제 3 노드로 공급된 전위를 충전하여 상기 펌핑 전압으로 출력하는 캐패시터;를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제 2 실시 예에 따른 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호의 위상을 소정 비율로 혼합하고, 상기 혼합된 클럭 신호를 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택한 선택 클럭 신호와 다시 혼합하여 듀티를 보정하는 듀티 사이클 보정 회로는, 상기 제 1 및 제 2 클럭 신호를 코스 유닛 딜레이 단위로 각각 지연시킨 후, 상기 지연된 신호들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 다수의 검출 신호로 출력하는 다수의 위상 검출부; 상기 다수의 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키는 로오 패스 필터부; 및 상기 각 제어 신호에 의해 가중치가 부여된 상기 선택 클럭 신호를 상기 혼합된 클럭 신호와 혼합하여 듀티 사이클이 보정된 DCC 클럭 신호로 출력하는 위상 혼합부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 다수의 위상 검출부는 각각 상기 제 1 및 제 2 클럭 신호를 서로 다른 양의 코스 유닛 딜레이 만큼 지연시킴이 바람직하다.
상기 구성에서, 상기 각 위상 검출부는, 상기 제 1 및 제 2 클럭 신호를 각각 상기 소정의 코스 유닛 딜레이만큼 지연시켜 제 1 및 제 2 지연 클럭 신호로 출력하는 지연 수단; 상기 제 1 클럭 신호와 상기 제 2 지연 클럭 신호의 위상을 비교하는 제 1 위상 검출기; 상기 제 2 클럭 신호와 상기 제 1 지연 클럭 신호의 위상을 각각 비교하는 제 2 위상 검출기; 및 상기 제 1 위상 검출기에서 비교된 결과값과 상기 제 2 위상 검출기에서 비교된 결과값을 논리 조합하여 상기 검출 신호로 출력하는 조합 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 로오 패스 필터부는, 상기 다수의 검출 신호를 각각 로오 패스 필터링하여 상기 다수의 제어 신호로 출력하는 다수의 로오 패스 필터 수단; 및 상기 각 로오 패스 필터 수단 사이에 연결되어 상기 다수의 제어 신호가 순차적으로 인에이블되도록 제어하는 제어 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 각 로오 패스 필터 수단은, 상기 검출 신호를 입력받아서 소정 클럭의 한 주기마다 샘플링하는 플립플롭 수단; 및 상기 샘플링된 신호들이 동일한 특정 레벨 값을 가질 때 상기 제어 신호를 인에이블시키는 드라이버 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 위상 혼합부는, 상기 선택 클럭 신호를 공통으로 입력받아서 상기 다수의 제어 신호에 따라 가중치를 설정하여 공통 출력 노드로 출력하는 다수의 제 1 인버터; 및 상기 혼합 클럭 신호를 반전하여 상기 공통 출력 노드로 출력하는 제 2 인버터;를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제 3 실시 예에 따른 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호의 위상을 소정 비율로 혼합하고, 상기 혼합된 클럭을 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택한 선택 클럭 신호와 다시 혼합하여 듀티를 보정하는 듀티 사이클 보정 회로는, 상기 제 1 및 제 2 클럭 신호에 상기 코스 유닛 딜레이를 순차적으로 적용한 후 이들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 검출 신호로 출력하는 위상 검출부; 상기 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키는 로오 패스 필 터부; 및 상기 각 제어 신호에 의해 가중치가 부여된 상기 선택 클럭 신호를 상기 혼합된 클럭 신호와 혼합하여 듀티 사이클이 보정된 DCC 클럭 신호로 출력하는 위상 혼합부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 위상 검출부는, 상기 지연 및 고정 동작이 끝날 때 인에이블되는 DCC 인에이블 신호에 의해 상기 제 1 및 제 2 클럭 신호를 각각 반전시켜 제공하는 클럭 제공 수단; 상기 제어 신호들과 상기 지연 고정 동작을 리셋시키기 위한 리셋 신호로써 상기 제 1 및 제 2 클럭 신호를 쉬프트시켜 상기 제 1 및 제 2 클럭 신호가 상기 코스 유닛 딜레이에 의해 지연되는 양을 제어하는 혼합 신호들을 생성하는 쉬프트 제어 수단; 상기 혼합 신호들에 의해 결정된 코스 유닛 딜레이 양만큼 상기 제 1 및 제 2 클럭 신호를 각각 지연시키는 지연 수단; 상기 클럭 제공부에서 제공된 상기 제 1 클럭 신호의 반전 신호와 상기 지연 수단에서 지연된 제 2 클럭 신호의 지연 신호의 위상을 비교하여 제 1 비교 신호로 출력하는 제 1 위상 검출기; 상기 클럭 제공부에서 제공된 상기 제 2 클럭 신호의 반전 신호와 상기 지연 수단에서 지연된 제 1 클럭 신호의 지연 신호의 위상을 비교하여 제 2 비교 신호로 출력하는 제 2 위상 검출기; 상기 제 1 및 제 2 클럭 신호의 위상을 비교하여 제 3 비교 신호로 출력하는 제 3 위상 검출기; 및 상기 제 3 비교 신호의 상태에 따라 상기 제 1 비교 신호와 상기 제 2 비교 신호 중 어느 하나를 선택하여 상기 검출 신호로 출력하는 선택 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 로오 패스 필터부는, 상기 검출 신호를 로오 패스 필터링하여 상기 다수의 제어 신호로 출력하는 다수의 로오 패스 필터 수단; 및 상기 위상 검출부와 상기 각 로오 패스 필터 수단 사이에 연결되어 상기 검출 신호의 전달을 제어하는 제어 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 각 로오 패스 필터 수단은, 상기 검출 신호를 입력받아서 소정 클럭의 한 주기마다 샘플링하는 플립플롭 수단; 및 상기 샘플링된 신호들이 동일한 특정 레벨 값을 가질 때 상기 제어 신호를 인에이블시키는 드라이버 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 위상 혼합부는, 상기 선택 클럭 신호를 공통으로 입력받아서 상기 다수의 제어 신호에 따라 가중치를 설정하여 공통 출력 노드로 출력하는 다수의 제 1 인버터; 및 상기 혼합 클럭 신호를 반전하여 상기 공통 출력 노드로 출력하는 제 2 인버터;를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제 4 실시 예에 따른 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호의 위상을 소정 비율로 혼합하고, 상기 혼합된 클럭을 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택한 선택 클럭 신호와 다시 혼합하여 듀티를 보정하는 듀티 사이클 보정 회로는, 상기 제 1 및 제 2 클럭 신호의 듀티 차를 디지털 코드화하여 상기 디지털 코드에 따라 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 출력하는 혼합 제어부; 및 상기 각 제어 신호에 의해 가중치가 부여된 상기 선택 클럭 신호를 상기 혼합된 클럭 신호와 혼합하여 듀티 사이클이 보정된 DCC 클럭 신호로 출력하는 위상 혼합부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
상기 구성에서, 상기 혼합 제어부는, 상기 제 1 및 제 2 클럭 신호의 듀티 차를 비교하여 검출 신호로 출력하는 위상 검출부; 상기 검출 신호를 입력받아서 상기 검출 신호가 인에이블 상태인 동안 소정 전위를 충전하여 펌핑 전압으로 출력하며, 상기 검출 신호가 디스에이블될 때 리셋되는 차지 펌프부; 상기 펌핑 전압을 샘플 클럭에 의해 샘플링하여 디지털 코드로 변환하는 변환부; 및 상기 디지털 코드를 디코딩하여 상기 혼합된 클럭과 혼합될 상기 제 1 및 제 2 클럭 신호 중 어느 하나에 가중치를 주기 위한 다수의 제어 신호로 출력하는 디코더부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 위상 혼합부는, 상기 선택 클럭 신호를 공통으로 입력받아서 상기 다수의 제어 신호에 따라 가중치를 설정하여 공통 출력 노드로 출력하는 다수의 제 1 인버터; 및 상기 혼합 클럭 신호를 반전하여 상기 공통 출력 노드로 출력하는 제 2 인버터;를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제 5 실시 예에 따른 듀티 사이클 보정 회로는, 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호를 입력받아서 상기 제 1 및 제 2 클럭 신호의 듀티 차에 따라 가중치가 설정된 상기 제 1 및 제 2 클럭 신호를 혼합함으로써 혼합 클럭 신호로 출력하는 주 위상 혼합부; 상기 제 1 및 제 2 클럭 신호를 입력받아서 상기 혼합 클럭 신호의 듀티 에러 정도에 따라 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택하여 선택 클럭 신호로 출력하는 클럭 선택부; 상기 제 1 및 제 2 클럭 신호의 듀티 차를 비교하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차 적으로 출력하는 혼합 제어부; 및 상기 각 제어 신호에 따라 가중치가 부여된 상기 선택 클럭 신호를 상기 혼합 클럭 신호와 혼합하여 듀티 사이클이 보정된 DCC 클럭 신호로 출력하는 부 위상 혼합부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 주 위상 혼합부는, 상기 제 1 클럭 신호를 공통으로 입력받아서 상기 듀티 차에 따라 가중치가 설정된 제 1 반전 신호를 제 1 공통 출력 노드로 출력하는 제 1 인버터 그룹; 및 상기 제 2 클럭 신호를 공통으로 입력받아서 상기 듀티 차에 따라 가중치가 설정된 제 2 반전 신호를 상기 제 1 공통 출력 노드로 출력하는 제 2 인버터 그룹;을 포함하며, 상기 제 1 공통 출력 노드를 통해 상기 제 1 및 제 2 반전 신호를 혼합하여 상기 혼합 클럭 신호로 출력함이 바람직하다.
상기 구성에서, 상기 클럭 선택부는, 상기 제 1 및 제 2 클럭 신호를 각각 입력받아서 상기 혼합 클럭 신호의 듀티 에러 정도에 따라 상기 제 1 및 제 2 클럭 신호를 반전시킨 신호 중 어느 하나를 상기 선택 클럭 신호로 출력하는 전달 수단을 포함함이 바람직하다.
상기 구성에서, 상기 혼합 제어부는, 상기 제 1 및 제 2 클럭 신호를 상기 코스 유닛 딜레이 단위로 각각 지연시킨 후, 상기 지연된 신호들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 다수의 제 1 검출 신호로 출력하는 다수의 제 1 위상 검출부; 및 상기 다수의 제 1 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키는 제 1 로오 패스 필터부;를 포함함이 바람직하다.
상기 구성에서, 상기 혼합 제어부는, 상기 제 1 및 제 2 클럭 신호에 상기 코스 유닛 딜레이를 순차적으로 적용한 후, 이들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 제 2 검출 신호로 출력하는 제 2 위상 검출부; 및 상기 제 2 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키는 제 2 로오 패스 필터부;를 포함함이 바람직하다.
상기 구성에서, 상기 혼합 제어부는, 상기 지연 및 고정 동작이 끝날 때 동작하여 상기 제 1 및 제 2 클럭 신호의 위상을 비교하여 제 3 검출 신호로 출력하는 제 3 위상 검출부; 상기 제 3 검출 신호를 입력받아서 상기 제 3 검출 신호가 인에이블 상태인 동안 소정 전위를 충전하여 펌핑 전압으로 출력하며, 상기 제 3 검출 신호가 디스에이블될 때 리셋되는 차지 펌프부; 상기 펌핑 전압을 샘플 클럭에 의해 샘플링하여 디지털 코드로 변환하는 변환부; 및 상기 디지털 코드를 디코딩하여 상기 다수의 제어 신호로 출력하는 디코더부;를 포함함이 바람직하다.
상기 구성에서, 상기 부 위상 혼합부는, 상기 선택 클럭 신호를 입력받아서 상기 다수의 제어 신호에 따라 가중치가 설정된 제 3 반전 신호를 제 2 공통 출력 노드로 출력하는 제 3 인버터 그룹; 상기 혼합 클럭 신호를 반전하여 제 2 공통 출력 노드로 출력하는 제 4 인버터;를 포함하며, 상기 제 2 공통 출력 노드를 통해 상기 제 3 반전 신호와 상기 제 4 인버터의 출력 신호를 혼합하여 상기 DCC 클럭 신호로 출력함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명 하기로 한다.
본 발명의 실시 예로써 도 3의 블럭도가 개시되며, 본 발명의 실시 예는 입력되는 두 클럭 신호 CLK_IN1 및 CLK_IN2를 혼합하고, 두 클럭 신호 CLK_IN1 및 CLK_IN2가 소정의 듀티 차, 예를 들어, 코스 유닛 딜레이(coarse unit delay) 이상의 듀티 차가 날 경우 두 클럭 신호 CLK_IN1 및 CLK_IN2 중 어느 하나에 가중치를 주어 혼합된 클럭 신호 BLD_CLK와 다시 혼합함으로써, 더욱 정확하게 듀티 사이클을 보정할 수 있다.
구체적으로, 도 3의 실시 예는 라이징 에지가 정렬된 두 클럭 신호 CLK_IN1 및 CLK_IN2를 입력받아서 주 혼합 제어 신호들 EN1~ENn(여기서, n은 1 이상인 자연수)에 따라 두 클럭 신호 CLK_IN1 및 CLK_IN2를 혼합하여 혼합 클럭 신호 BLD_CLK로 출력하는 주 위상 혼합부(100), 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2를 입력받아서 선택 제어 신호 ENn+1에 따라 두 클럭 신호 CLK_IN1 및 CLK_IN2 중 어느 하나를 선택하여 선택 클럭 신호 SEL_CLK로 출력하는 클럭 선택부(200), 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상을 비교하여 선택 클럭 신호 SEL_CLK에 가중치를 주기 위한 부 혼합 제어 신호들 AEN1~AENi(여기서, i는 1 이상인 자연수)을 생성하는 혼합 제어부(300), 및 부 혼합 제어 신호들 AEN1~AENi에 따라 가중치가 부여된 선택 클럭 신호 SEL_CLK를 혼합 클럭 신호 BLD_CLK와 혼합하여 듀티 사이클이 보정된 DCC 클럭 신호 DCC_CLK로 출력하는 부 위상 혼합부(400)를 포함한다.
여기서, 주 혼합 제어 신호들 EN1~ENn은 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK의 듀티 차에 따라 두 클럭 간의 위상 혼합에 대한 가중치를 설정하는 신 호들이고, 선택 제어 신호 ENn+1는 혼합 클럭 신호 BLD_CLK의 듀티 사이클을 다시 보정하기 위해 혼합 클럭 신호 BLD_CLK와 혼합되기 위한 두 클럭 신호 RCLK 및 FCLK 중 어느 하나를 선택하는 신호이다.
이러한 구성을 갖는 본 발명의 실시 예에서 주 위상 혼합부(100), 클럭 선택부(200), 및 부 위상 혼합부(400)는 도 4에 도시된 바와 같이 구성될 수 있으며, 이를 상세히 살펴보면 아래와 같다.
구체적으로, 주 위상 혼합부(100)는 클럭 신호 CLK_IN1를 공통으로 입력받아서 이를 반전시킨 클럭 신호를 공통 출력 노드로 출력하는 인버터 그룹(110)과, 클럭 신호 CLK_IN2를 공통으로 입력받아서 이를 반전시킨 클럭 신호를 공통 출력 노드로 출력하는 인버터 그룹(120)으로 구성될 수 있다. 여기서, 인버터 그룹(IV1~IV3)은 병렬 연결된 다수의 인버터로 구성될 수 있으며, 일 예로 세 개의 인버터(IV1~IV3)가 병렬로 연결될 경우, 각 인버터(IV1~IV3)는 주 혼합 제어 신호들 EN1~EN3에 의해 제어된다. 또한, 인버터 그룹(120)은 병렬 연결된 다수의 인버터로 구성될 수 있으며, 인버터 그룹(110)과 동일한 수로 구성될 경우, 각 인버터(IV4~IV6)는 주 혼합 제어 신호들 EN1~EN3을 각각 반전시킨 신호들에 의해 제어된다.
클럭 선택부(200)는 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2를 각각 입력받아서 이를 반전시킨 클럭 신호 중 어느 하나를 선택 클럭 신호 SEL_CLK로 출력하는 두 개의 인버터(IV7,IV8)로 구성될 수 있다. 여기서, 두 인버터(IV7,IV8)는 각각 선택 제어 신호 EN4에 의해 상반되게 제어된다.
부 위상 혼합부(400)는 선택 클럭 신호 SEL_CLK를 입력받아서 제어 신호 AEN1~AEN3에 따라 가중치가 설정된 선택 클럭 신호 SEL_CLK를 노드(ND1)로 출력하는 다수의 인버터(IV9~IV12)와, 혼합 클럭 신호 BLD_CLK를 반전하여 노드(ND1)로 출력하는 인버터(IV13)로 구성될 수 있다. 여기서, 인버터들(IV9~IV12)은 부 혼합 제어 신호들 AEN1~AENi에 대응되는 수로 구성될 수 있다.
이러한 구성을 갖는 주 위상 혼합부(100), 클럭 선택부(200), 및 부 위상 혼합부(400)의 동작을 살펴보면, 우선, 주 위상 혼합부(100)는 주 혼합 제어 신호들 EN1~EN3에 의해 가중치가 설정된 두 클럭 신호 CLK_IN1 및 CLK_IN2를 두 인버터 그룹(110,120)의 공통 출력 노드를 통해 혼합하여 혼합 클럭 신호 BLD_CLK로 출력한다. 그리고, 클럭 선택부(200)는 선택 제어 신호 EN4에 의해 두 클럭 신호 CLK_IN1 및 CLK_IN2 중 어느 하나를 선택하여 선택 클럭 신호 SEL_CLK로 출력한다.
그 후, 부 위상 혼합부(400)는 부 혼합 제어 신호들 AEN1~AEN3이 모두 디스에이블 상태일 때 선택 클럭 신호 SEL_CLK를 반전시킨 신호와 혼합 클럭 신호 BLD_CLK를 반전시킨 신호의 중간 위상에 대응되는 DCC 클럭 신호 DCC_CLK를 출력하며, 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2간의 듀티 차가 큰 경우, 부 혼합 제어 신호들 AEN1~AEN3이 순차적으로 인에이블됨에 따라 선택 클럭 신호 SEL_CLK를 반전시킨 신호와 혼합 클럭 신호 BLD_CLK를 반전시킨 신호 간의 중간 위상에서 선택 클럭 신호 SEL_CLK를 반전시킨 신호의 위상 쪽으로 치우친 DCC 클럭 신호 DCC_CLK를 출력한다.
혼합 제어부(300)는 일 예로, 도 5에 도시된 바와 같이, 클럭 신호 CLK_IN1 와 클럭 신호 CLK_IN2에 코스 유닛 딜레이를 각각 적용한 후 지연된 클럭 신호들과 클럭 신호 CLK_IN1 및 CLK_IN2의 위상을 각각 비교하여 검출 신호들 CUD_DET1~CUD_DETi로 출력하는 위상 검출부(310)와, 검출 신호들 CUD_DET1~CUD_DETi을 로오 패스 필터링하여 선택 클럭 신호 SEL_CLK에 가중치를 주기 위한 부 혼합 제어 신호들 AEN1~AENi을 순차적으로 생성하는 로오 패스 필터부(320)로 구성될 수 있다.
구체적으로, 위상 검출부(310)는 도 6에 도시된 바와 같이, 클럭 신호 CLK_IN1 및 CLK_IN2를 각각 코스 유닛 딜레이 수에 대응되게 지연시켜 지연 클럭 신호들 DCLK_INB1~DCLK_INBi 및 DCLK_INA1~DCLK_INAi로 출력하는 지연부(311), 지연 클럭 신호 DCLK_INA1~DCLK_INAi와 클럭 신호 CLK_IN1의 위상을 각각 비교하여 검출 신호로 출력하는 위상 검출기(PD1), 지연 클럭 신호 DCLK_INB1~DCLK_INBi와 클럭 신호 CLK_IN2의 위상을 각각 비교하여 검출 신호로 출력하는 위상 검출기(PD2), 및 위상 검출기(PD1)에서 출력된 검출 신호와 위상 검출기(PD2)에서 출력된 검출 신호를 각각 논리 조합하여 검출 신호 CUD_DET1~CUD_DETi로 출력하는 조합부(312)로 구성될 수 있다.
여기서, 각 코스 유닛 딜레이(CUD)는 DLL 회로(도시되지 않음)의 코스 딜레이 라인(도시되지 않음)을 구성하는 다수의 코스 유닛 딜레이 셀(coarse unit delay cell) 중 하나와 동일한 지연량을 가질 수도 있고, 설계자가 코스 유닛 딜레이(CUD)의 지연량을 임의로 지정하여 설계할 수도 있다. 그리고, 조합부(312)는 위상 검출기(PD2)의 검출 신호를 반전하는 인버터(IV14)와, 위상 검출기(PD1)의 검 출 신호와 인버터(IV14)의 출력 신호를 낸드 조합하여 검출 신호 CUD_DET1로 출력하는 낸드 게이트(NA1)가 각 위상 검출기(PD1,PD2)에 대응되도록 구성될 수 있다.
이러한 구성을 갖는 위상 검출부(310)의 동작을 살펴보면, 일 예로 클럭 신호 CLK_IN1의 하이 펄스 폭이 클럭 신호 CLK_IN2의 하이 펄스 폭보다 넓은 경우, 이들 두 클럭 신호 CLK_IN1 및 CLK_IN2를 반전한 신호의 라이징 엣지 사이의 간격이 코스 유닛 딜레이(CUD)보다 작을 때 위상 검출기(PD1)의 검출 신호가 하이 레벨이 되고 위상 검출기(PD2)의 검출 신호가 로우 레벨이 되어 검출 신호 CUD_DET1가 디스에이블되고, 이들 두 클럭 신호 CLK_IN1 및 CLK_IN2를 반전한 신호의 라이징 에지 사이의 간격이 코스 유닛 딜레이(CUD)보다 클 때 위상 검출기(PD1)의 검출 신호가 로우 레벨이 되고 위상 검출기(PD2)의 검출 신호가 로우 레벨이 되어 검출 신호 CUD_DET1가 인에이블된다.
그리고, 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상 차가 하나의 코스 유닛 딜레이(CUD) 이상이 날 경우 검출 신호 CUD_DET1가 인에이블되고, 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상 차가 두 개의 코스 유닛 딜레이(CUD) 이상이 날 경우 검출 신호 CUD_DET2가 인에이블되며, 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상 차가 i개의 코스 유닛 딜레이(CUD) 이상이 날 경우 검출 신호 CUD_DETi가 인에이블된다.
즉, 위상 검출부(310)는 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상을 비교하여 두 클럭 CLK_IN1 및 CLK_IN2의 위상이 코스 유닛 딜레이(CUD)의 개수와 대응되는 지연 차이가 발생할 때 이에 해당하는 검출 신호들 CUD_DET1~CUD_DETi을 각각 인에이블시킨다.
로오 패스 필터부(320)는 도 7에 도시된 바와 같이, 각 검출 신호들 CUD_DET1~CUD_DETi을 로오 패스 필터링(low pass filtering)하는 다수의 로오 패스 필터(LPF)와, 각 로오 패스 필터(LFP) 사이에 연결되어 부 혼합 제어 신호들 AEN1~AENi을 순차적으로 인에이블시키기 위한 제어부(321)를 포함한다.
여기서, 제어부(321)는 DLL 회로의 지연 및 고정 동작을 리셋시키기 위한 리셋 신호 RESET의 위상을 반전시켜 출력하는 인버터(IV15)와 인버터(IV15)의 출력 신호와 부 혼합 제어 신호, 예를 들어, AEN1를 낸드 조합하는 낸드 게이트(NA2)가 각 로오 패스 필터(LPF) 사이에 연결되도록 구성될 수 있다.
또한, 각 로오 패스 필터(LPF)는 도 8에 도시된 바와 같이, 검출 신호, 예를 들어, CUD_DET1를 입력받아서 DLL 회로가 업데이트될 때 인에이블되는 D CC 업데이트 클럭 DCC_UPDATE으로 한 주기에 한 번씩 샘플링(sampling)하는 플립플롭부(322)와, 샘플링된 신호가 동일한 특정 논리 레벨 값을 가질 때 부 혼합 제어 신호 AEN1를 인에이블시키는 드라이버부(323)로 구성될 수 있다.
구체적으로, 플립플롭부(322)는 검출 신호, 예를 들어, CUD_DET1를 입력받아서 DCC 업데이트 클럭 DCC_UPDATE의 라이징 또는 폴링 에지마다 검출 신호 CUD_DET1를 샘플링 신호 SAMP_A로 출력하는 D 플립플롭(DFF1), 샘플링 신호 SAMP_A를 입력받아서 DCC 업데이트 클럭 DCC_UPDATE의 라이징 또는 폴링 에지마다 샘플링 신호 SAMP_A를 샘플링 신호 SAMP_B로 출력하는 D 플립플롭(DFF2), 및 샘플링 신호 SAMP_B를 입력받아서 DCC 업데이트 클럭 DCC_UPDATE의 라이징 또는 폴링 에지마다 샘플링 신호 SAMP_B를 샘플링 신호 SAMP_C로 출력하는 D 플립플롭(DFF3)으로 구성될 수 있다. 여기서, 각 D 플립플롭(DFF1~DFF3)은 DLL이 초기화될 때 인에이블되는 리셋 신호 RESET에 의해 초기화된다.
이러한 구성을 갖는 플립플롭부(321)은 검출 신호, 예를 들어, CUD_DET1를 입력받아서 DCC 업데이트 클럭 DCC_UPDATE의 한 주기마다 샘플링 신호들 SAMP_A, SAMP_B, 및 SAMP_C을 순차적으로 출력한다.
드라이버부(323)는 샘플링 신호들 SAMP_A, SAMP_B, 및 SAMP_C을 낸드 조합하는 낸드 게이트(NA3), 낸드 게이트(NA3)의 출력 신호에 의해 노드(ND2)의 전위를 상승시키는 PMOS 트랜지스터(P1), 샘플링 신호들 SAMP_A, SAMP_B, 및 SAMP_C을 노아 조합하는 노아 게이트(NR1), 노아 게이트(NR1)의 출력 신호에 의해 노드(ND2)의 전위를 하강시키는 NMOS 트랜지스터(N1), 노드(ND1)의 전위를 갖는 신호와 리셋 신호 RESET를 반전한 신호 RESETB를 낸드 조합하는 낸드 게이트(NA4), 낸드 게이트(ND4)의 출력 신호를 반전하여 노드(ND2)로 전달하는 인버터(IV16), 및 낸드 게이트(ND4)의 출력 신호를 반전하여 부 혼합 제어 신호, 예를 들어, AEN1를 출력하는 인버터(IV17)로 구성될 수 있다.
이러한 구성을 갖는 드라이버부(323)는 샘플링 신호들 SAMP_A, SAMP_B, 및 SAMP_C이 모두 동일한 특정 레벨, 예를 들어, 하이 레벨이고 리셋 바 신호 RESETB가 인에이블 상태일 때 부 혼합 제어 신호, 예를 들어, AEN1를 인에이블시킨다.
이와 같이, 도 5와 같은 구성을 갖는 혼합 제어부(300)는 위상 검출부(310)를 통하여 입력되는 두 클럭 신호 CLK_IN1 및 CLK_IN2의 위상 차가 하나의 코스 유 닛 딜레이 이상 차이가 나는지 검사하여 검출 신호 CUD_DET1~CUD_DETi로 출력하고, 로오 패스 필터부(320)를 통하여 주위 상황에 따른 갑작스런 변화에 되도록 둔감하도록 로오 패스 필터링한 후 검출 신호들 CUD_DET1~CUD_DETi을 이용하여 코스 유닛 딜레이 차이에 해당되는 부 혼합 제어 신호들 AEN1~AENi을 순차적으로 인에이블시킨다.
혼합 제어부(300)는 다른 예로, 도 9에 도시된 바와 같이, 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 라이징 에지가 정렬될 때, 즉, DLL 회로에서 지연 및 고정 동작이 끝날 때 인에이블되는 DCC 인에이블 신호 DCC_EN, 부 혼합 제어 신호들 AEN1~AENi, 및 리셋 신호 RESET에 의해 제어되고 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2에 코스 유닛 딜레이 그룹을 하나부터 순차적으로 적용한 후 이들을 클럭 신호 CLK_IN1 및 CLK_IN2의 위상과 각각 비교하여 검출 신호 CUD_DET로 출력하는 위상 검출부(330)와, 검출 신호 CUD_DET로써 선택 클럭 신호 SEL_CLK에 가중치를 주기 위한 부 혼합 제어 신호들 AEN1~AENi을 생성하는 다수의 로오 패스 필터부(340)로 구성될 수 있다.
구체적으로, 위상 검출부(330)는 도 10에 도시된 바와 같이, DCC 인에이블 신호 DCC_EN에 의해 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2를 각각 반전시켜 제공하는 클럭 제공부(331), 부 혼합 제어 신호들 AEN1~AENi과 리셋 신호 RESET로써 클럭 신호 CLK_IN1 및 CLK_IN2를 쉬프트시켜 클럭 신호 CLK_IN1 및 CLK_IN2가 코스 유닛 딜레이(CUD)에 의해 지연되는 양을 제어하는 혼합 신호들 MUX1~MUXi을 생성하는 쉬프트 제어부(332), 혼합 신호들 MUX1~MUXi에 의해 결정된 코스 유닛 딜레이 양만큼 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2를 각각 지연시켜 제공하는 지연부(333,334), 클럭 제공부(331)에서 제공된 신호와 지연부(332)에서 제공된 신호의 위상을 각각 비교하여 검출 신호 PD_OUT1 및 PD_OUT2로 출력하는 위상 검출부(PD3,PD4), 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상을 비교하여 검출 신호 PD_OUT3로 출력하는 위상 검출부(PD5), 및 검출 신호 PD_OUT3의 상태에 따라 검출 신호 PD_OUT1와 검출 신호 PD_OUT2 중 어느 하나를 선택하여 검출 신호 CUD_DET로 출력하는 선택부(335)를 포함한다.
클럭 제공부(331)는 클럭 신호 CLK_IN1와 DCC 인에이블 신호 DCC_EN를 낸드 조합하는 낸드 게이트(NA5), 전원 전압(VDD) 레벨을 갖는 신호와 낸드 게이트(NA5)에서 출력된 신호를 낸드 조합하는 낸드 게이트(NA6), 전원 전압(VDD) 레벨을 갖는 신호와 낸드 게이트(NA6)에서 출력된 신호를 낸드 조합하는 낸드 게이트(NA7), 클럭 신호 CLK_IN2와 DCC 인에이블 신호 DCC_EN를 낸드 조합하는 낸드 게이트(NA8), 전원 전압(VDD) 레벨을 갖는 신호와 낸드 게이트(NA8)에서 출력된 신호를 낸드 조합하는 낸드 게이트(NA9), 및 전원 전압(VDD) 레벨을 갖는 신호와 낸드 게이트(NA9)에서 출력된 신호를 낸드 조합하는 낸드 게이트(NA10)로 구성될 수 있다.
이러한 구성을 갖는 클럭 제공부(331)는 DCC 인에이블 신호 DCC_EN가 인에이블 상태일 때 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상을 반전하여 위상 검출부(PD3,PD4)로 각각 제공한다.
쉬프트 제어부(332)는 코스 유닛 딜레이(CUD) 그룹의 수와 대응되게 구성되며, 일 예로, 도 10에 도시된 바와 같이 3개의 코스 유닛 딜레이(CUD) 그룹을 제어 하는 경우, 각 혼합 신호 MUX2 및 MUX3를 각각 반전시킨 신호 MUXB2 및 MUXB3를 낸드 조합하는 낸드 게이트(NA11), 낸드 게이트(NA11)의 출력 신호를 반전시켜 혼합 신호 MUX1로 출력하는 인버터(IV18), 리셋 신호 RESET를 반전시킨 신호 RESETB와 제어 신호 AEN1를 낸드 조합하는 낸드 게이트(NA12), 낸드 게이트(NA12)의 출력 신호를 반전시켜 혼합 신호 MUX2로 출력하는 인버터(IV19), 리셋 신호 RESET를 반전시킨 신호 RESETB와 제어 신호 AEN2를 낸드 조합하는 낸드 게이트(NA13), 낸드 게이트(NA13)의 출력 신호를 반전시켜 혼합 신호 MUX3로 출력하는 인버터(IV20)로 구성될 수 있다.
이러한 구성을 갖는 쉬프트 제어부(332)는 최초 동작시 혼합 신호 MUX1를 인에이블시킨 후, 리셋 신호 RESET가 디스에이블인 상태에서 로오 패스 필터부(340)에서 생성되는 부 혼합 제어 신호들 AEN1~AENi-1에 대응하여 혼합 신호들 MUX2~MUXi을 순차적으로 인에이블시킨다.
지연부(333,334)는 다수의 코스 유닛 딜레이(CUD) 그룹, 혼합 신호 MUX1, MUX2, 및 MUX3와 낸드 게이트(NA8)의 출력 신호를 각각 낸드 조합하는 낸드 게이트(NA14~NA16), 각 낸드 게이트(NA14~NA16)의 출력 신호가 소정의 코스 유닛 딜레이(CUD) 그룹을 통과하여 지연된 신호와 전원 전압(VDD) 레벨을 갖는 신호를 낸드 조합하는 낸드 게이트(NA20), 혼합 신호 MUX1, MUX2, 및 MUX3와 낸드 게이트(NA5)의 출력 신호를 각각 낸드 조합하는 낸드 게이트(NA17~NA19), 각 낸드 게이트(NA17~NA19)의 출력 신호가 소정의 코스 유닛 딜레이(CUD) 그룹을 통과하여 지연된 신호와 전원 전압(VDD) 레벨을 갖는 신호를 낸드 조합하는 낸드 게이트(NA21)로 구성될 수 있다.
여기서, 각 코스 유닛 딜레이(CUD) 그룹은 하나 이상의 코스 유닛 딜레이(CUD)로 구성될 수 있으며, 도 10의 실시 예는 각 코스 유닛 딜레이(CUD) 그룹이 두 개의 코스 유닛 딜레이(CUD)로 구성된 것을 보여준다.
이러한 구성을 갖는 지연부(333,334)는 제어 신호 MUX1가 인에이블됨에 따라 각 낸드 게이트(NA8,NA5)의 출력 신호를 두 개의 코스 유닛 딜레이(CUD) 만큼 지연시켜 각 위상 검출부(PD3,PD4)로 제공하고, 혼합 신호 MUX2가 인에이블되면 각 낸드 게이트(NA8,NA5)의 출력 신호를 네 개의 코스 유닛 딜레이(CUD) 만큼 지연시켜 각 위상 검출부(PD3,PD4)로 제공한다.
즉, 지연부(333,334)는 DCC 인에이블 신호 DCC_EN가 인에이블될 때 입력되는 클럭 신호 CLK_IN2와 클럭 신호 CLK_IN1를 혼합 신호 MUXi가 인에이블됨에 따라 이에 대응되는 수의 코스 유닛 딜레이(CUD) 그룹만큼 지연시켜 각 위상 검출부(PD3,PD4)로 제공한다.
위상 검출부(PD3)는 낸드 게이트(NA7)의 출력 신호와 낸드 게이트(NA20)의 출력 신호의 위상을 비교하여 검출 신호 PD_OUT1로 출력한다. 즉, 위상 검출부(PD3)는 DCC 인에이블 신호 DCC_EN가 인에이블될 때 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN1가 지연부(333)에 의해 지연된 신호의 위상을 비교하여 검출 신호 PD_OUT1로 출력한다.
위상 검출부(PD4)는 낸드 게이트(NA21)의 출력 신호와 낸드 게이트(NA10)의 출력 신호의 위상을 비교하여 검출 신호 PD_OUT2로 출력한다. 즉, 위상 검출 부(PD4)는 DCC 인에이블 신호 DCC_EN가 인에이블될 때 클럭 신호 CLK_IN2와 클럭 신호 CLK_IN2가 지연부(334)에 의해 지연된 신호의 위상을 비교하여 검출 신호 PD_OUT2로 출력한다.
위상 검출부(PD5)는 클럭 신호 CLK_IN1를 반전시킨 신호와 클럭 신호 CLK_IN2를 반전시킨 신호의 위상을 비교하여 검출 신호 PD_OUT3로 출력한다. 이때, 클럭 신호 CLK_IN1를 반전시킨 신호의 하이 펄스가 클럭 신호 CLK_IN2를 반전시킨 신호의 하이 펄스보다 작은 경우, 위상 검출부(PD5)는 검출 신호 PD_OUT3를 인에이블시키고, 이와 반대인 경우에 위상 검출부(PD5)는 검출 신호 PD_OUT3를 디스에이블시킨다.
선택부(335)는 검출 신호 PD_OUT3를 반전하는 인버터(IV21), 검출 신호 PD_OUT3의 상태에 따라 검출 신호 PD_OUT1의 전달 여부를 결정하는 트랜스미션 게이트(TG1), 검출 신호 PD_OUT2를 반전하는 인버터(IV22), 검출 신호 PD_OUT3의 상태에 따라 인버터(IV22)의 출력 신호의 전달 여부를 결정하는 트랜스미션 게이트(TG2), 및 트랜스미션 게이트(TG1)에서 전달된 신호 또는 트랜스미션 게이트(TG2)에서 전달된 신호를 반전하여 검출 신호 CUD_DET로 출력하는 인버터(IV23)로 구성될 수 있다.
이러한 구성을 갖는 선택부(335)는 검출 신호 PD_OUT3의 상태에 따라 검출 신호 PD_OUT1와 검출 신호 PD_OUT2 중 어느 하나를 검출 신호 CUD_DET로 출력한다.
로오 패스 필터부(340)는 도 11에 도시된 바와 같이, 검출 신호 CUD_DET를 필터링하는 다수의 로오 패스 필터(LPF)와, 위상 검출부(330)와 각 로오 패스 필 터(LFP) 사이에 연결되어 검출 신호 CUD_DET의 전달을 제어하는 제어부(341)로 구성될 수 있다.
여기서, 제어부(341)는 각 제어 신호 MUX1~MUXi의 상태에 따라 검출 신호 CUD_DET의 전달 여부를 결정하는 다수의 트랜스미션 게이트(TG3~TGi+2)로 구성될 수 있으며, 각 로오 패스 필터(LPF)는 도 8에서 리셋 신호 RESET 대신 반전 제어 신호들 MUXB1~MUXBi 중 어느 하나가 입력되는 것을 제외하고 도 8과 동일한 구성으로 이루어질 수 있으므로 자세한 설명을 생략한다.
이와 같이, 도 9와 같은 구성을 갖는 혼합 제어부(300)는 클럭 신호 CLK_IN1를 반전시킨 신호와 클럭 신호 CLK_IN2를 반전시킨 신호의 위상을 비교하여, 일 예로 클럭 신호 CLK_IN1를 반전시킨 신호의 하이 펄스가 클럭 신호 CLK_IN2를 반전시킨 신호의 하이 펄스보다 작은 경우, 검출 신호 PD_OUT3를 인에이블시킨다.
이때, 클럭 신호 CLK_IN1와 위상이 반대인 신호가 소정의 코스 유닛 딜레이(CUD)를 거쳐 검출부(PD4)의 타겟 클럭으로 입력되고 클럭 신호 CLK_IN2와 위상이 반대인 신호가 검출부(PD4)의 샘플링 클럭으로 입력된다.
그 후, 검출부(PD4)에서 출력된 검출 신호 PD_OUT1가 인에이블 상태이면 검출 신호 CUD_DET도 인에이블 상태가 되므로 듀티 에러가 소정의 코스 유닛 딜레이(CUD)에 의해 지연된 신호보다 크다는 것을 알 수 있으며, 검출부(PD4)에서 출력된 검출 신호 PD_OUT1가 디스에이블 상태이면 검출 신호 CUD_DET도 디스에이블 상태가 되므로 듀티 에러가 소정의 코스 유닛 딜레이(CUD)에 의해 지연된 신호보다 작다는 것을 알 수 있다. 즉, 지연부(333,334)의 코스 유닛 딜레이(CUD) 그룹에 의해 정해진 지연량보다 듀티 에러가 크면 검출 신호 CUD_DET가 인에이블된다.
그리고, 도 9와 같은 구성을 갖는 혼합 제어부(300)는 최초 동작시 혼합 신호 MUX1가 인에이블되어 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2가 하나의 코스 유닛 딜레이(CUD) 그룹만큼 위상 차가 나는지 검사하고, 하나의 코스 유닛 딜레이(CUD) 그룹만큼 위상 차가 날 때 검출 신호 CUD_DET가 인에이블되고, 이에 따라, 부 혼합 제어 신호 AEN1도 인에이블된다.
부 혼합 제어 신호 AEN1가 인에이블됨에 따라 혼합 신호 MUX1는 디스에이블되고 혼합 신호 MUX2가 인에이블되어 도 9와 같은 구성을 갖는 부 혼합 제어부(300)는 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2가 두 개의 코스 유닛 딜레이(CUD) 그룹만큼 위상 차가 나는지 검사하여 부 혼합 제어 신호 AEN2의 인에이블 여부를 결정한다.
즉, 도 9와 같은 구성을 갖는 혼합 제어부(300)는 위와 같이 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상 차를 순차적으로 비교하여 소정의 코스 유닛 딜레이(CUD) 그룹에 대응되는 부 혼합 제어 신호들 AEN1~AENi을 순차적으로 인에이블시킨다.
혼합 제어부(300)는 또 다른 예로, 도 12에 도시된 바와 같이, DCC 인에이블 신호 DCC_EN에 의해 동작하여 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상을 비교하여 검출 신호 PD_OUT4로 출력하는 위상 검출부(350), 검출 신호 PD_OUT4를 입력받아서 검출 신호 PD_OUT4가 인에이블 상태인 동안 소정 전위를 충전하여 펌핑 전압 VCP으로 출력하며 검출 신호 PD_OUT가 디스에이블될 때 인에이블되는 리셋 신 호 RESET_CP에 의해 리셋되는 차지 펌프부(360), 펌핑 전압 VCP을 샘플 클럭 SAMPLE_CLK에 의해 샘플링한 뒤 샘플링된 값을 디지털 코드 D0~Dj로 변환하는 변환부(370), 및 디지털 코드 D0~Dj를 디코딩하여 부 혼합 제어 신호들 AEN1~AENi로 출력하는 디코더부(380)로 구성될 수 있다.
구체적으로, 위상 검출부(350)는 도 13에 도시된 바와 같이, 클럭 신호 CLK_IN1와 DCC 인에이블 신호 DCC_EN를 낸드 조합하는 낸드 게이트(NA22), 클럭 신호 CLK_IN2와 DCC 인에이블 신호 DCC_EN를 낸드 조합하는 낸드 게이트(NA23), 및 낸드 게이트(NA22)의 출력 신호와 낸드 게이트(NA23)의 출력 신호를 익스클루시브(exclusive) 오아 조합하여 검출 신호 PD_OUT4로 출력하는 익스클루시브 오아 게이트(XOR)로 구성될 수 있다.
이러한 구성을 갖는 위상 검출부(350)는 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상을 비교하여 두 클럭 신호 CLK_IN1와 CLK_IN2가 동일한 레벨일 때 검출 신호 PD_OUT4를 디스에이블시키고, 두 클럭 신호 CLK_IN1와 CLK_IN2가 서로 다른 레벨일 때 검출 신호 PD_OUT4를 인에이블시킨다.
차지 펌프부(360)는 도 14에 도시된 바와 같이, DCC 인에이블 신호 DCC_EN와 검출 신호 PD_OUT4를 각각 낸드 조합하는 낸드 게이트(NA24,NA25), 낸드 게이트(NA25)의 출력 신호와 리셋 신호 RESET_CP를 오아 조합하는 오아 게이트(OR), 소정의 전류를 공급하는 전류원(CS), 낸드 게이트(NA24)의 출력 신호에 의해 전류원(CS)에서 공급되는 전류를 노드(ND3)로 전달하는 PMOS 트랜지스터(P2), 오아 게이트(OR)의 출력 신호에 의해 노드(ND3)의 전위를 접지 전압 레벨로 하강시키는 NMOS 트랜지스터(N2), 및 노드(ND3)로 공급된 전위를 충전하여 펌핑 전압 VCP으로 출력하는 캐패시터(C)로 구성될 수 있다.
이러한 구성을 갖는 차지 펌프부(360)는 검출 신호 PD_OUT4가 인에이블 상태인 동안 전류원(CS)에서 공급되는 전류를 충전하여 펌핑 전압 VCP으로 출력하며, 다음 클럭에서 검출 신호 PD_OUT4가 인에이블되기 전에 리셋 신호 RESET_CP에 의해 리셋된다.
변환부(370)는 펌핑 전압 VCP을 샘플 클럭 SAMPLE_CLK에 의해 샘플링한 뒤 샘플링된 값을 디지털 코드 D0~Dj로 변환하며, 일 예로, 도 12에 도시된 바와 같이, 펌핑 전압 VCP을 2비트 디지털 코드 D0와 D1로 변환할 수 있다.
여기서, 변환부(330)는 일반적인 아날로그-디지털 컨버터(analog-digital convertor)로 구성될 수 있으며, 일 예로 아날로그-디지털 컨버터는 비트 수에 맞게 직렬 연결된 저항을 이용하여 그 사이의 분배된 전압 레벨로 여러 개의 기준 전압을 생성하고, 샘플 클럭 SAMPLE_CLK의 상태에 따라 아날로그 입력 값을 입력받아 그 값을 유지시킨 후, 유지된 값을 각각의 기준 전압과 비교하여 비교된 결과에 따라 디지털 코드로 표현하며, 이 디지털 코드를 인코딩하여 2비트 코드로 변환한다. 이러한 아날로그-디지털 컨버터는 당업계에 널리 알려져 있으므로 자세한 구성 및 동작은 생략하기로 한다.
디코더부(380)는 간단한 로직으로 구현 가능하며, 일 예로, 도 15에 도시된 바와 같이, 디지털 코드 D0와 D1를 낸드 조합하는 낸드 게이트(NA25), 낸드 게이트(NA25)의 출력 신호를 반전하여 제어 신호 AEN3로 출력하는 인버터(IV24), 디지 털 코드 D0을 반전하는 인버터(IV25), 인버터(IV25)의 출력 신호를 반전하여 제어 신호 AEN2로 출력하는 인버터(IV26), 디지털 코드 D0와 D1를 노아 조합하는 노아 게이트(NR2), 및 노아 게이트(NR2)의 출력 신호를 반전하여 부 혼합 제어 신호 AEN1로 출력하는 인버터(IV27)로 구성될 수 있다.
이러한 구성을 갖는 디코더부(380)는 아래의 표 1과 같이, 비트 디지털 코드 D0와 D1를 디코딩하여 부 혼합 제어 신호들 AEN1~AEN3이 순차적으로 인에이블되도록 제어한다.
| D1 | D0 | AEN3 | AEN2 | AEN1 |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 |
| 1 | 1 | 1 | 1 | 1 |
이와 같이, 도 12와 같은 구성을 갖는 혼합 제어부(300)는 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상 차를 검출하여 그 차이를 검출 신호 PD_OUT4의 펄스로 나타내고, 이 검출 신호 PD_OUT4에 따라 부 혼합 제어 신호들 AEN1~AENi의 인에이블 여부를 결정한다.
즉, 도 12의 실시 예는 도 16에 도시된 바와 같이, DCC 인에이블 신호 DCC_EN가 인에이블될 때, 클럭 신호 CLK_IN1를 반전시킨 신호 CLK_INB1와 클럭 신호 CLK_IN2를 반전시킨 신호 CLK_INB2를 비교하여 반전 클럭 신호 CLK_INB1와 반전 클럭 신호 CLK_INB2의 레벨이 서로 다를 때 하이 펄스가 발생하는 검출 신호 PD_OUT4를 생성한다.
그 후, 이 검출 신호 PD_OUT4가 하이 펄스인 구간 동안 소정 전압의 충전에 의해 펌핑 전압 VCP이 발생하며, 펌핑 전압 VCP은 반전 클럭 신호 CLK_INB1와 반전 클럭 신호 CLK_INB2의 다음 클럭에서 리셋 신호 RESET_CP에 의해 방전되어 접지 레벨로 하강한다. 이후, 펌핑 전압 VCP은 샘플 클럭 SAMPLE_CLK에 의해 샘플링되어 디지털 코드 D0~Dj로 변환된다.
이상에서 살펴본 바와 같이, 본 발명의 혼합 제어부(300)는 도 5, 도 9, 및 도 12 등의 실시 예로 구현 가능하며, 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상 차에 따라 제어 신호 AEN1~AENi를 선택적으로 인에이블시킨다.
그리고, 제어 신호 AEN1~AENi의 인에이블 상태에 따라 선택 클럭 신호 SEL_CLK의 가중치를 부여한 후, 부 위상 혼합부(400)는 가중치가 부여된 선택 클럭 신호 SEL_CLK와 혼합 클럭 신호 BLD_CLK를 혼합하여 DCC 클럭 신호 DCC_CLK로 출력한다.
이와 같이, 본 발명의 실시 예는 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2간의 듀티 차를 검출하여 검출된 듀티 차에 대응되게 선택 클럭 신호 SEL_CLK에 가중치를 준 후, 이를 혼합 클럭 신호 BLD_CLK과 혼합함으로써, 설계자가 원하는 소정의 듀티 사이클, 예를 들어, 50%로 보정할 수 있다.
따라서, 본 발명의 실시 예는 두 클럭 신호 CLK_IN1와 CLK_IN2간의 듀티 차가 큰 경우, 두 클럭 신호 CLK_IN1와 CLK_IN2간의 위상 지연량에 따라 부 혼합 제어 신호들 AEN1~AENi을 선택적으로 인에이블시켜 듀티를 추가로 보정함으로써, 듀티 사이클 보정 능력이 향상될 수 있는 효과가 있다.
또한, 본 발명의 실시 예는 반도체 메모리 장치가 고속으로 동작하더라도 부 혼합 제어 신호들 AEN1~AENi에 의해 결정되는 가중치를 이용하여 듀티를 한번 더 보정함으로써, 두 클럭 신호 CLK_IN1와 CLK_IN2의 저주파로 인한 듀티 사이클 보정 오류를 줄일 수 있는 효과가 있다.
이와 같이, 본 발명의 실시 예는 라이징 에지가 정렬된 두 클럭 신호 간의 듀티 에러를 검출하여 두 클럭 신호의 혼합 과정에서 듀티 에러 정도에 따라 가중치를 더욱 미세하게 조절함으로써, 듀티 사이클 보정 능력이 향상될 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.
Claims (45)
- 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호의 위상을 소정 비율로 혼합하고, 상기 혼합된 클럭을 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택한 선택 클럭 신호와 다시 혼합하여 듀티를 보정하는 듀티 사이클 보정 회로에 있어서,상기 제 1 및 제 2 클럭 신호의 듀티 차를 비교하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 출력하는 혼합 제어부를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 혼합 제어부는 상기 제 1 및 제 2 클럭 신호의 듀티 차가 상기 코스 유닛 딜레이 이상 차이가 날 때, 상기 선택 클럭 신호의 가중치를 제어하는 상기 다수의 제어 신호를 순차적으로 인에이블시킴을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 혼합 제어부는,상기 제 1 및 제 2 클럭 신호를 코스 유닛 딜레이 단위로 각각 지연시킨 후, 상기 지연된 신호들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 다수 의 제 1 검출 신호로 출력하는 다수의 제 1 위상 검출부; 및상기 다수의 제 1 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키며, 상기 지연 고정 동작이 리셋될 때 인에이블되는 제 1 리셋 신호에 의해 리셋되는 제 1 로오 패스 필터부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 3 항에 있어서,상기 다수의 제 1 위상 검출부는 각각 상기 제 1 및 제 2 클럭 신호를 서로 다른 양의 코스 유닛 딜레이 만큼 지연시킴을 특징으로 하는 듀티 사이클 보정 회로.
- 제 3 항에 있어서,상기 각 제 1 위상 검출부는,상기 제 1 및 제 2 클럭 신호를 각각 상기 소정의 코스 유닛 딜레이만큼 지연시켜 제 1 및 제 2 지연 클럭 신호로 출력하는 제 1 지연 수단;상기 제 1 클럭 신호와 상기 제 2 지연 클럭 신호의 위상을 비교하는 제 1 위상 검출기;상기 제 2 클럭 신호와 상기 제 1 지연 클럭 신호의 위상을 각각 비교하는 제 2 위상 검출기; 및상기 제 1 위상 검출기에서 비교된 결과값과 상기 제 2 위상 검출기에서 비 교된 결과값을 논리 조합하여 상기 제 1 검출 신호로 출력하는 조합 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 5 항에 있어서,상기 조합 수단은,상기 제 2 위상 검출기의 출력 신호를 반전하는 제 1 인버터; 및상기 제 1 위상 검출기의 출력 신호와 상기 제 1 인버터의 출력 신호를 낸드 조합하는 제 1 낸드 게이트;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 3 항에 있어서,상기 제 1 로오 패스 필터부는,상기 다수의 제 1 검출 신호를 각각 로오 패스 필터링하여 상기 다수의 제어 신호로 출력하며, 상기 제 1 리셋 신호에 의해 리셋되는 다수의 제 1 로오 패스 필터 수단; 및상기 각 제 1 로오 패스 필터 수단 사이에 연결되어 상기 다수의 제어 신호가 순차적으로 인에이블되도록 제어하며, 상기 제 1 리셋 신호에 의해 리셋되는 제 1 제어 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 7 항에 있어서,상기 각 제 1 로오 패스 필터 수단은,상기 제 1 검출 신호를 입력받아서 상기 지연 고정 동작이 업데이트될 때 인에이블되는 DCC 업데이트 클럭으로써 샘플링하며, 상기 제 1 리셋 신호에 의해 리셋되는 제 1 플립플롭 수단; 및상기 샘플링된 신호들이 동일한 특정 레벨 값을 가질 때 상기 제어 신호를 인에이블시키며, 상기 제 1 리셋 신호에 의해 리셋되는 제 1 드라이버 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 8 항에 있어서,상기 제 1 플립플롭 수단은 다수의 D 플립플롭으로 구성되며, 상기 다수의 D 플립플롭 중 첫 단의 D 플립플롭은 상기 제 1 검출 신호를 입력받아서 상기 소정 클럭의 한 주기마다 샘플링하고, 나머지 다수의 D 플립플롭은 이전 단의 D 플립플롭의 출력 신호를 입력받아 상기 소정 클럭의 한 주기마다 샘플링함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 8 항에 있어서,상기 제 1 드라이버 수단은,상기 샘플링된 신호들을 낸드 조합하는 제 2 낸드 게이트;상기 샘플링된 신호들을 노아 조합하는 제 1 노아 게이트;상기 제 2 낸드 게이트의 출력 신호에 의해 제 1 노드를 전원 전압 레벨로 상승시키는 제 1 PMOS 트랜지스터;상기 제 1 노아 게이트의 출력 신호에 의해 상기 제 1 노드를 접지 전압 레벨로 하강시키는 제 1 NMOS 트랜지스터;상기 제 1 노드의 전위를 갖는 신호와 상기 제 1 리셋 신호를 반전시킨 신호를 낸드 조합하는 제 3 낸드 게이트;상기 제 3 낸드 게이트의 출력 신호를 반전하여 상기 제 1 노드로 전달하는 제 2 인버터; 및상기 제 3 낸드 게이트의 출력 신호를 반전하여 상기 제어 신호로 출력하는 제 3 인버터;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 7 항에 있어서,상기 제 1 제어 수단은,상기 제 1 리셋 신호를 반전하는 제 4 인버터; 및상기 제어 신호들 중 어느 하나와 상기 제 4 인버터의 출력 신호를 낸드 조합하는 제 4 낸드 게이트;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 혼합 제어부는,상기 제 1 및 제 2 클럭 신호에 코스 유닛 딜레이를 순차적으로 적용한 후, 이들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 제 2 검출 신호로 출력하며, 상기 지연 고정 동작이 리셋될 때 인에이블되는 제 1 리셋 신호에 의해 리 셋되는 제 2 위상 검출부; 및상기 제 2 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키며, 상기 제 1 리셋 신호에 의해 리셋되는 제 2 로오 패스 필터부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 12 항에 있어서,상기 제 2 위상 검출부는,상기 지연 및 고정 동작이 끝날 때 인에이블되는 DCC 인에이블 신호에 의해 상기 제 1 및 제 2 클럭 신호를 각각 반전시켜 제공하는 클럭 제공 수단;상기 제어 신호들과 상기 제 1 리셋 신호로써 상기 제 1 및 제 2 클럭 신호를 쉬프트시켜 상기 제 1 및 제 2 클럭 신호가 상기 코스 유닛 딜레이에 의해 지연되는 양을 제어하는 혼합 신호들을 생성하는 쉬프트 제어 수단;상기 혼합 신호들에 의해 결정된 코스 유닛 딜레이 양만큼 상기 제 1 및 제 2 클럭 신호를 각각 지연시키는 제 2 지연 수단;상기 클럭 제공부에서 제공된 상기 제 1 클럭 신호의 반전 신호와 상기 지연 수단에서 지연된 제 2 클럭 신호의 지연 신호의 위상을 비교하여 제 1 비교 신호로 출력하는 제 3 위상 검출기;상기 클럭 제공부에서 제공된 상기 제 2 클럭 신호의 반전 신호와 상기 지연 수단에서 지연된 제 1 클럭 신호의 지연 신호의 위상을 비교하여 제 2 비교 신호로 출력하는 제 4 위상 검출기;상기 제 1 및 제 2 클럭 신호의 위상을 비교하여 제 3 비교 신호로 출력하는 제 5 위상 검출기; 및상기 제 3 비교 신호의 상태에 따라 상기 제 1 비교 신호와 상기 제 2 비교 신호 중 어느 하나를 선택하여 상기 제 2 검출 신호로 출력하는 선택 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 13 항에 있어서,상기 클럭 제공 수단은,상기 제 1 클럭 신호와 상기 DCC 인에이블 신호를 낸드 조합하는 제 5 낸드 게이트;전원 전압 레벨을 갖는 신호와 상기 제 5 낸드 게이트에서 출력된 신호를 낸드 조합하는 제 6 낸드 게이트;전원 전압 레벨을 갖는 신호와 상기 제 6 낸드 게이트에서 출력된 신호를 낸드 조합하는 제 7 낸드 게이트;상기 제 2 클럭 신호와 상기 DCC 인에이블 신호를 낸드 조합하는 제 8 낸드 게이트;전원 전압 레벨을 갖는 신호와 상기 제 8 낸드 게이트에서 출력된 신호를 낸드 조합하는 제 9 낸드 게이트; 및전원 전압 레벨을 갖는 신호와 상기 제 9 낸드 게이트에서 출력된 신호를 낸 드 조합하는 제 10 낸드 게이트;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 13 항에 있어서,상기 쉬프트 제어 수단은,상기 제 1 리셋 신호를 반전시킨 신호와 상기 각 제어 신호를 순차적으로 낸드 조합하는 다수의 제 11 낸드 게이트; 및상기 각 제 11 낸드 게이트의 출력 신호를 반전시켜 상기 다수의 혼합 신호로 출력하는 다수의 제 5 인버터;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 13 또는 제 14 항에 있어서,상기 지연 수단은,상기 각 혼합 신호와 상기 제 8 낸드 게이트의 출력 신호를 낸드 조합하는 다수의 제 12 낸드 게이트;상기 각 제 12 낸드 게이트의 출력 신호가 상기 소정의 코스 유닛 딜레이를 통과하여 지연된 신호와 전원 전압 레벨을 갖는 신호를 낸드 조합하는 제 13 낸드 게이트;상기 각 혼합 신호와 상기 제 5 낸드 게이트의 출력 신호를 각각 낸드 조합하는 다수의 제 14 낸드 게이트; 및상기 각 제 14 낸드 게이트의 출력 신호가 소정의 코스 유닛 딜레이를 통과하여 지연된 신호와 전원 전압 레벨을 갖는 신호를 낸드 조합하는 제 15 낸드 게이트;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 13 항에 있어서,상기 선택 수단은,상기 제 3 비교 신호의 상태에 따라 상기 제 1 비교 신호의 전달 여부를 결정하는 제 1 트랜스미션 게이트;상기 제 2 비교 신호를 반전하는 제 6 인버터;상기 제 3 비교 신호의 상태에 따라 상기 제 6 인버터의 출력 신호의 전달 여부를 결정하는 제 2 트랜스미션 게이트; 및상기 제 1 및 제 2 트랜스미션 게이트에서 전달된 신호를 반전하여 상기 제 2 검출 신호로 출력하는 제 7 인버터;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 12 항에 있어서,상기 제 2 로오 패스 필터부는,상기 제 2 검출 신호를 로오 패스 필터링하여 상기 다수의 제어 신호로 출력하며, 상기 제 1 리셋 신호에 의해 리셋되는 다수의 제 2 로오 패스 필터 수단; 및상기 제 2 위상 검출부와 상기 각 제 2 로오 패스 필터 수단 사이에 연결되 어 상기 제 2 검출 신호의 전달을 제어하는 제 2 제어 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 18 항에 있어서,상기 각 제 2 로오 패스 필터 수단은,상기 제 2 검출 신호를 입력받아서 소정 클럭의 한 주기마다 샘플링하며, 상기 제 1 리셋 신호에 의해 리셋되는 제 2 플립플롭 수단; 및상기 샘플링된 신호들이 동일한 특정 레벨 값을 가질 때 상기 제어 신호를 인에이블시키며, 상기 제 1 리셋 신호에 의해 리셋되는 제 2 드라이버 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 19 항에 있어서,상기 제 2 플립플롭 수단은 다수의 D 플립플롭으로 구성되며, 상기 다수의 D 플립플롭 중 첫 단의 D 플립플롭은 상기 제 2 검출 신호를 입력받아서 상기 소정 클럭의 한 주기마다 샘플링하고, 나머지 다수의 D 플립플롭은 이전 단의 D 플립플롭의 출력 신호를 입력받아 상기 소정 클럭의 한 주기마다 샘플링함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 19 항에 있어서,상기 제 2 드라이버 수단은,상기 샘플링된 신호들을 낸드 조합하는 제 16 낸드 게이트;상기 샘플링된 신호들을 노아 조합하는 제 2 노아 게이트;상기 제 16 낸드 게이트의 출력 신호에 의해 제 2 노드를 전원 전압 레벨로 상승시키는 제 2 PMOS 트랜지스터;상기 제 2 노아 게이트의 출력 신호에 의해 상기 제 2 노드를 접지 전압 레벨로 하강시키는 제 2 NMOS 트랜지스터;상기 제 2 노드의 전위를 갖는 신호와 상기 제 1 리셋 신호를 반전시킨 신호를 낸드 조합하는 제 17 낸드 게이트;상기 제 17 낸드 게이트의 출력 신호를 반전하여 상기 제 2 노드로 전달하는 제 8 인버터; 및상기 제 17 낸드 게이트의 출력 신호를 반전하여 상기 제어 신호로 출력하는 제 9 인버터;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 18 항에 있어서,상기 제 2 제어 수단은 상기 각 혼합 신호의 상태에 따라 상기 제 2 검출 신호의 전달 여부를 결정하는 다수의 제 3 트랜스미션 게이트를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 혼합 제어부는,상기 지연 및 고정 동작이 끝날 때 동작하며, 상기 제 1 및 제 2 클럭 신호의 위상을 비교하여 제 3 검출 신호로 출력하는 제 3 위상 검출부;상기 제 3 검출 신호를 입력받아서 상기 제 3 검출 신호가 인에이블 상태인 동안 소정 전위를 충전하여 펌핑 전압으로 출력하며, 상기 제 3 검출 신호가 디스에이블될 때 리셋되는 차지 펌프부;상기 펌핑 전압을 샘플 클럭에 의해 샘플링하여 디지털 코드로 변환하는 변환부; 및상기 디지털 코드를 디코딩하여 상기 다수의 제어 신호로 출력하는 디코더부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 20 항에 있어서,상기 차지 펌프부,상기 지연 및 고정 동작이 끝날 때 인에이블되는 DCC 인에이블 신호와 상기 제 3 검출 신호를 각각 낸드 조합하는 제 18 낸드 게이트;상기 제 18 낸드 게이트의 출력 신호와 상기 제 3 검출 신호가 디스에이블될 때 인에이블되는 제 2 리셋 신호를 오아 조합하는 오아 게이트;소정의 전류를 공급하는 전류원;상기 제 18 낸드 게이트의 출력 신호에 의해 상기 전류원에서 공급되는 전류를 제 3 노드로 전달하는 제 3 PMOS 트랜지스터;상기 오아 게이트의 출력 신호에 의해 상기 제 3 노드의 전위를 접지 전압 레벨로 하강시키는 제 3 NMOS 트랜지스터; 및상기 제 3 노드로 공급된 전위를 충전하여 상기 펌핑 전압으로 출력하는 캐패시터;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호의 위상을 소정 비율로 혼합하고, 상기 혼합된 클럭 신호를 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택한 선택 클럭 신호와 다시 혼합하여 듀티를 보정하는 듀티 사이클 보정 회로에 있어서,상기 제 1 및 제 2 클럭 신호를 코스 유닛 딜레이 단위로 각각 지연시킨 후, 상기 지연된 신호들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 다수의 검출 신호로 출력하는 다수의 위상 검출부;상기 다수의 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키는 로오 패스 필터부; 및상기 각 제어 신호에 의해 가중치가 부여된 상기 선택 클럭 신호를 상기 혼합된 클럭 신호와 혼합하여 듀티 사이클이 보정된 DCC 클럭 신호로 출력하는 위상 혼합부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 25 항에 있어서,상기 다수의 위상 검출부는 각각 상기 제 1 및 제 2 클럭 신호를 서로 다른 양의 코스 유닛 딜레이 만큼 지연시킴을 특징으로 하는 듀티 사이클 보정 회로.
- 제 25 항에 있어서,상기 각 위상 검출부는,상기 제 1 및 제 2 클럭 신호를 각각 상기 소정의 코스 유닛 딜레이만큼 지연시켜 제 1 및 제 2 지연 클럭 신호로 출력하는 지연 수단;상기 제 1 클럭 신호와 상기 제 2 지연 클럭 신호의 위상을 비교하는 제 1 위상 검출기;상기 제 2 클럭 신호와 상기 제 1 지연 클럭 신호의 위상을 각각 비교하는 제 2 위상 검출기; 및상기 제 1 위상 검출기에서 비교된 결과값과 상기 제 2 위상 검출기에서 비교된 결과값을 논리 조합하여 상기 검출 신호로 출력하는 조합 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 25 항에 있어서,상기 로오 패스 필터부는,상기 다수의 검출 신호를 각각 로오 패스 필터링하여 상기 다수의 제어 신호로 출력하는 다수의 로오 패스 필터 수단; 및상기 각 로오 패스 필터 수단 사이에 연결되어 상기 다수의 제어 신호가 순차적으로 인에이블되도록 제어하는 제어 수단;을 포함함을 특징으로 하는 듀티 사 이클 보정 회로.
- 제 28 항에 있어서,상기 각 로오 패스 필터 수단은,상기 검출 신호를 입력받아서 소정 클럭의 한 주기마다 샘플링하는 플립플롭 수단; 및상기 샘플링된 신호들이 동일한 특정 레벨 값을 가질 때 상기 제어 신호를 인에이블시키는 드라이버 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 25 항에 있어서,상기 위상 혼합부는,상기 선택 클럭 신호를 공통으로 입력받아서 상기 다수의 제어 신호에 따라 가중치를 설정하여 공통 출력 노드로 출력하는 다수의 제 1 인버터; 및상기 혼합 클럭 신호를 반전하여 상기 공통 출력 노드로 출력하는 제 2 인버터;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호의 위상을 소정 비율로 혼합하고, 상기 혼합된 클럭을 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택한 선택 클럭 신호와 다시 혼합하여 듀티를 보정하는 듀티 사이클 보정 회로에 있어서,상기 제 1 및 제 2 클럭 신호에 상기 코스 유닛 딜레이를 순차적으로 적용한 후 이들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 검출 신호로 출력하는 위상 검출부;상기 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키는 로오 패스 필터부; 및상기 각 제어 신호에 의해 가중치가 부여된 상기 선택 클럭 신호를 상기 혼합된 클럭 신호와 혼합하여 듀티 사이클이 보정된 DCC 클럭 신호로 출력하는 위상 혼합부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 31 항에 있어서,상기 위상 검출부는,상기 지연 및 고정 동작이 끝날 때 인에이블되는 DCC 인에이블 신호에 의해 상기 제 1 및 제 2 클럭 신호를 각각 반전시켜 제공하는 클럭 제공 수단;상기 제어 신호들과 상기 지연 고정 동작을 리셋시키기 위한 리셋 신호로써 상기 제 1 및 제 2 클럭 신호를 쉬프트시켜 상기 제 1 및 제 2 클럭 신호가 상기 코스 유닛 딜레이에 의해 지연되는 양을 제어하는 혼합 신호들을 생성하는 쉬프트 제어 수단;상기 혼합 신호들에 의해 결정된 코스 유닛 딜레이 양만큼 상기 제 1 및 제 2 클럭 신호를 각각 지연시키는 지연 수단;상기 클럭 제공부에서 제공된 상기 제 1 클럭 신호의 반전 신호와 상기 지연 수단에서 지연된 제 2 클럭 신호의 지연 신호의 위상을 비교하여 제 1 비교 신호로 출력하는 제 1 위상 검출기;상기 클럭 제공부에서 제공된 상기 제 2 클럭 신호의 반전 신호와 상기 지연 수단에서 지연된 제 1 클럭 신호의 지연 신호의 위상을 비교하여 제 2 비교 신호로 출력하는 제 2 위상 검출기;상기 제 1 및 제 2 클럭 신호의 위상을 비교하여 제 3 비교 신호로 출력하는 제 3 위상 검출기; 및상기 제 3 비교 신호의 상태에 따라 상기 제 1 비교 신호와 상기 제 2 비교 신호 중 어느 하나를 선택하여 상기 검출 신호로 출력하는 선택 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 31 항에 있어서,상기 로오 패스 필터부는,상기 검출 신호를 로오 패스 필터링하여 상기 다수의 제어 신호로 출력하는 다수의 로오 패스 필터 수단; 및상기 위상 검출부와 상기 각 로오 패스 필터 수단 사이에 연결되어 상기 검출 신호의 전달을 제어하는 제어 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 33 항에 있어서,상기 각 로오 패스 필터 수단은,상기 검출 신호를 입력받아서 소정 클럭의 한 주기마다 샘플링하는 플립플롭 수단; 및상기 샘플링된 신호들이 동일한 특정 레벨 값을 가질 때 상기 제어 신호를 인에이블시키는 드라이버 수단;을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 31 항에 있어서,상기 위상 혼합부는,상기 선택 클럭 신호를 공통으로 입력받아서 상기 다수의 제어 신호에 따라 가중치를 설정하여 공통 출력 노드로 출력하는 다수의 제 1 인버터; 및상기 혼합 클럭 신호를 반전하여 상기 공통 출력 노드로 출력하는 제 2 인버터;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호의 위상을 소정 비율로 혼합하고, 상기 혼합된 클럭을 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택한 선택 클럭 신호와 다시 혼합하여 듀티를 보정하는 듀티 사이클 보정 회로에 있어서,상기 제 1 및 제 2 클럭 신호의 듀티 차를 디지털 코드화하여 상기 디지털 코드에 따라 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 출력하는 혼합 제어부; 및상기 각 제어 신호에 의해 가중치가 부여된 상기 선택 클럭 신호를 상기 혼합된 클럭 신호와 혼합하여 듀티 사이클이 보정된 DCC 클럭 신호로 출력하는 위상 혼합부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 36 항에 있어서,상기 혼합 제어부는,상기 제 1 및 제 2 클럭 신호의 듀티 차를 비교하여 검출 신호로 출력하는 위상 검출부;상기 검출 신호를 입력받아서 상기 검출 신호가 인에이블 상태인 동안 소정 전위를 충전하여 펌핑 전압으로 출력하며, 상기 검출 신호가 디스에이블될 때 리셋되는 차지 펌프부;상기 펌핑 전압을 샘플 클럭에 의해 샘플링하여 디지털 코드로 변환하는 변환부; 및상기 디지털 코드를 디코딩하여 상기 혼합된 클럭과 혼합될 상기 제 1 및 제 2 클럭 신호 중 어느 하나에 가중치를 주기 위한 다수의 제어 신호로 출력하는 디코더부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 37 항에 있어서,상기 위상 혼합부는,상기 선택 클럭 신호를 공통으로 입력받아서 상기 다수의 제어 신호에 따라 가중치를 설정하여 공통 출력 노드로 출력하는 다수의 제 1 인버터; 및상기 혼합 클럭 신호를 반전하여 상기 공통 출력 노드로 출력하는 제 2 인버터;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호를 입력받아서 상기 제 1 및 제 2 클럭 신호의 듀티 차에 따라 가중치가 설정된 상기 제 1 및 제 2 클럭 신호를 혼합함으로써 혼합 클럭 신호로 출력하는 주 위상 혼합부;상기 제 1 및 제 2 클럭 신호를 입력받아서 상기 혼합 클럭 신호의 듀티 에러 정도에 따라 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택하여 선택 클럭 신호로 출력하는 클럭 선택부;상기 제 1 및 제 2 클럭 신호의 듀티 차를 비교하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 출력하는 혼합 제어부; 및상기 각 제어 신호에 따라 가중치가 부여된 상기 선택 클럭 신호를 상기 혼합 클럭 신호와 혼합하여 듀티 사이클이 보정된 DCC 클럭 신호로 출력하는 부 위상 혼합부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 39 항에 있어서,상기 주 위상 혼합부는,상기 제 1 클럭 신호를 공통으로 입력받아서 상기 듀티 차에 따라 가중치가 설정된 제 1 반전 신호를 제 1 공통 출력 노드로 출력하는 제 1 인버터 그룹; 및상기 제 2 클럭 신호를 공통으로 입력받아서 상기 듀티 차에 따라 가중치가 설정된 제 2 반전 신호를 상기 제 1 공통 출력 노드로 출력하는 제 2 인버터 그룹;을 포함하며,상기 제 1 공통 출력 노드를 통해 상기 제 1 및 제 2 반전 신호를 혼합하여 상기 혼합 클럭 신호로 출력함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 39 항에 있어서,상기 클럭 선택부는,상기 제 1 및 제 2 클럭 신호를 각각 입력받아서 상기 혼합 클럭 신호의 듀티 에러 정도에 따라 상기 제 1 및 제 2 클럭 신호를 반전시킨 신호 중 어느 하나를 상기 선택 클럭 신호로 출력하는 전달 수단을 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 39 항에 있어서,상기 혼합 제어부는,상기 제 1 및 제 2 클럭 신호를 상기 코스 유닛 딜레이 단위로 각각 지연시킨 후, 상기 지연된 신호들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 다수의 제 1 검출 신호로 출력하는 다수의 제 1 위상 검출부; 및상기 다수의 제 1 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키는 제 1 로오 패 스 필터부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 39 항에 있어서,상기 혼합 제어부는,상기 제 1 및 제 2 클럭 신호에 상기 코스 유닛 딜레이를 순차적으로 적용한 후, 이들을 상기 제 1 및 제 2 클럭 신호의 위상과 각각 비교하여 제 2 검출 신호로 출력하는 제 2 위상 검출부; 및상기 제 2 검출 신호를 로오 패스 필터링하여 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 인에이블시키는 제 2 로오 패스 필터부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 39 항에 있어서,상기 혼합 제어부는,상기 지연 및 고정 동작이 끝날 때 동작하여 상기 제 1 및 제 2 클럭 신호의 위상을 비교하여 제 3 검출 신호로 출력하는 제 3 위상 검출부;상기 제 3 검출 신호를 입력받아서 상기 제 3 검출 신호가 인에이블 상태인 동안 소정 전위를 충전하여 펌핑 전압으로 출력하며, 상기 제 3 검출 신호가 디스에이블될 때 리셋되는 차지 펌프부;상기 펌핑 전압을 샘플 클럭에 의해 샘플링하여 디지털 코드로 변환하는 변환부; 및상기 디지털 코드를 디코딩하여 상기 다수의 제어 신호로 출력하는 디코더부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
- 제 39 항에 있어서,상기 부 위상 혼합부는,상기 선택 클럭 신호를 입력받아서 상기 다수의 제어 신호에 따라 가중치가 설정된 제 3 반전 신호를 제 2 공통 출력 노드로 출력하는 제 3 인버터 그룹;상기 혼합 클럭 신호를 반전하여 제 2 공통 출력 노드로 출력하는 제 4 인버터;를 포함하며,상기 제 2 공통 출력 노드를 통해 상기 제 3 반전 신호와 상기 제 4 인버터의 출력 신호를 혼합하여 상기 DCC 클럭 신호로 출력함을 특징으로 하는 듀티 사이클 보정 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060050072A KR100713940B1 (ko) | 2006-06-02 | 2006-06-02 | 듀티 사이클 보정 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060050072A KR100713940B1 (ko) | 2006-06-02 | 2006-06-02 | 듀티 사이클 보정 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100713940B1 true KR100713940B1 (ko) | 2007-05-07 |
Family
ID=38269531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060050072A KR100713940B1 (ko) | 2006-06-02 | 2006-06-02 | 듀티 사이클 보정 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100713940B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030052650A (ko) * | 2001-12-21 | 2003-06-27 | 주식회사 하이닉스반도체 | 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로 |
| KR20030090129A (ko) * | 2002-05-21 | 2003-11-28 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
| KR20050040565A (ko) * | 2003-10-29 | 2005-05-03 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 그 제어 방법 |
| KR20060000866A (ko) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법 |
-
2006
- 2006-06-02 KR KR1020060050072A patent/KR100713940B1/ko not_active IP Right Cessation
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