KR20070115519A - 듀티 사이클 보정 회로 - Google Patents

듀티 사이클 보정 회로 Download PDF

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Abstract

본 발명은 입력되는 두 클럭의 듀티 차를 디지털 코드화하여 디지털 코드에 따라 혼합 정도를 조절하는 듀티 사이클 보정 회로를 개시한다. 이 회로는, 입력되는 두 클럭 신호 CLK_IN1 및 CLK_IN2를 혼합하고, 두 클럭 신호 CLK_IN1 및 CLK_IN2가 소정 딜레이 이상의 듀티 차가 날 경우 두 클럭 신호 CLK_IN1 및 CLK_IN2 중 어느 하나에 가중치를 주어 혼합된 클럭 신호 BLD_CLK와 다시 혼합함으로써, 더욱 정확하게 듀티 사이클을 보정할 수 있다.

Description

듀티 사이클 보정 회로{DUTY CYCLE CORRECTION CIRCUIT}
도 1은 종래의 듀티 사이클 보정 회로를 나타내는 회로도.
도 2는 도 1의 회로의 동작을 설명하기 위한 파형도.
도 3은 본 발명에 따른 듀티 사이클 보정 회로의 실시 예를 나타내는 블럭도.
도 4는 도 3의 주 위상 혼합부(100), 클럭 선택부(200), 및 부 위상 혼합부(400)를 나타내는 회로도.
도 5는 도 3의 혼합 제어부(300)의 일 실시 예를 나타내는 블럭도.
도 6은 도 5의 위상 검출부(350)를 나타내는 회로도.
도 7은 도 5의 차지 펌프부(360)를 나타내는 회로도.
도 8은 도 5의 디코더부(380)를 나타내는 회로도.
도 9는 도 5의 동작을 설명하기 위한 파형도.
본 발명은 듀티 사이클 보정 회로에 관한 것으로, 특히, 입력되는 두 클럭 의 듀티 차를 디지털 코드화하여 디지털 코드에 따라 혼합 정도를 조절하는 듀티 사이클 보정 회로에 관한 것이다.
일반적으로, 지연 고정 루프(Delay Locked Loop:DLL, 이하 'DLL'이라고 함) 장치는 외부 클럭과 데이터 또는 외부 클럭과 내부 클럭 간의 스큐(skew)를 보상하기 위한 클럭 발생 장치로서, 외부 클럭을 라이징 클럭과 폴링 클럭으로 락킹(locking)하기 위한 DLL 회로와 락킹된 클럭들 간의 듀티를 보정하는 듀티 사이클 보정(Duty Cycle Correction:DCC, 이하 'DCC'라고 함) 회로를 포함한다.
여기서, 종래의 DCC 회로는 도 1에 도시된 바와 같이, 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK를 입력받아서 제어 신호들 EN1~EN3에 따라 설정된 가중치(weight factor)를 적용하여 혼합 클럭 신호 BLD_CLK로 출력하는 주 위상 혼합부(10), 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK를 입력받아서 제어 신호 EN4에 따라 두 클럭 신호 RCLK 및 FCLK 중 어느 하나를 선택하여 선택 클럭 신호 SEL_CLK로 출력하는 부 위상 혼합부(20), 및 혼합 클럭 신호 BLD_CLK와 선택 클럭 신호 SEL_CLK의 위상을 하프 블랜딩(half blending)하여 듀티 사이클이 보정된 DCC 클럭 신호 DCC_CLK로 출력하는 부 위상 혼합부(30)로 구성될 수 있다.
여기서, 제어 신호들 EN1~EN3은 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK의 듀티 차에 따라 두 클럭 간의 위상 혼합에 대한 가중치를 설정하는 신호들이고, 제어 신호 EN4는 혼합 클럭 신호 BLD_CLK의 듀티 사이클을 다시 보정하기 위해 혼합 클럭 신호 BLD_CLK와 혼합되기 위한 두 클럭 신호 RCLK 및 FCLK 중 어느 하나를 선택하는 신호이다.
이러한 구성을 갖는 DCC 회로의 동작을 도 2를 참조하여 상세히 살펴보면, 우선, DLL 회로(도시되지 않음)는 기준 클럭 신호 CLK와 이를 반전한 클럭 신호 /CLK를 이용하여 라이징 에지가 정렬된 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK를 DCC 회로로 제공한다. 이때, 라이징 클럭 신호 RCLK의 한 주기 'tCK'를 기준으로 반 주기는 'tCK/2 - a'이고, 나머지 반 주기는 'tCK/2 + a'을 갖는다고 가정한다.
DCC 회로는 설정된 제어 신호 EN1~EN3에 따라 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK를 혼합하여 혼합 클럭 신호 BLD_CLK로 출력한다. 이때, 혼합 클럭 신호 BLD_CLK의 한 주기 'tCK'를 기준으로 반 주기는 'tCK/2 + a - b'이고, 나머지 반 주기는 'tCK/2 - a + b'를 갖는다고 가정할 경우, 제어 신호 EN4에 의해 폴링 클럭 신호 FCLK가 선택 클럭 신호 SEL_CLK로 출력되고, 이 선택 클럭 신호 SEL_CLK와 혼합 클럭 신호 BLD_CLK가 한번 더 혼합되어 최종적으로 'tCK/2'의 반주기를 갖는 DCC 클럭 신호 DCC_CLK가 출력된다.
이와 같이, 종래의 DCC 회로는 두 클럭 신호 RCLK 및 FCLK를 혼합한 후, 혼합된 클럭 신호 BLD_CLK를 다시 두 클럭 신호 RCLK 및 FCLK 중 어느 하나가 선택된 신호 SEL_CLK와 하프 블랜딩함으로써, 듀티 사이클이 보정된 클럭 신호 DCC_CLK를 출력한다.
하지만, 종래의 DCC 회로는 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK의 듀티 왜곡이 클 경우, 혼합 클럭 신호 BLD_CLK와 선택 신호 SEL_CLK를 하프 블랜딩함으로써 정확한 듀티 사이클 보정이 어려울 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 입력되는 두 클럭 신호의 듀티 왜곡을 미리 검출하여 듀티 왜곡 정도에 따라 추가로 위상을 혼합함으로써, 듀티 사이클 보정 능력을 향상시키고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호의 위상을 소정 비율로 혼합하고, 상기 혼합된 클럭을 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택한 선택 클럭 신호와 다시 혼합하여 듀티를 보정하는 듀티 사이클 보정 회로에 있어서, 상기 제 1 및 제 2 클럭 신호의 듀티 차를 디지털 코드화하여 상기 디지털 코드에 따라 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 출력하는 혼합 제어부를 포함함을 특징으로 한다.
상기 구성에서, 상기 혼합 제어부는, 상기 지연 및 고정 동작이 끝날 때 인에이블되는 DCC 인에이블 신호에 의해 동작하여 상기 제 1 및 제 2 클럭 신호의 위상을 비교하여 검출 신호로 출력하는 위상 검출부; 상기 검출 신호를 입력받아서 상기 검출 신호가 인에이블 상태인 동안 소정 전위를 충전하여 펌핑 전압으로 출력하며, 상기 검출 신호가 디스에이블될 때 리셋되는 차지 펌프부; 상기 펌핑 전압을 샘플링한 뒤 상기 샘플링된 값을 디지털 코드로 변환하는 변환부; 및 상기 디지털 코드를 디코딩하여 상기 다수의 제어 신호로 출력하는 디코더부;를 포함함이 바람직하다.
상기 구성에서, 상기 위상 검출부는 상기 DCC 인에이블 신호가 인에이블될 때 상기 제 1 및 제 2 클럭 신호를 각각 반전시킨 신호를 익스클루시브 오아 조합하여 상기 검출 신호로 출력함이 바람직하다.
상기 구성에서, 상기 위상 검출부는, 상기 제 1 클럭 신호와 상기 DCC 인에이블 신호를 낸드 조합하는 제 1 낸드 게이트; 상기 제 2 클럭 신호와 상기 DCC 인에이블 신호를 낸드 조합하는 제 2 낸드 게이트; 및 상기 제 1 낸드 게이트의 출력 신호와 상기 제 2 낸드 게이트의 출력 신호를 익스클루시브 오아 조합하여 상기 검출 신호로 출력하는 익스클루시브 오아 게이트;를 포함함이 바람직하다.
상기 구성에서, 상기 차지 펌프부, 상기 DCC 인에이블 신호와 상기 검출 신호를 낸드 조합하는 제 3 낸드 게이트; 상기 제 3 낸드 게이트의 출력 신호와 상기 검출 신호가 디스에이블될 때 인에이블되는 리셋 신호를 오아 조합하는 오아 게이트; 소정의 전류를 공급하는 전류원; 상기 제 3 낸드 게이트의 출력 신호에 의해 상기 전류원에서 공급되는 전류를 출력 노드로 전달하는 PMOS 트랜지스터; 상기 오아 게이트의 출력 신호에 의해 상기 출력 노드의 전위를 접지 전압 레벨로 하강시키는 NMOS 트랜지스터; 및 상기 출력 노드로 공급된 전위를 충전하여 상기 펌핑 전압으로 출력하는 캐패시터;를 포함함이 바람직하다.
상기 구성에서, 상기 디코더부는, 상기 제 1 및 제 2 디지털 코드를 노아 조합하는 노아 게이트; 상기 노아 게이트의 출력 신호를 반전하여 상기 제 1 제어 신호로 출력하는 제 1 인버터; 상기 제 2 디지털 코드를 상기 제 2 제어 신호로 출력하는 제 2 인버터 체인; 상기 제 1 및 제 2 디지털 코드를 낸드 조합하는 제 4 낸드 게이트; 및 상기 제 4 낸드 게이트의 출력 신호를 반전하여 상기 제 3 제어 신 호로 출력하는 제 3 인버터;를 포함함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예로써 도 3의 블럭도가 개시되며, 본 발명의 실시 예는 입력되는 두 클럭 신호 CLK_IN1 및 CLK_IN2를 혼합하고, 두 클럭 신호 CLK_IN1 및 CLK_IN2가 소정의 듀티 차 이상이 날 경우 두 클럭 신호 CLK_IN1 및 CLK_IN2 중 어느 하나에 가중치를 주어 혼합된 클럭 신호 BLD_CLK와 다시 혼합함으로써, 더욱 정확하게 듀티 사이클을 보정할 수 있다.
구체적으로, 도 3의 실시 예는 라이징 에지가 정렬된 두 클럭 신호 CLK_IN1 및 CLK_IN2를 입력받아서 주 혼합 제어 신호들 EN1~ENn(여기서, n은 1 이상인 자연수)에 따라 두 클럭 신호 CLK_IN1 및 CLK_IN2를 혼합하여 혼합 클럭 신호 BLD_CLK로 출력하는 주 위상 혼합부(100), 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2를 입력받아서 선택 제어 신호 ENn+1에 따라 두 클럭 신호 CLK_IN1 및 CLK_IN2 중 어느 하나를 선택하여 선택 클럭 신호 SEL_CLK로 출력하는 클럭 선택부(200), 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 듀티 차를 비교하여 선택 클럭 신호 SEL_CLK에 가중치를 주기 위한 부 혼합 제어 신호들 AEN1~AENi(여기서, i는 1 이상인 자연수)을 생성하는 혼합 제어부(300), 및 부 혼합 제어 신호들 AEN1~AENi에 따라 가중치가 부여된 선택 클럭 신호 SEL_CLK를 혼합 클럭 신호 BLD_CLK와 혼합하여 듀티 사이클이 보정된 DCC 클럭 신호 DCC_CLK로 출력하는 부 위상 혼합부(400)를 포함한다.
여기서, 제어 신호들 EN1~EN3은 라이징 클럭 신호 RCLK와 폴링 클럭 신호 FCLK의 듀티 차에 따라 두 클럭 간의 위상 혼합에 대한 가중치를 설정하는 신호들이고, 제어 신호 EN4는 혼합 클럭 신호 BLD_CLK의 듀티 사이클을 다시 보정하기 위해 혼합 클럭 신호 BLD_CLK와 혼합되기 위한 두 클럭 신호 RCLK 및 FCLK 중 어느 하나를 선택하는 신호이다.
주 위상 혼합부(100), 클럭 선택부(200), 및 부 위상 혼합부(400)는 도 4에 도시된 바와 같이 구성될 수 있다.
구체적으로, 도 4에 도시된 바와 같이, 주 위상 혼합부(100)는 클럭 신호 CLK_IN1를 공통으로 입력받아서 이를 반전시킨 클럭 신호를 공통 출력 노드로 출력하는 인버터 그룹(110)과, 클럭 신호 CLK_IN2를 공통으로 입력받아서 이를 반전시킨 클럭 신호를 공통 출력 노드로 출력하는 인버터 그룹(120)으로 구성될 수 있다. 여기서, 인버터 그룹(IV1~IV3)은 병렬 연결된 다수의 인버터로 구성될 수 있으며, 일 예로 세 개의 인버터(IV1~IV3)가 병렬로 연결될 경우, 각 인버터(IV1~IV3)는 주 혼합 제어 신호들 EN1~EN3에 의해 제어된다. 또한, 인버터 그룹(120)은 병렬 연결된 다수의 인버터로 구성될 수 있으며, 인버터 그룹(110)과 동일한 수로 구성될 경우, 각 인버터(IV4~IV6)는 주 혼합 제어 신호들 EN1~EN3을 각각 반전시킨 신호들에 의해 제어된다.
클럭 선택부(200)는 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2를 각각 입력받아서 이를 반전시킨 클럭 신호 중 어느 하나를 선택 클럭 신호 SEL_CLK로 출력하는 두 개의 인버터(IV7,IV8)로 구성될 수 있다. 여기서, 두 인버터(IV7,IV8)는 각각 선택 제어 신호 EN4에 의해 상반되게 제어된다.
부 위상 혼합부(400)는 선택 클럭 신호 SEL_CLK를 입력받아서 제어 신호 AEN1~AEN3에 따라 가중치가 설정된 선택 클럭 신호 SEL_CLK를 노드(ND1)로 출력하는 다수의 인버터(IV9~IV12)와, 혼합 클럭 신호 BLD_CLK를 반전하여 노드(ND3)로 출력하는 인버터(IV13)로 구성될 수 있다. 여기서, 인버터들(IV9~IV12)은 부 혼합 제어 신호들 AEN1~AENi에 대응되는 수로 구성될 수 있다.
이러한 구성을 갖는 주 위상 혼합부(100), 클럭 선택부(200), 및 부 위상 혼합부(400)의 동작을 살펴보면, 우선, 주 위상 혼합부(100)는 주 혼합 제어 신호들 EN1~EN3에 의해 가중치가 설정된 두 클럭 신호 CLK_IN1 및 CLK_IN2를 두 인버터 그룹(110,120)의 공통 출력 노드를 통해 혼합하여 혼합 클럭 신호 BLD_CLK로 출력한다. 그리고, 클럭 선택부(200)는 선택 제어 신호 EN4에 의해 두 클럭 신호 CLK_IN1 및 CLK_IN2 중 어느 하나를 선택하여 선택 클럭 신호 SEL_CLK로 출력한다.
그 후, 부 위상 혼합부(400)는 부 혼합 제어 신호들 AEN1~AEN3이 모두 디스에이블 상태일 때 선택 클럭 신호 SEL_CLK를 반전시킨 신호와 혼합 클럭 신호 BLD_CLK를 반전시킨 신호의 중간 위상에 대응되는 DCC 클럭 신호 DCC_CLK를 출력하며, 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2간의 듀티 차가 큰 경우, 부 혼합 제어 신호들 AEN1~AEN3이 순차적으로 인에이블됨에 따라 선택 클럭 신호 SEL_CLK를 반전시킨 신호와 혼합 클럭 신호 BLD_CLK를 반전시킨 신호 간의 중간 위상에서 선택 클럭 신호 SEL_CLK를 반전시킨 신호의 위상 쪽으로 치우친 DCC 클럭 신호 DCC_CLK를 출력한다.
혼합 제어부(300)는 일 예로, 도 5에 도시된 바와 같이, 클럭 신호 CLK_IN1 와 클럭 신호 CLK_IN2의 라이징 에지가 정렬될 때, 즉, DLL 회로에서 지연 및 고정 동작이 끝날 때 인에이블되는 DCC 인에이블 신호 DCC_EN에 의해 동작하여 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상을 비교하여 검출 신호 PD_OUT로 출력하는 위상 검출부(310), 검출 신호 PD_OUT를 입력받아서 검출 신호 PD_OUT가 인에이블 상태인 동안 소정 전위를 충전하여 펌핑 전압 VCP으로 출력하며 검출 신호 PD_OUT가 디스에이블될 때 인에이블되는 리셋 신호 RESET에 의해 리셋되는 차지 펌프부(320), 펌핑 전압 VCP을 샘플 클럭 SAMPLE_CLK에 의해 샘플링한 뒤 샘플링된 값을 디지털 코드 D0~Dj로 변환하는 변환부(330), 및 디지털 코드 D0~Dj를 디코딩하여 부 혼합 제어 신호들 AEN1~AENi로 출력하는 디코더부(340)로 구성될 수 있다.
구체적으로, 위상 검출부(310)는 도 6에 도시된 바와 같이, 클럭 신호 CLK_IN1와 DCC 인에이블 신호 DCC_EN를 낸드 조합하는 낸드 게이트(NA1), 클럭 신호 CLK_IN2와 DCC 인에이블 신호 DCC_EN를 낸드 조합하는 낸드 게이트(NA2), 및 낸드 게이트(NA1)의 출력 신호와 낸드 게이트(NA2)의 출력 신호를 익스클루시브(exclusive) 오아 조합하여 검출 신호 PD_OUT로 출력하는 익스클루시브 오아 게이트(XOR)로 구성될 수 있다.
이러한 구성을 갖는 위상 검출부(310)는 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상을 비교하여 두 클럭 신호 CLK_IN1와 CLK_IN2가 동일한 레벨일 때 검출 신호 PD_OUT를 디스에이블시키고, 두 클럭 신호 CLK_IN1와 CLK_IN2가 서로 다른 레벨일 때 검출 신호 PD_OUT를 인에이블시킨다.
차지 펌프부(320)는 도 7에 도시된 바와 같이, DCC 인에이블 신호 DCC_EN와 검출 신호 PD_OUT를 각각 낸드 조합하는 낸드 게이트(NA3,NA4), 낸드 게이트(NA4)의 출력 신호와 리셋 신호 RESET를 오아 조합하는 오아 게이트(OR), 소정의 전류를 공급하는 전류원(CS), 낸드 게이트(NA3)의 출력 신호에 의해 전류원(CS)에서 공급되는 전류를 노드(ND2)로 전달하는 PMOS 트랜지스터(PM), 오아 게이트(OR)의 출력 신호에 의해 노드(ND2)의 전위를 접지 전압 레벨로 하강시키는 NMOS 트랜지스터(NM), 및 노드(ND2)로 공급된 전위를 충전하여 펌핑 전압 VCP으로 출력하는 캐패시터(C)로 구성될 수 있다.
이러한 구성을 갖는 차지 펌프부(320)는 검출 신호 PD_OUT가 인에이블 상태인 동안 전류원(CS)에서 공급되는 전류를 충전하여 펌핑 전압 VCP으로 출력하며, 다음 클럭에서 검출 신호 PD_OUT가 인에이블되기 전에 리셋 신호 RESET에 의해 리셋된다.
변환부(330)는 일정하지 않은 펌핑 전압 VCP을 샘플 클럭 SAMPLE_CLK에 의해 샘플링한 뒤 샘플링된 값을 디지털 코드 D0~Dj로 변환하며, 일 예로, 도 5에 도시된 바와 같이, 펌핑 전압 VCP을 2비트 디지털 코드 D0와 D1로 변환할 수 있다. 여기서, 변환부(330)는 일반적인 아날로그-디지털 컨버터(analog-digital convertor)로 구성될 수 있으므로, 자세한 설명을 생략하기로 한다.
디코더부(340)는 간단한 로직으로 구현 가능하며, 일 예로, 도 8에 도시된 바와 같이, 디지털 코드 D0와 D1를 낸드 조합하는 낸드 게이트(NA5), 낸드 게이트(NA5)의 출력 신호를 반전하여 제어 신호 AEN3로 출력하는 인버터(IV14), 디지털 코드 D0을 반전하는 인버터(IV15), 인버터(IV15)의 출력 신호를 반전하여 제어 신 호 AEN2로 출력하는 인버터(IV16), 디지털 코드 D0와 D1를 노아 조합하는 노아 게이트(NR), 및 노아 게이트(NR)의 출력 신호를 반전하여 부 혼합 제어 신호 AEN1로 출력하는 인버터(IV17)로 구성될 수 있다.
이러한 구성을 갖는 디코더부(340)는 아래의 표 1과 같이, 비트 디지털 코드 D0와 D1를 디코딩하여 부 혼합 제어 신호들 AEN1~AEN3이 순차적으로 인에이블되도록 제어한다.
D1 D0 AEN3 AEN2 AEN1
0 0 0 0 0
0 1 0 0 1
1 0 0 1 1
1 1 1 1 1
이와 같이, 도 5와 같은 구성을 갖는 혼합 제어부(300)는 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상 차를 검출하여 그 차이를 검출 신호 PD_OUT의 펄스로 나타내고, 이 검출 신호 PD_OUT에 따라 부 혼합 제어 신호들 AEN1~AENi의 인에이블 여부를 결정한다.
즉, 도 5의 실시 예는 도 9에 도시된 바와 같이, DCC 인에이블 신호 DCC_EN가 인에이블될 때, 클럭 신호 CLK_IN1를 반전시킨 신호 CLK_INB1와 클럭 신호 CLK_IN2를 반전시킨 신호 CLK_INB2를 비교하여 반전 클럭 신호 CLK_INB1와 반전 클럭 신호 CLK_INB2의 레벨이 서로 다를 때 하이 펄스가 발생하는 검출 신호 PD_OUT를 생성한다.
그 후, 이 검출 신호 PD_OUT가 하이 펄스인 구간 동안 소정 전압의 충전에 의해 펌핑 전압 VCP이 발생하며, 펌핑 전압 VCP은 반전 클럭 신호 CLK_INB1와 반전 클럭 신호 CLK_INB2의 다음 클럭에서 리셋 신호 RESET에 의해 방전되어 접지 레벨로 하강한다. 이후, 펌핑 전압 VCP은 샘플 클럭 SAMPLE_CLK에 의해 샘플링되어 디지털 코드 D0~Dj로 변환된다.
이상에서 살펴본 바와 같이, 본 발명의 혼합 제어부(300)는 도 5와 같은 실시 예로 구현 가능하며, 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2의 위상 차에 따라 제어 신호 AEN1~AENi를 선택적으로 인에이블시킨다.
그리고, 제어 신호 AEN1~AENi의 인에이블 상태에 따라 선택 클럭 신호 SEL_CLK의 가중치를 부여한 후, 부 위상 혼합부(400)는 가중치가 부여된 선택 클럭 신호 SEL_CLK와 혼합 클럭 신호 BLD_CLK를 혼합하여 DCC 클럭 신호 DCC_CLK로 출력한다.
이와 같이, 본 발명의 실시 예는 클럭 신호 CLK_IN1와 클럭 신호 CLK_IN2간의 듀티 차를 디지털 코드화한 뒤 디지털 코드에 대응되게 선택 클럭 신호 SEL_CLK에 가중치를 준 후, 이를 혼합 클럭 신호 BLD_CLK과 혼합함으로써, 설계자가 원하는 소정의 듀티 사이클, 예를 들어, 50%로 보정할 수 있다.
따라서, 본 발명의 실시 예는 두 클럭 신호 CLK_IN1와 CLK_IN2간의 듀티 차가 큰 경우, 두 클럭 신호 CLK_IN1와 CLK_IN2간의 위상 지연량에 따라 부 혼합 제어 신호들 AEN1~AENi을 선택적으로 인에이블시켜 듀티를 추가로 보정함으로써, 듀티 사이클 보정 능력이 향상될 수 있는 효과가 있다.
또한, 본 발명의 실시 예는 반도체 메모리 장치가 고속으로 동작하더라도 부 혼합 제어 신호들 AEN1~AENi에 의해 결정되는 가중치를 이용하여 듀티를 한번 더 보정함으로써, 두 클럭 신호 CLK_IN1와 CLK_IN2의 저주파로 인한 듀티 사이클 보정 오류를 줄일 수 있는 효과가 있다.
이와 같이, 본 발명의 실시 예는 라이징 에지가 정렬된 두 클럭 신호 간의 듀티 차를 디지털 코드화한 뒤 디지털 코드에 따라 가중치를 더욱 미세하게 조절함으로써, 듀티 사이클 보정 능력이 향상될 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (6)

  1. 지연 고정 루프 회로를 통해 지연 및 고정된 제 1 및 제 2 클럭 신호의 위상을 소정 비율로 혼합하고, 상기 혼합된 클럭을 상기 제 1 및 제 2 클럭 신호 중 어느 하나를 선택한 선택 클럭 신호와 다시 혼합하여 듀티를 보정하는 듀티 사이클 보정 회로에 있어서,
    상기 제 1 및 제 2 클럭 신호의 듀티 차를 디지털 코드화하여 상기 디지털 코드에 따라 상기 선택 클럭 신호에 가중치를 주기 위한 다수의 제어 신호를 순차적으로 출력하는 혼합 제어부를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
  2. 제 1 항에 있어서,
    상기 혼합 제어부는,
    상기 지연 및 고정 동작이 끝날 때 인에이블되는 DCC 인에이블 신호에 의해 동작하여 상기 제 1 및 제 2 클럭 신호의 위상을 비교하여 검출 신호로 출력하는 위상 검출부;
    상기 검출 신호를 입력받아서 상기 검출 신호가 인에이블 상태인 동안 소정 전위를 충전하여 펌핑 전압으로 출력하며, 상기 검출 신호가 디스에이블될 때 리셋되는 차지 펌프부;
    상기 펌핑 전압을 샘플링한 뒤 상기 샘플링된 값을 디지털 코드로 변환하는 변환부; 및
    상기 디지털 코드를 디코딩하여 상기 다수의 제어 신호로 출력하는 디코더부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
  3. 제 2 항에 있어서,
    상기 위상 검출부는 상기 DCC 인에이블 신호가 인에이블될 때 상기 제 1 및 제 2 클럭 신호를 각각 반전시킨 신호를 익스클루시브 오아 조합하여 상기 검출 신호로 출력함을 특징으로 하는 듀티 사이클 보정 회로.
  4. 제 3 항에 있어서,
    상기 위상 검출부는,
    상기 제 1 클럭 신호와 상기 DCC 인에이블 신호를 낸드 조합하는 제 1 낸드 게이트;
    상기 제 2 클럭 신호와 상기 DCC 인에이블 신호를 낸드 조합하는 제 2 낸드 게이트; 및
    상기 제 1 낸드 게이트의 출력 신호와 상기 제 2 낸드 게이트의 출력 신호를 익스클루시브 오아 조합하여 상기 검출 신호로 출력하는 익스클루시브 오아 게이트;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
  5. 제 2 항에 있어서,
    상기 차지 펌프부,
    상기 DCC 인에이블 신호와 상기 검출 신호를 낸드 조합하는 제 3 낸드 게이트;
    상기 제 3 낸드 게이트의 출력 신호와 상기 검출 신호가 디스에이블될 때 인에이블되는 리셋 신호를 오아 조합하는 오아 게이트;
    소정의 전류를 공급하는 전류원;
    상기 제 3 낸드 게이트의 출력 신호에 의해 상기 전류원에서 공급되는 전류를 출력 노드로 전달하는 PMOS 트랜지스터;
    상기 오아 게이트의 출력 신호에 의해 상기 출력 노드의 전위를 접지 전압 레벨로 하강시키는 NMOS 트랜지스터; 및
    상기 출력 노드로 공급된 전위를 충전하여 상기 펌핑 전압으로 출력하는 캐패시터;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
  6. 제 2 항에 있어서,
    상기 디코더부는,
    상기 제 1 및 제 2 디지털 코드를 노아 조합하는 노아 게이트;
    상기 노아 게이트의 출력 신호를 반전하여 상기 제 1 제어 신호로 출력하는 제 1 인버터;
    상기 제 2 디지털 코드를 상기 제 2 제어 신호로 출력하는 제 2 인버터 체인;
    상기 제 1 및 제 2 디지털 코드를 낸드 조합하는 제 4 낸드 게이트; 및
    상기 제 4 낸드 게이트의 출력 신호를 반전하여 상기 제 3 제어 신호로 출력하는 제 3 인버터;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.
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